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KR20220010323A - 반도체 패키지 - Google Patents

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KR20220010323A
KR20220010323A KR1020200089078A KR20200089078A KR20220010323A KR 20220010323 A KR20220010323 A KR 20220010323A KR 1020200089078 A KR1020200089078 A KR 1020200089078A KR 20200089078 A KR20200089078 A KR 20200089078A KR 20220010323 A KR20220010323 A KR 20220010323A
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KR
South Korea
Prior art keywords
layer
semiconductor
protective layer
chip
passivation layer
Prior art date
Application number
KR1020200089078A
Other languages
English (en)
Inventor
박완호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
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Priority to US17/216,142 priority patent/US11721671B2/en
Publication of KR20220010323A publication Critical patent/KR20220010323A/ko
Priority to US18/216,445 priority patent/US20230343752A1/en

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Abstract

반도체 패키지가 제공된다. 반도체 패키지는 기판 상에 수직적으로 적층된 반도체 칩들을 포함하는 칩 스택; 상기 기판과 상기 칩 스택의 사이의 기둥들; 상기 반도체 칩들 중 최하부 반도체 칩의 하면 상의 접착층; 상기 접착층과 상기 기둥들 사이의 제1 하부 보호층; 상기 제1 하부 보호층과 상기 접착층 사이의 제2 하부 보호층; 및 상기 칩 스택을 덮고, 상기 기둥들 사이의 공간을 채우는 몰드막을 포함하되, 상기 제2 하부 보호층은 상기 접착층에 비해 두꺼운 두께를 가질 수 있다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로, 보다 구체적으로는 적층된 복수의 반도체 칩들을 포함하는 반도체 패키지에 관한 것이다.
최근 전자제품 시장은 휴대용 장치의 수요가 급격하게 증가하고 있으며, 이로 인하여 이들 제품에 실장되는 전자 부품들의 소형화 및 경량화가 지속적으로 요구되고 있다. 전자 부품 들의 소형화 및 경량화를 실현하 기 위해서는 실장 부품의 개별 사이즈를 감소시키는 기술뿐만 아니라, 다수의 개별 소자들을 하나의 패키지로 집적하는 반도체 패키지 기술이 필요하다. 반도체 패키지 내의 반도체 칩들의 수가 증가됨에 따라, 반도체 패키지의 소형화 및 신뢰성 향상에 대한 요구가 증대되고 있다.
본원 발명이 해결하고자 하는 과제는 신뢰성이 높고 소형화가 가능한 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 패키지는 기판 상에 수직적으로 적층된 반도체 칩들을 포함하는 칩 스택; 상기 기판과 상기 칩 스택의 사이의 기둥들; 상기 반도체 칩들 중 최하부 반도체 칩의 하면 상의 접착층; 상기 접착층과 상기 기둥들 사이의 제1 하부 보호층; 상기 제1 하부 보호층과 상기 접착층 사이의 제2 하부 보호층; 및 상기 칩 스택을 덮고, 상기 기둥들 사이의 공간을 채우는 몰드막을 포함하되, 상기 제2 하부 보호층은 상기 접착층에 비해 두꺼운 두께를 가질 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 패키지는 기판 상에 수직적으로 적층된 반도체 칩들을 포함하는 칩 스택으로서, 상기 칩 스택은 상기 반도체 칩들 중 가장 낮은 레벨에 위치한 제1 반도체 칩을 포함하는 것; 상기 기판과 상기 제1 반도체 칩 사이의 기둥들; 상기 제1 반도체 칩의 하면 상의 접착층; 상기 접착층과 상기 기둥들 사이의 제1 하부 보호층; 및 상기 제1 하부 보호층과 상기 접착층 사이의 제2 하부 보호층을 포함하되, 상기 제1 반도체 칩은 상기 기판의 상면과 평행한 제1 방향으로 대향하는 제1 측면들을 갖고, 상기 제2 하부 보호층은 상기 제1 방향으로 대향하는 제2 측면들을 갖고; 상기 제2 측면들은 상기 제1 측면들과 상기 제1 방향으로 이격될 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 패키지는 기판 상에 수직적으로 적층된 반도체 칩들을 포함하는 칩 스택으로서, 상기 칩 스택은 상기 반도체 칩들 중 가장 낮은 레벨에 위치한 제1 반도체 칩 및 가장 높은 레벨에 위치한 제2 반도체 칩을 포함하는 것; 상기 기판의 상면 상의 상부 도전 패드들; 상기 기판의 하면 상의 하부 패드들; 상기 기판의 상면과 상기 칩 스택의 사이의 기둥들로서, 상기 기둥들 중 적어도 하나는 상기 상부 도전 패드들과 전기적으로 연결된 하부 반도체 칩을 포함하는 것; 제1 반도체 칩의 하면 상의 접착층; 상기 접착층과 상기 기둥들 사이의 제1 하부 보호층; 상기 제1 하부 보호층과 상기 접착층 사이의 제2 하부 보호층; 상기 제2 반도체 칩 상의 제1 상부 보호층; 상기 제1 상부 호보층 상의 제2 상부 보호층; 및 상기 칩 스택을 덮고, 상기 기둥들 사이의 공간을 채우는 몰드막을 포함하되, 상기 제1 상부 보호층은 상기 제2 상부 보호층에 비해 얇은 두께를 가질 수 있다.
본 발명의 실시예들에 따르면, 얇은 두께를 가지며, 신뢰성이 향상된 반도체 패키지가 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2a는 도 1의 A 부분을 확대한 확대단면도이다.
도 2b는 도 1의 B 부분 및 C 부분을 확대한 확대단면도들이다.
도 2c는 도 1의 D 부분을 확대한 확대단면도이다.
도 3은 본 발명의 실시예들에 따른 반도체 패키지의 개략적인 구성을 나타내는 블록도이다.
도 4 및 도 5는 본 발명의 실시예들에 따른 반도체 패키지를 나타내는 단면도들로, 도 1의 A 부분에 대응된다.
도 6a 내지 6c는 본 발명의 실시예들에 따른 반도체 패키지를 나타내는 단면도들로, 도 1의 B 부분 및 C 부분에 대응된다.
도 7a 및 도 7b는 본 발명의 실시예들에 따른 반도체 패키지를 나타내는 단면도들로, 도 1의 D 부분에 대응된다.
도 8은 본 발명의 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 9, 도10 및 도 13은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 나타낸 단면도들이다.
도11 및 도 12는 본 발명의 실시예들에 따른 보호 필름 층의 제조 방법을 나타낸 평면도들이다.
이하, 도면을 참조하여 본 발명의 실시예들에 따른 반도체 패키지에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도1을 참조하면, 본 발명의 실시예들에 따른 반도체 패키지는 기판(100), 하부 칩 영역(LCR), 하부 보호층 영역(LP), 하부 스택(LS), 상부 스택(US) 및 상부 보호층 영역(UP)을 포함할 수 있다.
기판(100)이 반도체 패키지의 하부에 제공될 수 있다. 기판(100)은 반도체 칩들(312)을 지지하며, 반도체 칩들(312)과 외부 장치 간의 신호의 이동 경로를 제공할 수 있다. 기판(100)은 내부 배선들을 가질 수 있다. 기판(100)은, 예컨대, 인쇄회로기판(PCB)을 포함할 수 있다.
기판(100) 상면(100t) 상에 상부 도전 패드들(112)이 배치될 수 있고, 기판(100)의 하면(100b) 상에 하부 도전 패드들(114)이 배치될 수 있다. 상부 도전 패드들(112)과 하부 도전 패드들(114)은 기판(100)의 내부 배선들을 통하여 전기적으로 연결될 수 있다. 상부 도전 패드들(112)은 반도체 칩들(312)의 칩 패드들(330)과 전기적으로 연결될 수 있다. 실시예들에 따르면, 상부 도전 패드들(112)과 칩 패드들(330)은 도전성 와이어(W)를 통하여 연결될 수 있다.
하부 도전 패드들(114)에 외부 접속 단자들(120)이 부착될 수 있다. 외부 접속 단자들(120)은, 예컨대, 솔더 볼(solder ball) 또는 솔더 범프(solder bump)를 포함할 수 있다. 외부 접속 단자들(120)은, 기판(100)의 하면(100b) 상에 2차원적으로 배열되어 볼 그리드 어레이(ball grid array; BGA) 구조를 형성할 수 있다.
기판(100)의 상면(100t) 상에 하부 칩 영역(LCR)이 제공될 수 있다. 하부 칩 영역(LCR)은 복수의 기둥들(502, 504)을 포함할 수 있다. 복수의 기둥들(502, 504)은 기판(100)의 상면과 평행한 제1 방향(D1)으로 서로 이격되어 하부 스택(LS) 및 상부 스택(US)을 지지할 수 있다. 기둥들(502, 504)은 하부 반도체 칩(502) 및 스페이서들(504)을 포함할 수 있다. 실시예들에 따르면, 하부 반도체 칩(502)은 서로 이격된 스페이서들(504)의 사이에 제공될 수 있다. 하부 반도체 칩(502)과 스페이서들(504)의 사이의 공간들은 몰드막(150)으로 채워질 수 있다.
복수의 기둥들(502, 504)의 하면들과 기판(100)의 상면(100t) 사이에 하부 접착층들(524)이 제공될 수 있다. 하부 접착층(524)은 UV 광 또는 열에 의하여 접착 특성이 변화하는 접착 물질을 포함할 수 있다. 하부 접착층(524)은, 예컨대, DAF(Die attach Film)을 포함할 수 있다.
복수의 기둥들(502, 504) 중 하부 반도체 칩(502)의 상면 상에 하부 칩 패드(512)가 배치될 수 있다. 하부 칩 패드(512)는 전도성 와이어(W)를 통하여 상부 도전 패드들(112)과 전기적으로 연결될 수 있다. 하부 반도체 칩(502)은 컨트롤러 칩 또는 버퍼 메모리 칩을 포함할 수 있다. 컨트롤러 칩은, 예컨대, 은 중앙처리장치(CPU), 내부 메모리(internal memory), 버퍼 메모리 제어부(buffer memory control unit), 호스트 인터페이스, 및 플래시 인터페이스를 포함할 수 있다. 복수의 기둥들(502, 504) 중 스페이서들(504)은 도전성 패드 및 집적 회로를 갖지 않을 수 있다. 스페이서들(504)은 절연체 또는 반도체 물질을 포함할 수 있다.
복수의 기둥들(502, 504) 상에 하부 보호층 영역(LP)이 제공될 수 있다. 하부 보호층 영역(LP)은 복수의 기둥들(502, 504)과 하부 스택(LS)의 사이에 개재되어 하부 칩 영역(LCR)으로부터 반도체 칩들(312, 322)을 향하여 전달되는 스트레스를 완충할 수 있다. 하부 보호층 영역(LP)은 제1 하부 보호층(210) 및 제1 하부 보호층(210) 상의 제2 하부 보호층(220)을 포함할 수 있다. 실시예들에 따르면, 하부 보호층 영역(LP)은 반도체 칩들(312, 322) 중 최하부 반도체 칩(312)에 비해 두꺼운 두께를 가질 수 있다.
하부 보호층 영역(LP) 상에 하부 스택(LS) 및 상부 스택(US)이 순차적으로 적층될 수 있다. 하부 스택(LS) 및 상부 스택(US)의 각각은 교대로 적층된 반도체 칩들(312) 및 접착층들(314)을 포함할 수 있다. 반도체 칩들(312)은 계단식(stairwise) 또는 캐스케이드(cascade) 구조로 적층될 수 있다. 예컨대, 하부 스택(LS) 내의 반도체 칩들(312)은 제1 방향(D1)으로 계단식 구조를 가질 수 있고, 상부 스택(US) 내의 반도체 칩들(312)은 제1 방향(D1)의 반대 방향으로 계단식 구조를 가질 수 있다. 반도체 칩들(312)은 메모리 칩일 수 있다. 반도체 칩들(312)은, 예컨대, NAND 플래시 메모리 칩들일 수 있다.
각각의 반도체 칩들(312) 하면들 상에는 접착층들(314)이 제공될 수 있다. 접착층들(314)은 UV 광 또는 열에 의하여 접착 특성이 변화하는 접착 물질을 포함할 수 있다. 접착층들(314)은, 예컨대, DAF(Die attach Film)을 포함할 수 있다. 일 예에 따르면, DAF는 고분자 접착제로로서 열경화성 수지(Thermosetting Polymer) 또는 열가소성 수지(Thermoplastic Polymer)를 포함할 수 있다. 열경화성 수지의 경우 가열에 이해서 삼차원 망상 구조(Cross-linkStructure)를 갖는 단량체(Monomer)들을 포함할 수 있다. 열가소성 수지의 경우 가열에 의해서 선형 고분자(Linear Polymer)의 구조를 갖는 단량체들을 포함할 수 있다. 하부 스택 영역(LS)은 반도체 칩들(312)중 최하부 반도체 칩(312)의 하면 상에 위치한 접착층(314)을 통하여 제2 하부 보호층(220)의 상면과 접착될 수 있다.
상부 스택(US) 영역 내의 반도체 칩들(312) 중 최하부 반도체 칩(312)은 다른 반도체 칩들(312)에 비해 두꺼운 두께를 가질 수 있다. 또한, 그의 하면 상에 위치한 접착층(314)은 다른 반도체 칩들(312)의 하면 상에 위치한 접착층들(314)에 비해 두꺼운 두께를 가질 수 있다. 실시예들에 따르면, 상부 스택(US) 영역 내의 반도체 칩들(312) 중 최하부 반도체 칩(312)은 하부 보호층 영역(LP)에 비해 두꺼운 두께를 가질 수 있다.
반도체 칩들(312)의 상면들 상에 칩 패드들(330)이 형성될 수 있다. 칩 패드들(330)은 반도체 칩들(312)의 외곽에 형성되어 몰드막(150)에 의해 덮일 수 있다. 또한, 칩 패드들(330)은 접착층들(314) 또는 반도체 칩들(312)에 의해 덮이지 않을 수 있다. 칩 패드들(330)은 도전성 와이어(W)를 통하여 기판(100)의 상부 도전 패드들(112)와 연결될 수 있다.
상부 스택(US) 상에 상부 보호층 영역(UP)이 제공될 수 있다. 상부 보호층 영역(UP)은 기판(100)의 휨 또는 몰드막(150)의 상면에 가해지는 스트레스로부터 반도체 칩(312)들을 보호할 수 있다. 상부 보호층 영역(UP)은 제1 상부 보호층(410) 및 제1 상부 보호층(410) 상의 제2 상부 보호층(420)을 포함할 수 있다. 실시예들에 따르면, 상부 보호층 영역(UP)은 하부 보호층 영역(LP)에 비해 얇은 두께를 가질 수 있다.
기판의(100) 상면(100t) 상에서 상부 스택(US) 및 하부 스택(LS)를 덮는 몰드막(150)이 제공될 수 있다. 몰드막(150)은 제1 하부 보호층(210), 제2 하부 보호층(220), 제1 상부 보호층(410) 및 제2 상부 보호층(420)을 덮을 수 있다. 몰드막(150)은 기둥들(502, 504) 사이의 공간을 채울 수 있다. 몰드막(150)의 측면들은 기판(100)의 측면들과 수직적으로 정렬될 수 있다. 몰드막(150)의 상면은 기판(100)의 상면과 평행할 수 있다. 몰드막(150)은 절연성 폴리머를 포함할 수 있다. 몰드막(150)은, 예컨대, 에폭시 몰딩 컴파운드(Epoxy molding compound)를 포함할 수 있다.
도 2a는 도 1의 A 부분을 확대한 확대단면도이다. 도 2b는 도 1의 B 부분 및 C 부분을 확대한 확대단면도들이다. 도 2c는 도 1의 D 부분을 확대한 확대단면도이다.
도1 및 도 2a를 참조하면, 제1 하부 보호층(210)은 기둥들(502, 504)의 상면 상에 직접 배치될 수 있다. 제1 하부 보호층(210)은 그의 하면(210b)으로부터 그의 상면(210t)을 향하여 함몰된 함몰부(215)를 가질 수 있다. 함몰부(215)는 기판(100)의 상면(100t)과 수직한 제2 방향(D2)으로 오목할 수 있고, 라운드진 내측면을 가질 수 있다. 함몰부(215)는, 제1 방향(D1)으로 비대칭적인 형상을 가질 수 있다. 함몰부(215)는 하부 반도체 칩(502)과 수직적으로 중첩된 부분을 가질수 있다. 따라서, 함몰부(215)의 아래에 위치한, 기둥들(502, 504)의 상면의 일부는 제1 하부 보호층(210)에 의해 덮이지 않을 수 있다. 함몰부(215)는 몰드막(150)으로 채워질 수 있고, 기둥들(502, 504)의 상면의 일부는 몰드막(150)에 의해 덮일 수 있다. 제1 하부 보호층(210)의 두께는, 예컨대, 40um 내지 60un의 범위를 가질 수 있다. 함몰부(215)의 수직적 높이는 1um 내지 30um의 범위를 가질 수 있다. 제1 하부 보호층(210)은 하부 칩 패드(512)의 상면을 완전히 덮을 수 있다.
전도성 와이어(W)가 제1 하부 보호층(210)을 관통하여 하부 칩 패드(512)와 상부 도전 패드들(112)을 전기적으로 연결할 수 있다. 전도성 와이어(W)의 상단은 제2 하부 보호층(220)의 하면에 비해 낮은 레벨에 위치할 수 있다. 즉, 전도성 와이어(W)는 제2 하부 보호층(220)을 관통하지 않을 수 있다.
제2 하부 보호층(220)은 제1 하부 보호층(210)의 상면과 직접 접촉할 수 있고, 제1 하부 보호층(210)의 상면을 완전히 덮을 수 있다. 제2 하부 보호층(220)은 접착층(314)을 사이에 두고 반도체 칩들(312) 중 가장 낮은 레벨에 위치한 반도체 칩(312l, 이하 제1 반도체 칩)과 이격될 수 있다. 제2 하부 보호층(220)의 접착층(314)의 하면과 직접 접촉할 수 있다. 제2 하부 보호층(220)은 제1 하부 보호층(210)의 두께(d1)에 비해 얇은 두께(d2)를 가질 수 있다. 제2 하부 보호층(220)의 두께(d2)는 접착층(314)의 두께(d3)에 비해 두꺼울 수 있다. 제2 하부 보호층(220)의 두께는, 예컨대, 15um 내지 25um의 범위를 가질 수 있다. 접착층(314)의 두께(d3)는, 예컨대, 1um 내지 10um의 범위를 가질 수 있다.
제2 하부 보호층(220)은 제1 하부 보호층(210) 및 접착층(314)에 비해 높은 강도(strength)를 가질 수 있다. 예컨대, 제2 하부 보호층(220)은 제1 하부 보호층(210) 및 접착층(314)에 비해 높은 인장강도(tensile strength), 압축강도(compressive strength), 휨 강도(bending strength) 및 비틀림 강도(torsional strength)를 가질 수 있다. 또한, 제2 하부 보호층(220)은 제1 하부 보호층(210) 및 접착층(314)에 비해 높은 강성(stiffness) 및 경도(hardness)를 가질 수 있다. 제2 하부 보호층(220)은, 예컨대, 폴리이미드(polyimide, PI)를 포함할 수 있다.
제2 하부 보호층(220) 상에 접착층(314)과 제1 반도체 칩(312l)이 순차적으로 적층될 수 있다. 제1 반도체 칩(312l)의 두께는 제2 하부 보호층(220)의 두께(d2) 및 접착층(314)의 두께(d3)에 비해 두꺼울 수 있다. 제1 반도체 칩(312l)의 두께는, 예컨대, 30um 내지 40um의 범위를 가질 수 있다.
도1 및 도 2b를 참조하면, 제1 하부 보호층(210)의 측면들(210s) 및 제2 하부 보호층(220)의 측면들(220s)은 제1 반도체 칩(312l)의 측면들(312ls)과 수적으로 정렬되지 않을 수 있다. 따라서, 제1 반도체 칩(312l)과 제1 하부 보호층(210)의 사이에는 단차 구조(SS)가 형성될 수 있다.
구체적으로, 제1 반도체 층(312l)은 제1 방향(D1)으로 대향하는 제1 측면들(312ls)을 가질 수 있다. 제2 하부 보호층(220)은 제1 방향(D1)으로 대향하는 제2 측면들(220s)를 가질 수 있다. 제2 측면들(220s)은 제1 측면들(312ls)에 대해 제1 방향(D1)으로 이격될 수 있다. 달리 말해서, 제2 측면들(220s)은 제1 측면들(312ls)과 정렬되지 않을 수 있다. 실시예들에 따르면, 제2 측면들(220s) 사이의 거리(w1, 즉, 제2 하부 보호층(220)의 제1 방향(D1)의 폭)은 제1 측면들(312ls) 사이의 거리(w2, 즉, 제1 반도체 칩(312l) 의 제1 방향(D1)의 폭)에 비해 클 수 있다. 따라서, 제2 하부 보호층(220)의 상면의 일부는 제1 반도체 칩(312l) 및 접착층(314)에 의해 덮이지 않을 수 있다.
제1 하부 보호층(210)은 제1 방향(D1)으로 대향하는 제3 측면들(210s)을 가질 수 있다. 제3 측면들(210s)은 제2 측면들(220s)과 수직적으로 정렬될 수 있다. 제3 측면들(210s) 사이의 거리(w1, 즉, 제1 하부 보호층(220)의 제1 방향(D1)의 폭)은 제1 반도체 칩의 폭(w2)에 비해 클 수 있다.
도1 및 도 2c를 참조하면, 반도체 칩들(312) 중 가장 높은 레벨에 위치한 반도체 칩(312u, 이하 제2 반도체 칩) 상에 제1 상부 보호층(410) 및 제2 상부 보호층(420)이 순차적으로 적층될 수 있다. 제1 상부 보호층(410)은 제2 반도체 칩(312u)의 상면 상에 직접 배치될 수 있고, 제2 상부 보호층(420)의 하면과 직접 접촉할 수 있다.
제1 상부 보호층(410)의 측면(410s)과 제2 상부 보호층(420)의 측면(420s)은 수직적으로 정렬될 수 있다. 즉, 제1 상부 보호층(410)의 측면(410s)과 제2 상부 보호층(420)의 측면(420s)은 공면을 이룰 수 있다. 제1 상부 보호층(410)의 측면(410s)과 제2 상부 보호층(420)의 측면(420s)은 제2 반도체 칩(312u)의 측면(312us)과 제1 방향(D1)으로 이격될 수 있다.
제1 상부 보호층(410)의 두께(d5)는 제2 상부 보호층(420)의 두께(d6)에 비해 작을 수 있다. 제1 상부 보호층(410)의 두께(d5)는, 예컨대, 1um 내지 10um의 범위를 가질 수 있다. 제2 상부 보호층(420)의 두께(d6)는, 예컨대, 15um 내지 25um의 범위를 가질 수 있다. 제2 상부 보호층(420)의 상면과 몰드막(150)의 상면 사이의 거리(d7)는, 예컨대, 110um 내지 130um의 범위를 가질 수 있다.
제2 반도체 칩(312u)의 두께(d8)는 제1 상부 보호층(410)의 두께(d5) 및 제2 상부 보호층(420)의 두께(d6)에 비해 클 수 있다. 제2 반도체 칩(312u)의 두께(d8)는, 예컨대, 30um 내지 40um의 범위를 가질 수 있다.
도 3은 본 발명의 실시예들에 따른 반도체 패키지의 개략적인 구성을 나타내는 블록도이다.
도 1 및 도 3을 참조하면, 본 발명의 실시예들에 따르면 반도체 패키지(1000)는 솔리드 스테이트 드라이브(solid-state drive, SSD) 패키지일 수 있다. 반도체 패키지(1000)는 호스트(즉, 외부 장치)로부터 읽기/쓰기 요청에 응답하여 데이터를 저장하거나 독출할 수 있다. 반도체 패키지(1000)는 SSD 컨트롤러(1), 입출력 인터페이스(2), 복수 개의 비휘발성 메모리 소자들(3), 및 버퍼 메모리 소자(4)를 포함할 수 있다.
도 1의 하부 반도체 칩(502)은 SSD 컨트롤러(1)를 포함할 수 있다. SSD 컨트롤러(1)는 입출력 인터페이스(2)를 통해 호스트와 신호를 교환할 수 있다. SSD 컨트롤러(1)는 호스트로부터 신호를 제공 받아 비휘발성 메모리 소자들(3)에 데이터를 쓰기나 비휘발성 메모리 소자들(3)로부터 데이터를 읽어낼 수 있다.
입출력 인터페이스(2)는 호스트와 반도체 패키지(1000)와의 물리적 연결을 제공한다. 입출력 인터페이스(2), 예컨대, 도 1의 외부 접속 단자들(120)과 같이 볼 그리드 어레이(ball grid array; BGA) 구조로 제공될 수 있다. 버스 포맷(Bus format)에 대응하여 반도체 패키지(1000)와의 인터페이싱을 제공할 수 있다.
도 1의 반도체 칩들(312)은 비휘발성 메모리 소자들(3) 및 버퍼 메모리 소자(4)를 포함할 수 있다. 비휘발성 메모리 소자들(3)은 낸드 플래시 메모리(NAND-type Flash memory)일 수 있다. 이와 달리, 비휘발성 메모리 소자들(3)은 상변화 메모리(Phase Change Random Access Memory; PRAM), 자기 메모리(Magnetic Random Access Memory; MRAM), 저항성 메모리(ReRAM), 강자성 메모리(Ferromagnetic Random Access Memory; FRAM), 또는 NOR 플래시 메모리 등일 수 있다.
버퍼 메모리 소자(4)는 SSD 컨트롤러(1)와 비휘발성 메모리 소자들(3) 사이에 송수신되는 데이터와, SSD 컨트롤러(1)와 호스트 사이에 송수신되는 데이터를 임시로 저장할 수 있다. 버퍼 메모리 소자(4)는 DRAM 또는 SRAM과 같이 랜덤 액세스가 가능한 메모리를 포함할 수 있다. 이와 달리, 버퍼 메모리 소자(4)는 플래시 메모리(Flash Memory), PRAM, MRAM, ReRAM, FRAM 등의 비휘발성 메모리를 포함할 수도 있다.
도 4 및 도 5는 본 발명의 실시예들에 따른 반도체 패키지를 나타내는 단면도들로, 도 1의 A 부분에 대응된다. 이하의 실시예들은 앞서 설명된 실시예들과의 차이점을 위주로 설명된다. 앞서 설명된 구성들과 동일한 구성들에 대한 상세한 설명은 생략될 수 있다.
도 4를 참조하면, 함몰부(215)는 제1 하부 보호층(210)을 상하로 관통하는 부분을 가질 수 있다. 몰드막(150)은 제1 하부 보호층(210)을 관통하여 제2 하부 보호층(220)의 하면(220b)과 접촉할 수 있다. 제2 하부 보호층(220)의 하면(220b) 상에서 제1 하부 보호층(210)의 상면과 몰드막(150)의 상면은 공면을 이룰 수 있다. 제2 하부 보호층(220)의 하면(220b)은 함몰되거나 또는 돌출된 부분 없이 평탄할 수 있다.
도 5를 참조하면, 제2 하부 보호층(220)의 두께(d2)는 제1 하부 보호층(210)의 두께(d1)에 비해 클 수 있다. 제1 하부 보호층(d1)의 두께는 접착층(314)의 두께(d3)에 비해 크고, 제1 반도체 칩(312l)의 두께(d4)에 비해 작을 수 있다.
도 6a 내지 6c는 본 발명의 실시예들에 따른 반도체 패키지를 나타내는 단면도들로, 도 1의 B 부분 및 C 부분에 대응된다.
도 6a를 참조하면, 제1 반도체 층(312l)은 수평 방향으로 대향하는 제1 측면들(312ls)을 가질 수 있다. 제2 하부 보호층(220)은 수평 방향으로 대향하는 제2 측면들(220s)를 가질 수 있다. 제2 측면들(220s) 사이의 거리(w1, 즉, 제2 하부 보호층(220)의 수평 방향의 폭)은 제1 측면들(312ls) 사이의 거리(w2, 즉, 제1 반도체 칩(312l)의 수평 방향의 폭)에 비해 작을 수 있다. 제2 하부 보호층(220)의 상면은 접착층(314)에 의해 완전히 덮일 수 있다. 실시예들에 따르면, 제1 하부 보호층(210)은 스페이서들(504)의 상면의 일부를 덮을 수 있고, 스페이서들(504)의 상면의 다른 일부는 몰드막(150)에 의해 덮일 수 있다.
도 6b를 참조하면, 제1 하부 보호층(210)의 측면들(210s) 및 제2 하부 보호층(220)의 측면들(220s)은 스페이서들(504)의 상면들(504t)로부터 수평 방향으로 돌출될 수 있다. 달리 말해서, 제1 하부 보호층(210)의 측면들(210s) 및 제2 하부 보호층(220)의 측면들(220s)은 스페이서들(504)의 상면들(504t)과 수직적으로 중첩되지 않을 수 있다. 제1 반도체 층(312)의 측면들(312ls) 사이의 거리(w2)는 제2 하부 보호층(220)의 측면들(220s) 사이의 거리(w1)에 비해 작을 수 있다.
도 6c를 참조하면, 제1 하부 보호층(210)의 측면들(210s), 제2 하부 보호층(220)의 측면들(220s), 접착층(314)의 측면들(314s) 및 제1 반도체 층(312l)의 측면들(312ls)은 수직적으로 정렬될 수 있다. 제1 하부 보호층(210)의 측면들(210s), 제2 하부 보호층(220)의 측면들(220s), 접착층(314)의 측면들(314s) 및 제1 반도체 층(312l)의 측면들(312ls)은 공면을 이룰 수 있다.
도 7a 및 도 7b는 본 발명의 실시예들에 따른 반도체 패키지를 나타내는 단면도들로, 도 1의 D 부분에 대응된다.
도 7a 를 참조하면, 제1 상부 보호층(410)의 측면(410s) 및 제2 상부 보호층(420)의 측면(420s)은 제2 반도체 층(312u)의 상면으로부터 수평 방향으로 돌출될 수 있다. 달리 말해서, 제1 상부 보호층(410)의 측면(410s) 및 제2 상부 보호층(420)의 측면(420s)은 제2 반도체 층(312u)의 상면과 수직적으로 중첩되지 않을 수 있다.
도 7b를 참조하면, 제1 상부 보호층(410)의 측면(410s) 및 제2 상부 보호층(420)의 측면(420s)은 제2 반도체 층(312u)의 측면(312us)과 수직적으로 정렬될 수 있다. 제1 상부 보호층(410)의 측면(410s) 및 제2 상부 보호층(420)의 측면(420s)은 제2 반도체 층(312u)의 측면(312us)과 공면을 이룰 수 있다.
도 8은 본 발명의 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 8을 참조하면, 하부 칩 패드들(512)이 하부 반도체 칩(502)의 하면 상에 배치될 수 있다. 하부 칩 패드들(512)은 하부 접속 단자들(514)을 통하여 기판(100)의 상부 도전 패드들(112)과 전기적으로 연결될 수 있다. 실시예들에 따르면, 하부 칩 패드들(512)과 상부 도전 패드들(112)은 하부 접속 단자들(514) 없이 직접 연결될 수도 있다.
도 9, 도10 및 도 13은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 나타낸 단면도들이다. 도11 및 도 12는 본 발명의 실시예들에 따른 제1 보호층 및 제2 보호층의 제조 방법을 나타낸 평면도들이다.
도 9를 참조하면, 기판(100) 상에 하부 칩 영역(LCR)을 형성할 수 있다. 하부 칩 영역은 복수의 기둥들(502, 504)을 기판(100)의 상면(100t) 상에 배치하는 것을 포함할 수 있다. 복수의 기둥들(502, 504)의 하부 접착층들(524)을 통하여 기판(100)과 접착될 수 있다. 복수의 기둥들(502, 504) 중 하부 반도체 칩(502)은 전도성 와이어(W)를 통하여 기판(100)의 상부 전 패드들(112)와 연결될 수 있다.
도 10을 참조하면, 하부 칩 영역(LCR) 상에 하부 보호층 영역(LP)을 형성할 수 있다. 하부 보호층 영역(LP)을 형성하는 것은 적층된 제1 하부 보호층(210) 및 제2 하부 보호층(220)을 포함하는 하부 보호필름 층(210, 220)을 복수의 기둥들(502, 504) 상에 부착하는 것을 포함할 수 있다.
도 11 및 도 12를 참조하여, 하부 보호필름 층(210, 220)의 형성 방법이 설명된다.
도 11을 참조하면, 유연 필름(1010) 상에 가이드 링(1020)을 부착할 수 있다. 가이드 링(1020)은 강성이 높은 재질로서, 예컨대, 스테인리스 및 알루미늄 등의 금속 재료를 포함할 수 있다. 제1 필름 층(1210)을 부착할 수 있다. 제1 필름 층(1210)은, 예컨대, DAF(Die attach Film)을 포함할 수 있다. 예컨대, DAF는 고분자 접착제로로서 열경화성 수지(Thermosetting Polymer) 또는 열가소성 수지(Thermoplastic Polymer)를 포함할 수 있다.
도 12를 참조하면, 제1 필름 층(1020) 상에 제2 필름 층(1220)을 부착할 수 있다. 제2 필름 층(1220)은 제1 필름 층(1020)에 비해 강성이 높은 재료로서, 예컨대, 폴리 이미드를 포함할 수 있다.
스크라이브 라인(SL)을 따라 제1 필름 층(1020) 및 제2 필름 층(1220)을 커팅하여, 복수의 하부 보호필름 층(210, 220)들을 형성할 수 있다.
이어서, 가이드 링(1020)을 제거한 후, 유연 필름(1010)을 신장시켜, 복수의 하부 보호필름 층(210, 220)을 서로 분리할 수 있다.
도 13을 참조하면, 하부 보호층 영역(LP) 상에 접착층들(314) 및 반도체 칩들(312)을 적층하여 하부 스택(LS) 및 상부 스택(US)을 형성할 수 있다. 하부 스택(LS) 및 상부 스택(US)을 형성하는 것은 하면 상에 접착층(314)이 부착된 반도체 칩(312)을 수직적으로 적층하는 것을 포함할 수 있다. 이어서, 전도성 와이어(W)를 통하여 반도체 칩들(312) 상의 칩 패드들(330)을 기판(100)의 상부 전 패드들(112)과 연결할 수 있다.
다시 도 1을 참조하면, 상부 상부 스택(US) 상에 제1 상부 보호층(410) 및 제2 상부 보호층(420)을 포함하는 보호필름 층(410, 420)을 부착하는 것을 포함할 수 있다. 상부 보호필름 층(410, 420)을 형성하는 방법은 도 11 및 도 12를 참조하여 설명된 하부 보호필름 층(210, 220)의 형성 방법과 동일/유사할 수 있다. 상부 보호필름 층(410, 420)은 최상부 반도체 칩(312)의 상면의 일부를 덮고, 최상부 반도체 칩(312)의 상면 상의 칩 패드들(330)을 덮지 않을 수 있다.
이어서, 기판 (100)의 상에 몰드막(150)을 형성할 수 있다. 몰드막(150)은 기판(100) 상면(100t) 상에 전면적으로 형성되어 하부 스택(LS), 상부 스택(US) 및 상부 보호층 영역(UP)을 덮을 수 있다. 몰드막(150)은 하부 칩 영역(LCR) 내의 기둥들(502, 504) 사이의 공간을 채울 수 있다. 이때 몰드막(150)은 기둥들(502, 504)의 상면들 상으로 유입되어 제1 하부 보호층(210)의 하면 상에 함몰부(215)을 형성할 수 있다. 몰드막(150)은, 도 4에 도시된 바와 같이, 제1 하부 보호층(210)을 관통할 수 있으나, 제2 하부 보호층(220)은 관통하지 않을 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상에 수직적으로 적층된 반도체 칩들을 포함하는 칩 스택;
    상기 기판과 상기 칩 스택의 사이의 기둥들;
    상기 반도체 칩들 중 최하부 반도체 칩의 하면 상의 접착층;
    상기 접착층과 상기 기둥들 사이의 제1 하부 보호층;
    상기 제1 하부 보호층과 상기 접착층 사이의 제2 하부 보호층; 및
    상기 칩 스택을 덮고, 상기 기둥들 사이의 공간을 채우는 몰드막을 포함하되,
    상기 제2 하부 보호층은 상기 접착층에 비해 두꺼운 두께를 갖는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제2 하부 보호층은 상기 제1 하부 보호층에 비해 높은 인장강도 (tensile strength)를 갖는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제2 하부 보호층은 상기 제1 하부 보호층에 비해 얇은 두께를 갖는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 최하부 반도체 칩은 상기 기판의 상면과 평행한 제1 방향으로 대향하는 제1 측벽들을 갖고,
    상기 제2 하부 보호층은 상기 제1 방향으로 대향하는 제2 측벽들을 갖고,
    상기 제2 측벽들은 상기 제1 측벽들에 대해 상기 제1 방향으로 이격되는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 하부 보호층은 상기 최하부 반도체 칩에 비해 큰 폭을 갖는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 제1 하부 보호층은 상기 반도체 칩들 중 가장 얇은 반도체 층에 비해 두껍고, 상기 반도체 칩들 중 가장 두꺼운 반도체 층에 비해 얇은 두께를 갖는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 최하부 반도체 칩의 상면 상의 칩 패드, 상기 기판의 상면 상의 상부 도전 패드 및 상기 칩 패드와 상기 상부 도전 패드를 연결하는 도전성 와이어를 더 포함하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 제1 하부 보호층의 하면으로부터 상기 제1 하부 보호층의 상면을 향하여 함몰된 함몰부를 더 포함하고, 상기 몰드막은 상기 함몰부를 채우는 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 몰드막은 상기 제1 하부 보호층을 관통하여 상기 제2 하부 보호층과 접촉하는 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 제1 하부 보호층을 관통하여 상기 기둥들 중 적어도 하나의 상면과 연결되는 도전성 와이어를 더 포함하는 반도체 패키지.
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