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TW201715602A - 不具有虛擬閘極之圖案化方法 - Google Patents

不具有虛擬閘極之圖案化方法 Download PDF

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TW201715602A
TW201715602A TW105124861A TW105124861A TW201715602A TW 201715602 A TW201715602 A TW 201715602A TW 105124861 A TW105124861 A TW 105124861A TW 105124861 A TW105124861 A TW 105124861A TW 201715602 A TW201715602 A TW 201715602A
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傑佛瑞 史密斯
安東 Ｊ 德維利耶
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東京威力科創股份有限公司
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Abstract

本文之技術提供對於鰭部及奈米線的精準切除，而不需要虛擬閘極對來補償重疊未對準。本文之技術包括使用蝕刻遮罩來移除閘極結構的指定部份，以定義具有鰭部結構、奈米線等等的溝渠或開放空間。自溝渠段將未被覆蓋之鰭部結構蝕去或以其他方式移除。定義溝渠之蝕刻遮罩及材料提供了用以移除未被覆蓋之鰭部部份的組合蝕刻遮罩。隨後，將介電材料填入溝渠段。在不需要虛擬閘極對的情況下，一指定基板的每單位面積可明顯設置更多電子裝置。

Description

不具有虛擬閘極之圖案化方法
本揭露內容係有關製作半導體裝置。本揭露內容尤其關於形成及切除例如鰭部及奈米線的結構。   〔相關案件交互參照〕
本申請案主張申請於2015年8月7日、名稱為「Method of Patterning with Single Diffusion Cuts」之美國臨時專利申請案第62/202599號的優先權，其係於此全部併入作為參考。
電晶體（如場效電晶體（FET，field effect transistor））係微電子及積體電路的基本元件。一直存在將電晶體及其他半導體裝置尺寸減小或微縮的持續驅動力，以使密度增大並提高處理效能。先前，在微影製程中微縮線寬的方法包含使用更大NA（numerical aperture，數值孔徑）的光學裝置、更短的曝光波長、或除了空氣以外的界面媒體（例如水浸入）。隨著習知微影製程的解析度接近理論極限，製造者已開始轉向雙重圖案化（DP，double-patterning）方法及其他圖案化技術以克服光學極限，以製作越來越小的特徵部。
在習知製作技術中，例如關於邏輯單元的單元布局，先以相對較長的長度製作鰭部或線，隨後才在某些特定位置進行切除。如此之特徵部可使用雙重圖案化技術來製作，其使特徵部尺寸微縮至光微影系統的解析度以下。惟切除如此之相對小的特徵部會帶來問題，因為藉由光微影系統所製作之蝕刻遮罩不具有足夠的解析度以在指定的公差內精準地將材料切除或移除。使用上述習知的蝕刻遮罩可能導致裝置效能不佳或裝置失效。
習知上，將二虛擬閘極增加至一特定單元布局，以切除如此之鰭部或線。這些虛擬閘極功能上僅作為一蝕刻遮罩（結合形成在閘極結構上方的圖案化之蝕刻遮罩）以切除特定閘極。因為在習知的小圖案化尺寸中，在用以製作切除部之鰭部上方形成圖案化遮罩會有重疊或定位問題，故藉此形成鰭部，並接著利用二虛擬閘極來切除鰭部。因此，習知技術利用二虛擬閘極以確保鰭部切除部出現在預期的位置，這通常是在這些虛擬閘極之間。蝕刻遮罩係形成為具有複數開口，這些開口未覆蓋二虛擬閘極之間的區域，在使用虛擬閘極與此組合遮罩的情況下，確保了切除部出現在特定位置。換言之，在蝕刻遮罩中製作了相對大的開口（具有一些未對準），而虛擬閘極使蝕刻遮罩變更窄。
因此，由於定位、重疊、及CD問題，故習知技術教示了在切除部的各側具有一虛擬閘極。然而，使用虛擬閘極對會有一些缺點。使用虛擬閘極對以切除鰭部的其中一問題為虛擬閘極佔用許多地方，而且對於特定單元的功能並無貢獻。如此之虛擬閘極功能上僅作為校正測量，以應對遮罩定位的變動性。由於整個空間必須容納虛擬閘極對，因而使單元變得比預期更大。此外，在後續步驟中，如此之虛擬閘極變成金屬化，但其存留在特定電路上成為虛擬閘極，而無電性接觸至這些虛擬閘極。
本文之技術提供對於鰭部及奈米線的精準切除，而不需虛擬閘極對來確保準確度。本文之技術包括使鰭部保持未切除直到將閘極打開為止，並接著利用打開的閘極結構集中設置切除部。周圍的介電材料係作為蝕刻遮罩的一部份，以確保切除部出現在指定的位置。在針對閘極間隔物材料的蝕刻選擇性情況下，未被覆蓋之鰭部（進一步由其上所形成之蝕刻遮罩加以定義）會在先前被閘極結構佔據的空間內部/之內受到蝕刻。在蝕刻未被覆蓋之鰭部後，可將介電材料填入此空間。如此之填充介電材料可存留在位置中，這使得先前被閘極結構佔據的空間不會變成金屬化，而保持為介電質。此意謂著金屬化虛擬閘極並未留在裝置上，而且不需在單元之中設計虛擬閘極對。因此，有了本文之技術，將不再需要使用僅作為補償蝕刻遮罩的二虛擬閘極，此意謂著特定單元中的更多地方能作為功能裝置，從而提高裝置密度。
當然，為了清楚說明起見而提出如於此所述之各個步驟的討論順序。一般而言，這些步驟可以任何適當的順序執行。此外，雖然本文之各個不同的特徵、技術、配置等等會在此揭露內容的不同地方予以討論，但意欲使各個概念可彼此獨立執行或彼此結合執行。因此，本發明可用許多不同方式來實現及觀看。
應注意到此發明內容章節並非要指出本揭露內容或所請發明的每一個實施方式及/或增加新穎性實施態樣。反而此發明內容章節僅提供不同實施方式及相對於習知技術具有新穎特點的初步討論。關於本發明及實施方式的額外細節及/或可能觀點，讀者可詳見如以下進一步討論之本揭露內容的實施方式章節及對應圖式。
本文之技術提供鰭部及奈米線的精準切除，而不需要虛擬閘極對（dummy gate pair）來確保準確度。本文之技術包括使鰭部保持未切除直到將閘極打開為止，並接著利用打開的閘極結構集中設置切除部。周圍的介電材料係作為蝕刻遮罩的一部份，以確保切除部出現在指定的位置。在針對閘極間隔物材料的蝕刻選擇性之情況下，未被覆蓋之鰭部（進一步由其上所形成之蝕刻遮罩加以定義）會在先前被閘極結構佔據的空間內部/之內受到蝕刻。在蝕刻未被覆蓋之鰭部後，可將介電材料填入此空間。如此之填充介電材料可存留在位置中，這使得先前被閘極結構佔據的空間不會變成金屬化，而保持為介電質。此意謂著金屬化虛擬閘極不會留在裝置上，而且不需在單元之中設計虛擬閘極對。因此，有了本文之技術，將不再需要使用僅作為補償蝕刻遮罩的二虛擬閘極，此意謂著特定單元中的更多地方能作為功能裝置，從而提高裝置密度。
圖1-8顯示本文範例實施方式的製程流程。應注意到，帶有字母「A」的圖號係範例基板片段的俯視圖。帶有字母「B」的圖號顯示對應的前視圖，而帶有字母「C」的圖號顯示對應的側視圖。圖1A包括橫剖面線段B及C，以辨別對應的視圖。
一實施方式包括用以圖案化基板之方法。這類基板可為待進行圖案化之半導體晶圓，例如在其上形成電晶體裝置或其他電子裝置。現在參考圖1，鰭部結構112的陣列係形成在基板105的工作表面上。應注意到，如此之鰭部結構的材料可向下延伸至介電層118內（或從介電層118向上延伸）。介電層118因此可形成在鰭部結構112的各側。在一些實施方式中，介電層118可為淺渠溝隔離層或材料。這些鰭部結構可包括延伸在下方層上方的一組線形結構，而這些鰭部結構係彼此平行。
現在參考圖2，閘極結構114的陣列係形成在基板的工作表面上。閘極結構114的陣列具有複數閘極結構114，這些閘極結構114橫跨且覆蓋鰭部結構112的陣列之一部份鰭部結構112。閘極結構114的陣列包括第一介電材料121，其毗鄰閘極結構114的側壁並覆蓋鰭部結構112的其餘部份。換言之，第一介電材料121可填入閘極結構114之間的區域。注意到閘極結構114未必是最終或功能閘極材料，而後續可用金屬或其他導體取代。相較於鰭部結構，閘極結構114可具有較大的高度，並可形成在鰭部結構的側壁上。閘極結構可包括一組線形結構，其延伸在下方層上方，並且與鰭部結構垂直交叉。
現在參考圖3，第一蝕刻遮罩131係形成在基板上，而其並未覆蓋閘極結構114的一些部份。如此之蝕刻遮罩可例如使用光阻及微影曝光及顯影而形成。如此之蝕刻遮罩可包括將其他膜（未顯示）沉積在基板上，例如平坦化膜及抗反射塗層。第一蝕刻遮罩131係描述為定義未覆蓋/露出閘極結構114及第一介電材料121兩者的一些部份之開口，因為如此之蝕刻遮罩通常不具有正好隔離一特定閘極間隔物結構之寬度的足夠解析度。
現在參考圖4，將未被第一蝕刻遮罩131覆蓋的部份閘極結構114移除，致使由第一介電材料121所定義的溝渠段形成，而溝渠段之內的鰭部結構112部份未被覆蓋。部份閘極結構114的移除步驟可包括執行第一蝕刻處理，其相對於第一蝕刻遮罩而蝕刻未被覆蓋之部份閘極結構。例如，可執行基於電漿的非等向蝕刻，其蝕刻閘極結構的材料，而第一介電材料121及第一蝕刻遮罩131抵抗被所選之蝕刻劑蝕刻。
現在參考圖5，將未被覆蓋之鰭部結構從溝渠段移除。應注意到，一些實施方式可具有向下延伸進入淺渠溝隔離層或其他下方層的鰭部材料。然而，這些鰭部結構仍然從溝渠段被移除；亦即，自先前容納一部份閘極結構的空間將未被覆蓋之鰭部結構移除。將未被覆蓋之鰭部結構移除的步驟包括執行第二蝕刻處理，其相對於閘極結構的材料而蝕刻鰭部結構的材料。在一些實施方式中，鰭部結構可包括保護膜，如氧化物膜。在這類實施方式中，在移除未被覆蓋之鰭部結構本身之前，可先將此保護膜移除。為了提高選擇性，可經由原子層蝕刻將任何這類的膜選擇性地移除。執行第二蝕刻處理的步驟可替代性地包括執行等向蝕刻，其使超過溝渠段的側壁之未被覆蓋之鰭部結構側向凹入。如此之等向蝕刻可在將鰭部結構從溝渠段移除的方向性蝕刻之後執行，然後可將超過第一介電材料121的側壁之鰭部結構進行側向蝕刻。可將第一蝕刻遮罩131移除，如圖6所示。
現在參考圖7，將溝渠段填以第二介電材料122。將溝渠段填以第二介電材料122的步驟可包括沉積過量的介電材料並使基板向下平坦化至閘極結構114的頂面，例如藉由回蝕製程或化學機械平坦化（CMP，chemical-mechanical planarization）。對於CMP平坦化而言，其可有利於將矽氮化物填入溝渠。
可繼續進行其他製作步驟。圖8顯示已移除第一介電材料121之情況。應注意到，鰭部穿過閘極結構114，但並不延伸通過第二介電材料122。這使鰭部在由閘極結構部份所定義的選擇位置被切除，並接著當閘極結構及鰭部結構已被移除時將此空間填以介電材料，這使得鰭部在期望的位置呈電性絕緣，而不需額外的基板空間來設計僅為切除鰭部之虛擬閘極。因此，在使用本文技術的情況下，每單位面積可實現更多的電晶體或其他裝置。
本文之技術可應用在最初形成為相對較大或較長結構而後續進行切除或切短的任何微製作結構。前述實施方式聚焦在切除鰭部結構上。其他實施方式對於本領域中具有通常知識者而言將是顯而易知。舉例而言，切除奈米線係以類似切除鰭部的方式進行。將所選擇的閘極結構部份移除以露出具有奈米線段的開放空間，以使這些奈米線能被切除（經由蝕刻而移除），並隨後填以介電材料。因此，本文之技術可體現在2維及3維電路設計。在其他實施方式中，可充分摻雜未被覆蓋之鰭部結構以防止任何通過這些鰭部部份的電性導通，以代替切除/移除在特別定義之溝渠或開放空間內的未被覆蓋之鰭部結構。
可使用各種不同的材料。可選擇這些不同材料以具有相異的蝕刻抗性，以選擇性蝕刻一或更多材料而不（實質上）蝕刻其他材料。閘極結構本身可為矽。鰭部結構亦可為矽，但具有薄氧化物層。這些介電材料可相同或具有相異的蝕刻抗性。
在前面的敘述中，已提出一些具體細節，例如處理系統的特定幾何構造及其中所使用之各種構件及製程的敘述。然而，應瞭解本文之技術可在離開這些具體細節的其他實施方式中實施，且這些細節係作為說明之目的而非作為限制。已參考附圖來敘述於此所揭露之實施方式。同樣地，為了說明之目的，提出特定數量、材料、及配置以提供徹底的瞭解。然而，可在不具有上述具體細節的情況下執行這些實施方式。具有實質上相同功能結構的構件係由類似參考符號表示，且因此省略任何冗贅的敘述。
各個技術內容已描述為多個分離操作，以幫助瞭解各種實施方式。描述的順序不應被理解為暗示著這些操作必須依照這些順序。事實上，這些操作並不需依照描述之順序執行。所描述之操作可按不同於所敘述之實施方式的順序來執行。在額外的實施方式中，可執行各種額外操作且/或可省略所敘述之操作。
如於此所使用之「基板」或「目標基板」一般是指依據本發明所處理之物件。基板可包括裝置（尤其是半導體或其他電子裝置）的任何材料部份或結構，並且可例如為一基底基板結構（如半導體晶圓）、或是在基底基板結構上或覆蓋基底基板結構之一層（如一薄膜）。因此，基板並不限於任何特定基底結構、下方層、或上覆層（圖案化或不圖案化），而是預期包括任何這類的層或基底結構、以及這些層及/或基底結構的任何組合。本說明書可能涉及特定類型的基板，但這只是為了說明之目的。
本領域中具有通常技術者亦將瞭解可對以上說明之技術操作做出許多變化，而同時仍可達到本發明之相同目標。欲使如此之變化涵蓋在本揭露內容的範圍內。因此，上述之本發明實施方式敘述並非意欲為限制性。反而任何對本發明之實施方式的限制係敘述在以下申請專利範圍中。
105‧‧‧基板
112‧‧‧鰭部結構
114‧‧‧閘極結構
118‧‧‧介電層
121‧‧‧第一介電材料
122‧‧‧第二介電材料
131‧‧‧第一蝕刻遮罩
在參照以下配合附圖之詳細描述後，本發明之各種實施方式及許多其伴隨優點的更完整理解將立刻變得顯而易知。這些圖式並不一定按照比例繪製，而是強調說明其特徵、原理、及概念。
圖1A-8A係一範例基板片段的俯視圖，其顯示根據於此所揭露之實施方式的製程流程。
圖1B-8B係一範例基板片段的正面橫剖面圖，其顯示根據於此所揭露之實施方式的製程流程。
圖1C-8C係一範例基板片段的側面橫剖面圖，其顯示根據於此所揭露之實施方式的製程流程。
118‧‧‧介電層
121‧‧‧第一介電材料

Claims (14)

  1. 一種用以圖案化基板的方法，該方法包含： 在基板的一工作表面上形成鰭部結構之陣列； 在該基板的該工作表面上形成閘極結構之陣列，該閘極結構之陣列具有複數閘極結構，該複數閘極結構橫跨且覆蓋該鰭部結構之陣列的複數鰭部結構的一部份，該閘極結構之陣列包括第一介電材料，該第一介電材料毗鄰該複數閘極結構的側壁並覆蓋該複數鰭部結構的其餘部份； 在該基板上形成第一蝕刻遮罩，該第一蝕刻遮罩未覆蓋該複數閘極結構的一些部份； 將未被該第一蝕刻遮罩覆蓋之該複數閘極結構的該些部份移除，以形成由該第一介電材料所定義的複數溝渠段，而使該複數鰭部結構的一些部份在該複數溝渠段內未被覆蓋； 自該複數溝渠段將未被覆蓋之複數鰭部結構移除；及 將第二介電材料填入該複數溝渠段。
  2. 如申請專利範圍第1項之用以圖案化基板的方法，其中將未被覆蓋之複數閘極結構的一些部份移除的步驟包括：執行第一蝕刻處理，其相對於該第一蝕刻遮罩而蝕刻未被覆蓋之該複數閘極結構的一些部份。
  3. 如申請專利範圍第1項之用以圖案化基板的方法，其中將未被覆蓋之複數鰭部結構移除的步驟包括：執行第二蝕刻處理，其相對於該複數閘極結構的材料而蝕刻該複數鰭部結構的材料。
  4. 如申請專利範圍第3項之用以圖案化基板的方法，其中該複數鰭部結構包括保護膜；且 更包含：在移除未被覆蓋之該複數鰭部結構前，自未被覆蓋之該複數鰭部結構將該保護膜移除。
  5. 如申請專利範圍第3項之用以圖案化基板的方法，其中執行第二蝕刻處理的步驟包括：執行等向蝕刻，其使超過該複數溝渠段的側壁之未被覆蓋之該複數鰭部結構側向凹入。
  6. 如申請專利範圍第1項之用以圖案化基板的方法，其中將第二介電材料填入複數溝渠段的步驟包括：沉積過量的介電材料並使該基板向下平坦化至該複數閘極結構的頂面。
  7. 如申請專利範圍第1項之用以圖案化基板的方法，其中該複數鰭部結構包括一組線形結構，其延伸在一下方層上方，而該複數鰭部結構係彼此平行。
  8. 如申請專利範圍第1項之用以圖案化基板的方法，其中該複數閘極結構包括一組線形結構，其延伸在一下方層上方並與該複數鰭部結構垂直交叉。
  9. 如申請專利範圍第1項之用以圖案化基板的方法，其中該第一蝕刻遮罩係藉由使一光阻膜微影曝光及顯影而形成。
  10. 一種用以圖案化基板的方法，該方法包含： 在基板的一工作表面上形成奈米線結構之陣列； 在該基板的該工作表面上形成閘極結構之陣列，該閘極結構之陣列具有複數閘極結構，該複數閘極結構橫跨且覆蓋該複數奈米線結構的一部份，該閘極結構之陣列包括第一介電材料，該第一介電材料毗鄰該複數閘極結構的側壁並覆蓋該複數奈米線結構的其餘部份； 在該基板上形成第一蝕刻遮罩，該第一蝕刻遮罩未覆蓋該複數閘極結構的一些部份； 將未被該第一蝕刻遮罩覆蓋之該複數閘極結構的該些部份移除，以形成由該第一介電材料所定義的複數開放空間，而使該複數奈米線結構的一些部份在該複數開放空間內未被覆蓋； 自該複數開放空間將未被覆蓋之複數奈米線結構移除；及 將第二介電材料填入該複數開放空間。
  11. 如申請專利範圍第10項之用以圖案化基板的方法，其中將未被覆蓋之複數閘極結構的部份移除的步驟包括：執行第一蝕刻處理，其相對於該第一蝕刻遮罩而蝕刻未被覆蓋之該複數閘極結構的該些部份。
  12. 如申請專利範圍第10項之用以圖案化基板的方法，其中將未被覆蓋之複數奈米線結構移除的步驟包括：執行第二蝕刻處理，其相對於該複數閘極結構的材料而蝕刻該複數奈米線結構的材料。
  13. 如申請專利範圍第12項之用以圖案化基板的方法，其中該複數奈米線結構包括保護膜；且 更包含：在移除未被覆蓋之該複數奈米線結構前，自未被覆蓋之該複數奈米線結構將該保護膜移除。
  14. 如申請專利範圍第12項之用以圖案化基板的方法，其中執行第二蝕刻處理的步驟包括：執行等向蝕刻，其使超過該複數開放空間的側壁之未被覆蓋之該複數奈米線結構側向凹入。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI685920B (zh) * 2018-04-27 2020-02-21 台灣積體電路製造股份有限公司 半導體結構及形成積體電路結構的方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10056469B1 (en) * 2017-02-13 2018-08-21 Globalfoundries Inc. Gate cut integration and related device
KR102320047B1 (ko) 2017-07-05 2021-11-01 삼성전자주식회사 집적회로 소자 및 그 제조 방법
TWI751371B (zh) 2017-08-16 2022-01-01 日商東京威力科創股份有限公司 在fet元件的奈米通道結構中納入單擴散中斷之方法和裝置
US10497778B2 (en) * 2017-11-30 2019-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10833078B2 (en) 2017-12-04 2020-11-10 Tokyo Electron Limited Semiconductor apparatus having stacked gates and method of manufacture thereof
US10916478B2 (en) 2018-02-20 2021-02-09 Globalfoundries U.S. Inc. Methods of performing fin cut etch processes for FinFET semiconductor devices
US10580685B2 (en) 2018-07-27 2020-03-03 Globalfoundries Inc. Integrated single diffusion break
US10700204B2 (en) 2018-08-17 2020-06-30 Qualcomm Incorporated Circuits having a diffusion break with avoided or reduced adjacent semiconductor channel strain relaxation, and related methods
CN112103182B (zh) * 2019-06-18 2024-05-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070018239A1 (en) * 2005-07-20 2007-01-25 International Business Machines Corporation Sea-of-fins structure on a semiconductor substrate and method of fabrication
US8609499B2 (en) * 2012-01-09 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and the methods for forming the same
US20140103451A1 (en) * 2012-10-17 2014-04-17 International Business Machines Corporation Finfet circuits with various fin heights
US9012287B2 (en) * 2012-11-14 2015-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Cell layout for SRAM FinFET transistors
US8987790B2 (en) * 2012-11-26 2015-03-24 International Business Machines Corporation Fin isolation in multi-gate field effect transistors
TWI588596B (zh) * 2013-08-15 2017-06-21 聯華電子股份有限公司 產生佈局圖案的方法
US9276115B2 (en) * 2013-08-29 2016-03-01 Globalfoundries Inc. Semiconductor devices and methods of manufacture
KR102083492B1 (ko) * 2013-09-26 2020-03-02 삼성전자 주식회사 ＦｉｎＦＥＴ 소자를 위한 더미 셀 어레이 및 이를 포함한 반도체 집적 회로
US9236480B2 (en) * 2013-10-02 2016-01-12 Globalfoundries Inc. Methods of forming finFET semiconductor devices using a replacement gate technique and the resulting devices
US9373720B2 (en) * 2013-10-14 2016-06-21 Globalfoundries Inc. Three-dimensional transistor with improved channel mobility
US9991285B2 (en) * 2013-10-30 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming FinFET device
US20150171217A1 (en) * 2013-12-12 2015-06-18 Texas Instruments Incorporated Design and integration of finfet device
KR102208063B1 (ko) * 2014-04-22 2021-01-27 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9490129B2 (en) * 2014-05-08 2016-11-08 GlobalFoundries, Inc. Integrated circuits having improved gate structures and methods for fabricating same
US9331074B1 (en) * 2015-01-30 2016-05-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
CN104716046A (zh) * 2015-03-16 2015-06-17 上海华力微电子有限公司 一种用于制备鳍式场效应晶体管的方法
US9537007B2 (en) * 2015-04-07 2017-01-03 Qualcomm Incorporated FinFET with cut gate stressor
US10269968B2 (en) * 2015-06-03 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including fin structures and manufacturing method thereof

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI685920B (zh) * 2018-04-27 2020-02-21 台灣積體電路製造股份有限公司 半導體結構及形成積體電路結構的方法
US10998237B2 (en) 2018-04-27 2021-05-04 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure and method with dielectric gates and gate-cut features
US11037831B2 (en) 2018-04-27 2021-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure and method
US11791217B2 (en) 2018-04-27 2023-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure and method with dielectric gates and gate-cut features

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