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TW201433916A - 包含非揮發性記憶體元件之記憶體系統及其程式化方法 - Google Patents

包含非揮發性記憶體元件之記憶體系統及其程式化方法 Download PDF

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TW201433916A
TW201433916A TW103102190A TW103102190A TW201433916A TW 201433916 A TW201433916 A TW 201433916A TW 103102190 A TW103102190 A TW 103102190A TW 103102190 A TW103102190 A TW 103102190A TW 201433916 A TW201433916 A TW 201433916A
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TW103102190A
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Ki-Tae Park
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Samsung Electronics Co Ltd
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Abstract

一種記憶體系統包括：非揮發性記憶體元件；以及記憶體控制器，經組態以控制所述非揮發性記憶體元件，以使得與所述非揮發性記憶體元件的經選擇的列連接的記憶體胞元藉由第一程式化模式以及第二程式化模式中的一者來程式化。在所述第一程式化模式下，數目對應於最大頁面數目的多個邏輯頁面儲存於所述記憶體胞元處，且在所述第二程式化模式下，所述數目小於所述最大頁面數目的一或多個邏輯頁面使用不同於所述第一程式化模式中所使用的偏壓條件的偏壓條件而儲存於所述記憶體胞元處。

Description

包含非揮發性記憶體元件之記憶體系統及其程式化 方法 【相關申請案的交叉參考】
本申請案根據35 U.S.C.§ 119主張2013年2月4日在韓國智慧財產局申請的韓國專利申請案第10-2013-0012514號的優先權，所述專利申請案的全部內容特此以引用的方式併入本文中。
本文中所描述的本發明概念是關於半導體記憶體，且更特定言之，是關於包括非揮發性記憶體的記憶體系統以及由包括非揮發性記憶體的記憶體系統執行的程式化方法。
半導體記憶體元件可為揮發性或非揮發性的。揮發性半導體記憶體元件的特徵一般在於，在斷電狀態下，所儲存的內容會損失；而非揮發性半導體記憶體元件的特徵一般在於，甚至在斷電狀態下，所儲存的內容仍保留。
快閃記憶體為廣泛用於電子產業中的非揮發性半導體記憶體元件的一個實例。快閃記憶體可用於在諸如以下各者的資訊 電器中儲存大量的語音、影像資料以及其他資料：電腦、蜂巢式電話、個人數位助理(person digital assistant,PDA)、數位相機、攝錄影機、語音記錄器、MP3播放器、手持型個人電腦、遊戲機、傳真機、掃描儀、印表機及其類似者。
同時，為了滿足對高度整合的記憶體元件的持續需求，研究著重於記憶體胞元三維地配置的非揮發性記憶體元件(下文中，稱為三維(3D)非揮發性記憶體元件)的開發。字元線之間的干擾是3D非揮發性記憶體元件的設計中必須解決的特定問題。然而，電荷捕捉快閃(charge trap flash,CTF)記憶體胞元可用於增大胞元大小，此可大幅減輕字元線干擾。如此，相比於每次1位元資料程式化於記憶體胞元處的陰影程式化模式(shadow program mode)，可允許多位元資料在所謂的單次程式化模式中程式化於記憶體胞元處，在單次程式化模式中，多個資料位元同時程式化於記憶體胞元處。
本發明概念的實施例的一個態樣旨在提供一種記憶體系統，包括：非揮發性記憶體元件，經組態以在程式化循環期間以多位元資料來對記憶體胞元進行程式化；以及記憶體控制器，經組態以控制所述非揮發性記憶體元件，以使得與所述非揮發性記憶體元件的經選擇的列連接的記憶體胞元藉由第一程式化模式以及第二程式化模式中的一者根據寫入命令來程式化。在所述第一程式化模式下，數目對應於最大頁面數目的多個邏輯頁面儲存於所述記憶體胞元處，且在所述第二程式化模式下，所述數目小於 所述最大頁面數目的一或多個邏輯頁面使用不同於所述第一程式化模式中所使用的偏壓條件的偏壓條件而儲存於所述記憶體胞元處。
本發明概念的實施例的另一態樣旨在提供一種記憶體系統，包括：非揮發性記憶體元件，包括記憶體胞元陣列且經組態以將邏輯N個頁面的資料程式化於連接至所述記憶體胞元陣列的同一字元線的記憶體胞元中，其中N為2或2以上的整數。所述記憶體系統更包括：記憶體控制器，經組態以接收外部供應的寫入命令以及經寫入請求的資料，且在正常程式化模式以及偽程式化模式中的經選擇者中控制所述非揮發性記憶體元件。在所述正常程式化模式中，所述記憶體控制器控制所述非揮發性記憶體將所述經寫入請求的資料作為N位元資料儲存於連接至所述記憶體胞元陣列的所述同一字元線的所述記憶體胞元中。在所述偽程式化模式中，所述記憶體控制器控制所述非揮發性記憶體將所述經寫入請求的資料作為N以下位元資料儲存於連接至所述記憶體胞元陣列的所述同一字元線的所述記憶體胞元中。所述偽程式化模式的至少一個偏壓條件不同於所述正常程式化模式的至少一個偏壓條件，以使得所述偽程式化模式的程式化速度大於所述正常程式化模式的程式化速度。
本發明概念的實施例的又一態樣旨在提供一種記憶體系統，包括：非揮發性記憶體元件，包括由單位準胞元形成的第一記憶體區域以及由多位準胞元形成的第二記憶體區域；以及記憶體控制器，經組態以控制所述非揮發性記憶體元件，以使得根據第一程式化模式，自外部元件提供的資料儲存於所述第一記憶體 區域處，且儲存於所述第一記憶體區域處的資料程式化於所述第二記憶體區域處。所述記憶體控制器經組態以控制所述非揮發性記憶體元件，以使得基於所述第一記憶體區域是否處於抹除狀態，在第二程式化模式下，經寫入請求的資料儲存於所述第二記憶體區域處。在所述第一程式化模式下，在程式化循環期間，多個頁面資料儲存於經選擇的記憶體單元處，且在所述第二程式化模式下，大小小於所述多個頁面資料的資料程式化於所述經選擇的記憶體單元處，所述第二程式化模式的程式化速度高於所述第一程式化模式的程式化速度。
本發明概念的實施例的又一態樣旨在提供一種非揮發性記憶體元件的程式化方法，其在單次程式化模式中對多個頁面的資料進行程式化。所述方法包括：比較經寫入請求的資料的大小與參考大小；當經寫入請求的資料的大小小於所述參考大小時，將關於所述經寫入請求的資料的偽程式化命令發佈至所述非揮發性記憶體元件；根據所述偽程式化命令，在偽程式化模式下，以所述經寫入請求的資料來對經選擇的記憶體胞元進行程式化；以及在映射表處計劃(map out)所述經選擇的記憶體胞元中所包括的多個邏輯頁面區域中由所述偽程式化模式排除的邏輯頁面區域的頁面位址。根據所述偽程式化模式而形成的記憶體胞元的程式化狀態具有不同於根據所述單次程式化模式而形成的特性臨限電壓分佈的特性臨限電壓分佈。
本發明概念的實施例的另一態樣旨在提供一種非揮發性記憶體元件的程式化方法。所述非揮發性記憶體元件包括第一記憶體區域以及第二記憶體區域，資料根據單次程式化模式而程式 化於所述第二記憶體區域處。所述程式化方法包括：接收寫入資料；以及判定所述第一記憶體區域是否處於抹除狀態。所述方法更包括：當所述第一記憶體區域被判定為不處於抹除狀態時，根據偽程式化模式而將所述寫入資料程式化於所述第二記憶體區域的經選擇的記憶體胞元處，而不在所述第一記憶體區域中緩衝所述寫入資料；以及在映射表處計劃所述經選擇的記憶體胞元中所包括的多個邏輯頁面區域中由所述偽程式化模式排除的邏輯頁面區域的頁面位址。根據所述偽程式化模式而形成的所述經選擇的記憶體胞元的臨限電壓分佈包括抹除狀態以及至少一個偽程式化狀態，所述至少一個偽程式化狀態對應於所分配的邏輯頁面的讀取電壓的最寬電壓窗口。
100‧‧‧記憶體系統
110‧‧‧記憶體控制器
115‧‧‧映射表
120‧‧‧非揮發性記憶體元件
121‧‧‧胞元陣列
122‧‧‧列解碼器
123‧‧‧頁面緩衝器
124‧‧‧輸入/輸出緩衝器
125‧‧‧控制邏輯
126‧‧‧電壓產生器
131‧‧‧第一命令集
133‧‧‧第二命令集
135、140‧‧‧列位址
151‧‧‧基板
152a、152b、152c、152d‧‧‧摻雜區域
153‧‧‧柱狀物
153a‧‧‧柱狀物的通道薄膜
153b‧‧‧柱狀物的內層
154a、154b、154c、154d、154e、154f、154g、154h、154i‧‧‧ 第一導電材料
155‧‧‧絕緣膜
156‧‧‧汲極
157a、157b、157c‧‧‧第二導電材料
158‧‧‧絕緣材料
200‧‧‧記憶體系統
210‧‧‧記憶體控制器
215‧‧‧映射表
220‧‧‧非揮發性記憶體元件
221‧‧‧胞元陣列
221a‧‧‧緩衝區域
221b‧‧‧主要區域
222‧‧‧列解碼器
223‧‧‧頁面緩衝器
224‧‧‧輸入/輸出緩衝器
225‧‧‧控制邏輯
226‧‧‧電壓產生器
1000‧‧‧使用者元件
1100‧‧‧主機
1200‧‧‧固態磁碟
1210‧‧‧固態磁碟控制器
1220‧‧‧緩衝記憶體
1230‧‧‧非揮發性記憶體元件
2000‧‧‧資料儲存元件
2100‧‧‧快閃記憶體晶片
2200‧‧‧快閃控制器
3000‧‧‧計算系統
3100‧‧‧網路配接器
3200‧‧‧中央處理單元
3300‧‧‧大容量儲存元件
3400‧‧‧隨機存取記憶體
3500‧‧‧唯讀記憶體
3600‧‧‧使用者介面
3700‧‧‧匯流排
4000‧‧‧網路
ADD‧‧‧位址
ALE‧‧‧位址鎖存啟用信號
BL、BL0、BL1、BL2、BLn-2、BLn-1‧‧‧位元線
BLK1、BLK2、BLKi‧‧‧記憶體區塊
CA‧‧‧行位址
CLE‧‧‧命令鎖存啟用信號
CS1、CS2‧‧‧命令集
Din‧‧‧寫入資料/經寫入請求的資料/輸入資料
Dout‧‧‧資料
E0‧‧‧臨限電壓狀態/抹除狀態
I/Oi‧‧‧輸入及輸出線
Loop1、Loop2、Loop3、LoopM-1、LoopM‧‧‧迴圈數目
NP_CMD‧‧‧正常程式化命令
P1~P15‧‧‧程式化狀態
P_Mode‧‧‧程式化模式
PP_CMD‧‧‧偽程式化命令
PS1、PS2、PS3‧‧‧偽程式化狀態
Q1、Q2、Q3‧‧‧臨限電壓狀態/目標狀態
R1~R15‧‧‧讀取電壓
RA‧‧‧列位址
RA(P)‧‧‧列位址
RA'‧‧‧位址集/列位址
RnB‧‧‧就緒/忙碌信號
S110、S120、S130、S140‧‧‧操作
S132、S134、S136‧‧‧操作
S210、S220、S230、S240、S250‧‧‧操作
S310、S320、S330、S340、S350‧‧‧操作
tPROG‧‧‧程式化時間
tR‧‧‧讀取時間
Vfy1、Vfy2、Vfy3‧‧‧驗證電壓
Vpgm1、Vpgm2、Vpgm3、VpgmM-1、VpgmM、VpgmK‧‧‧程式化電壓脈衝
WL0、WL1、WL2、WL3、WL8‧‧‧字元線
x、y、z‧‧‧軸向方向
△V1、△V2‧‧‧增量
△T1、△T2‧‧‧持續時間
00h、10h、30h、80h‧‧‧命令集
上述及其他態樣及特徵將自下文參考附圖所進行的詳細描述而變得顯而易見，其中除非另有規定，否則相似參考數字遍及各圖指相似部分。
圖1為示意性地說明根據本發明概念的實施例的記憶體系統的方塊圖。
圖2為用於描述圖1的控制器的程式化模式決定方法的實例的參考圖。
圖3為示意性地說明根據本發明概念的實施例的非揮發性記憶體元件的方塊圖。
圖4為用於描述根據本發明概念的實施例的單次程式化操作的實例的參考圖。
圖5為用於描述根據本發明概念的實施例的偽程式化方法的實例的參考圖。
圖6為用於描述根據本發明概念的實施例的記憶體控制器的操作的實例的參考流程圖。
圖7為用於描述記憶體控制器執行參考圖6而描述的偽程式化操作的操作的實例的參考流程圖。
圖8A及圖8B為示意性地說明根據本發明概念的實施例的偽程式化操作的命令序列的實例的時序圖。
圖9為示意性地說明圖1的映射表的實例的表。
圖10A、圖10B、圖10C及圖10D為用於描述根據本發明概念的實施例的偽程式化方法的實例的參考圖。
圖11為用於描述對經由偽程式化操作而程式化的記憶體胞元進行讀取的方法的實例的參考時序圖。
圖12A及圖12B為用於描述關於3位元多位準胞元的偽程式化方法的實例的參考圖。
圖13A及圖13B為用於描述關於3位元多位準胞元的偽程式化方法的另一實例的參考圖。
圖14A及圖14B為用於描述關於3位元多位準胞元的偽程式化方法的又一實例的參考圖。
圖15A及圖15B為用於描述關於4位元多位準胞元的偽程式化方法的實例的參考圖。
圖16A及圖16B為用於描述關於4位元多位準胞元的偽程式化方法的另一實例的參考圖。
圖17為用於描述根據本發明概念的實施例的記憶體系統的 操作的實例的參考圖。
圖18為圖1的非揮發性記憶體元件的記憶體區塊的實例的透視圖。
圖19為用於描述根據本發明概念的另一實施例的記憶體系統的實例的參考圖。
圖20為示意性地說明圖19的非揮發性記憶體元件的實例的方塊圖。
圖21為用於描述圖19的記憶體系統的操作的實例的參考流程圖。
圖22為用於描述根據本發明概念的另一實施例的記憶體系統的操作的實例的參考流程圖。
圖23為說明根據本發明概念的實施例的包括固態磁碟的使用者元件的方塊圖。
圖24為說明根據本發明概念的實施例的資料儲存元件的方塊圖。
圖25為示意性地說明根據本發明概念的實施例的計算系統的方塊圖。
將參考附圖來詳細描述實施例。然而，本發明概念可按照各種不同形式來體現且不應解釋為僅限於所說明的實施例。實情為，將此等實施例作為實例來提供，以使得本揭露將為全面且完整的，且將向熟習此項技術者完全傳達本發明概念的概念。因此，並未關於本發明概念的實施例中的一些來描述熟知程序、部 件以及技術。除非另有注明，相似參考數字遍及附圖及書面描述表示相似部件，且因此將不重複描述。在諸圖中，為了清楚起見，可能誇示了層以及區域的大小以及相對大小。
應理解，儘管本文中可使用術語「第一」、「第二」、「第三」等來描述各種部件、組件、區域、層及/或區段，但此等部件、組件、區域、層及/或區段不應受此等術語限制。此等術語僅用以區分一個部件、組件、區域、層或區段與另一區域、層或區段。因此，可將下文所論述的第一部件、組件、區域、層或區段稱為第二部件、組件、區域、層或區段，而不偏離本發明概念的教示。
為了描述的簡易起見，可在本文中使用諸如「在......之下」、「在......下方」、「下部」、「在......下」、「在......上方」、「上部」以及其類似術語的空間相對術語，以描述如諸圖中所說明的一個部件或特徵相對於另一(其他)部件或特徵的關係。應理解，除了諸圖中所描繪的定向以外，所述空間相對術語意欲亦涵蓋在使用中或操作中的元件的不同定向。舉例而言，若翻轉諸圖中的元件，則描述為在其他部件或特徵「下方」或「之下」或「下」的部件繼而將定向於其他部件或特徵「上方」。因此，例示性術語「在......下方」及「在......下」可涵蓋「在......上方」以及「在......下方」兩種定向。元件可以其他方式定向(旋轉90度或在其他的定向)，且本文中所使用的空間相對描述詞相應地作出解釋。此外，亦應理解，當一層被稱為在兩個層「之間」時，其可為兩個層之間的唯一層或亦可存在一或多個介入層。
本文中所使用的術語僅出於描述特定實施例的目的，且不意欲限制本發明概念。如本文中所使用，單數形式「一個」以 及「該」意欲亦包括複數形式，除非上下文另有清楚指示。應進一步理解，術語「包含」在用於本說明書中時指定所敍述的特徵、整體、步驟、操作、部件及/或組件的存在，但不排除一或多個其他特徵、整體、步驟、操作、部件、組件及/或其群組的存在或添加。如本文中所使用，術語「及/或」包括相關聯的所列出項目中的一或多者的任何以及所有組合。且，術語「例示性」意欲表示實例或說明。
應理解，當一部件或層被稱為在另一部件或層「上」、「連接至」、「耦接至」或「鄰近於」另一部件或層時，所述部件或層可直接在所述另一部件或層上、直接連接至、耦接至或鄰近於所述另一部件或層，或可存在介入部件或層。相比而言，當一部件被稱為「直接」在另一部件或層「上」、「直接連接至」、「直接耦接至」或「緊鄰於」另一部件或層時，不存在介入部件或層。
除非另有定義，否則本文中所使用的所有術語(包括技術以及科學術語)具有與一般熟習本發明概念所屬技術者通常所理解者相同的含義。應進一步理解，術語(諸如，常用字典中所定義的術語)應被解釋為具有與其在相關技術及/或本說明書的情形下的含義一致的含義，且不應以理想化或過度正式的意義來解釋，除非本文中明確地如此定義。
下文中，將快閃記憶體元件用作非揮發性儲存媒體而例示性地描述本發明概念的特徵及功能。然而，本發明概念不限於此。亦即，儲存媒體可由其他非揮發性記憶體元件形成。舉例而言，儲存媒體可由相位變化隨機存取記憶體(phase change random access memory,PRAM)、磁性隨機存取記憶體(magnetic random access memory,MRAM)、電阻式隨機存取記憶體(resistance based random access memory,ReRAM)、鐵電隨機存取記憶體(ferroelectric random access memory,FRAM)、「反或(NOR)」快閃記憶體或其類似者形成。
本發明概念可由不同實施例實施或應用於不同實施例。此外，詳細描述可根據觀點及應用而修改或改變，而不偏離本發明概念的範疇、精神及其他目標。下文中，將參考附圖來描述本發明概念。
圖1為示意性地說明根據本發明概念的實施例的記憶體系統的方塊圖。參看圖1，記憶體系統100可包括記憶體控制器110以及非揮發性記憶體元件120。
記憶體控制器110可回應於主機的請求而控制非揮發性記憶體元件120。記憶體控制器110可在主機與非揮發性記憶體元件120之間提供介面。記憶體控制器110可回應於主機的寫入請求而控制非揮發性記憶體元件120的寫入操作。記憶體控制器110可回應於主機的讀取請求而控制非揮發性記憶體元件120的讀取操作。
記憶體控制器110可驅動快閃轉譯層(flash translation layer)(下文中，稱為FTL)，快閃轉譯層為一種類型的韌體。FTL可在主機的檔案系統與非揮發性記憶體元件120之間提供用於隱藏非揮發性記憶體元件120的抹除操作的介面。FTL可補償非揮發性記憶體元件120的特性缺陷，諸如，寫前抹除(erase-before-write)、抹除單位與寫入單位之間的不匹配等。且，在非揮發性記憶體元件120的寫入操作中，FTL可將由檔案系統 產生的邏輯位址LA映射於非揮發性記憶體元件120的實體位址PN上。記憶體控制器110可包括用於此位址映射的映射表115。
記憶體控制器110可根據由主機進行寫入請求的資料的大小而選擇多個程式化模式中的一者。當經寫入請求的資料的大小小於參考值時，記憶體控制器110可選擇偽程式化模式。當經寫入請求的資料的大小大於參考值時，記憶體控制器110可選擇正常程式化模式。此處，參考值可對應於小於單次程式化模式的程式化單位的資料大小的資料大小。舉例而言，若一個程式化單位對應於3個頁面的資料，則參考值可對應於2個頁面的資料或1個頁面的資料。
當選擇偽程式化模式時，記憶體控制器110可將偽程式化命令PP_CMD發佈至非揮發性記憶體元件120。當選擇正常程式化模式時，記憶體控制器110可將正常程式化命令NP_CMD發佈至非揮發性記憶體元件120，以使得經寫入請求的資料根據程式化單位(例如，對應於三個頁面)得以利用的正常程式化模式而程式化。
非揮發性記憶體元件120可根據記憶體控制器110的控制而執行抹除操作、讀取操作以及寫入操作。非揮發性記憶體元件120可包括多個記憶體區塊BLK1至BLKi(i為2或2以上的整數)。每一記憶體區塊可包括配置成列及行的多個記憶體胞元。每一記憶體胞元可為能夠儲存多個位元的多位準胞元(multi-level cell,MLC)。在非揮發性記憶體元件120中，每一記憶體區塊可為抹除單位。每一記憶體區塊可包括「反及(NAND)」胞元串，其中記憶體胞元在與基板交叉的方向上堆疊。
非揮發性記憶體元件120可回應於偽程式化命令PP_CMD以相對高的速度將輸入資料程式化於經選擇的記憶體胞元處。與偽程式化命令PP_CMD一起提供的寫入資料可高速程式化於經選擇的記憶體胞元處。亦即，在偽程式化模式下，可在不同於正常程式化模式的偏壓條件的偏壓條件下執行程式化操作。舉例而言，偽程式化模式下的程式化迴圈數目、開始程式化電壓、遞增步級脈衝程式化(incremental step pulse programming,ISPP)方案的步級電壓的位準等可與正常程式化模式下的不同。
根據本發明概念的實施例，可以隨機型樣所寫入請求的相對小的大小的資料(例如，中繼資料(metadata))來對非揮發性記憶體胞元進行程式化。針對單次程式化，可對待儲存於非揮發性記憶體胞元處的資料進行程式化，而不設定程式化單位。在此狀況下，可將突然斷電的情形下的資料損失減至最少。此外，可根據經寫入請求的資料的相對重要性及屬性而決定是否執行偽程式化模式。
圖2為用於描述圖1的控制器的程式化模式決定方法的參考圖。參看圖2，記憶體控制器110可基於經寫入請求的資料的大小來決定非揮發性記憶體元件120的程式化模式。
若經寫入請求的資料「寫入資料1」的大小小於參考大小，則記憶體控制器可選擇偽程式化模式。若經寫入請求的資料「寫入資料2」的大小大於參考大小，則記憶體控制器可選擇正常程式化模式。
在圖2中，說明根據經寫入請求的資料的大小而決定經寫入請求的資料的程式化模式的實例。然而，本發明概念不限於 此。舉例而言，如上文所暗示，可基於寫入資料的相對重要性、屬性及/或輸入型樣而決定程式化模式。舉例而言，即使資料的大小較小，仍可根據正常程式化模式來對不需要快速程式化的低重要性的資料進行程式化。
圖3為示意性地說明根據本發明概念的實施例的非揮發性記憶體元件的方塊圖。參看圖3，非揮發性記憶體元件100可包括胞元陣列121、列解碼器122、頁面緩衝器123、輸入/輸出緩衝器124、控制邏輯125以及電壓產生器126。
胞元陣列121可經由字元線以及選擇線而連接至列解碼器。胞元陣列121可經由位元線BL0至BLn-1而連接至頁面緩衝器123。胞元陣列121可包括多個「反及」胞元串，所述「反及」胞元串中的每一者在垂直方向或水平方向上形成通道。胞元陣列121的字元線可在垂直方向上堆疊。特定言之，在胞元串形成於垂直方向上的非揮發性記憶體元件中，記憶體胞元可使用多個位元在程式化循環內程式化的單次程式化模式來程式化。在此狀況下，指示儲存了多位元資料的旗標胞元可為不必要的。
列解碼器122可回應於位址ADD而選擇記憶體區塊中的一者。列解碼器122可選擇經選擇的記憶體區塊的字元線中的一者。列解碼器122可向經選擇的字元線提供來自電壓產生器126的電壓。在程式化操作中，列解碼器122可將程式化或驗證電壓傳送至經選擇的字元線，且將通過電壓傳送至未經選擇的字元線。
在程式化操作中，頁面緩衝器123可向胞元陣列121的位元線BL0至BLn-1提供對應於待程式化的資料的位元線電壓。在讀取操作中，頁面緩衝器123可經由位元線BL0至BLn-1而感 測並鎖存儲存於經選擇的記憶體胞元處的資料。頁面緩衝器123可將經鎖存的資料傳送至輸入/輸出緩衝器124。
在程式化操作中，輸入/輸出緩衝器124可將寫入資料傳送至頁面緩衝器123。在讀取操作中，輸入/輸出緩衝器124可將自頁面緩衝器123提供的讀取資料輸出至外部元件。輸入/輸出緩衝器124可將輸入位址或命令提供至控制邏輯125或列解碼器122。
控制邏輯125可回應於經由輸入/輸出緩衝器124而傳送的命令CMD及位址ADD而控制頁面緩衝器123以及電壓產生器126。控制邏輯125可回應於程式化命令而控制電壓產生器126以根據不同模式而產生偏壓。舉例而言，回應於偽程式化命令PP_CMD，控制邏輯125可控制電壓產生器126產生待提供至經選擇的字元線的粗略程式化電壓。回應於正常程式化命令NP_CMD，控制邏輯125可控制電壓產生器126產生精細程式化電壓。
電壓產生器126可受控制邏輯125控制，且可產生待提供至字元線的字元線電壓、待供應至形成記憶體胞元的塊體(bulk)的電壓等。字元線電壓可包括程式化電壓、通過電壓、選擇及非選擇電壓等。電壓產生器126可回應於控制邏輯125的控制而產生粗略程式化電壓以及精細程式化電壓。
粗略程式化電壓可為具有相對高的開始位準的程式化電壓或程式化脈衝之間的步級電壓大的遞增步級脈衝程式化(ISPP)電壓。或者，粗略程式化電壓可為經判定以使得使用相對少的數目的程式化迴圈的程式化電壓。亦即，粗略程式化電壓可為經判 定以使得程式化驗證脈衝的數目減少的電壓。另一方面，精細程式化電壓可為用於最佳地形成經選擇的記憶體胞元的分佈的ISPP電壓。此外，關於所有程式化狀態的驗證電壓脈衝可包括於精細程式化電壓中。
非揮發性記憶體元件120可根據記憶體控制器110的程式化命令而產生不同程式化電壓。亦即，回應於偽程式化命令PP_CMD，非揮發性記憶體元件120可高速地將寫入資料程式化於經選擇的記憶體單元處。可經由偽程式化操作而高速地以小大小(small size)的資料對經選擇的記憶體單元進行程式化。
圖4為用於描述根據本發明概念的實施例的單次程式化操作的參考圖。參看圖4，(I)可展示程式化之前的記憶體胞元的臨限電壓狀態，且(II)可展示分別對應於單次程式化之後的程式化狀態的記憶體胞元的臨限電壓狀態。
參看圖4的上部(I)，未程式化的所有記憶體胞元可具有對應於抹除狀態E0的臨限電壓。經由抹除操作，經選擇的記憶體胞元可具有對應於抹除狀態E0的臨限電壓。若接收到經選擇的記憶體胞元能夠儲存的最大大小的資料，則可執行單次程式化操作。
單次程式化操作可為經由程式化循環而對待儲存於多位元胞元處的多位元資料進行程式化的程式化操作。亦即，在2位元多位準胞元的狀況下，可經由單次程式化操作而在程式化循環期間對2位元資料進行程式化。一個程式化循環可由多個增大的程式化脈衝以及各別程式化脈衝之後分別對應於目標狀態Q1、Q2及Q3的驗證電壓形成。亦即，單次程式化操作可與1位元資料在程式化循環期間儲存於多位準胞元處的陰影程式化操作區分開。
單次程式化技術可適用於字元線之間的干擾(例如，程式化擾動)不成問題的垂直非揮發性記憶體元件。在本發明概念的多位準胞元程式化模式中，回應於正常程式化命令NP_CMD而執行的非揮發性記憶體元件120的程式化模式可為單次程式化模式。
圖5為用於描述根據本發明概念的實施例的偽程式化方法的參考圖。在圖5的實例中，本發明概念的非揮發性記憶體元件可以字元線為單位來程式化，且每一非揮發性記憶體胞元可儲存2位元資料。
假設經由單次程式化操作以2位元資料來對與字元線WL0至WL1連接的記憶體胞元進行程式化。在此假設下，經由單次程式化操作，與字元線WL0至WL1連接的記憶體胞元中的每一者可具有對應於四個臨限電壓狀態E0、Q1、Q2及Q3中的一者的臨限電壓。在根據記憶體控制器110的判斷經由偽程式化操作而對輸入資料進行程式化的情形下，可高速地將1位元資料程式化於與字元線WL2連接的每一記憶體胞元處。
當根據偽程式化操作而對與字元線WL2連接的記憶體胞元進行程式化時，控制邏輯125(參看圖3)可控制電壓產生器126(參看圖3)產生位準不同於正常程式化操作中的位準的電壓。電壓產生器126可向與字元線WL2連接的記憶體胞元提供用於能夠執行高速程式化操作的偽程式化操作的字元線電壓。根據偽程式化操作，可相對粗略地控制電壓。此情形的原因可為目標臨限電壓PS1介於讀取電壓R1與R3之間。舉例而言，在偽程式化操作中提供的程式化脈衝可經判定以使得程式化迴圈的數目相對少或 開始程式化電壓相對高。偽程式化操作可僅需要對應於目標臨限電壓PS1的驗證脈衝。因此，偽程式化操作中的驗證脈衝的數目可小於正常程式化操作中的驗證脈衝的數目。此可意謂偽程式化操作的速度顯著快於正常程式化操作的速度。
可使用讀取電壓R1及R3而讀取根據偽程式化操作而程式化的記憶體胞元以讀取最高有效位元(most significant bit,MSB)頁面。因為自映射表115計劃(map out)儲存於與字元線WL2連接的記憶體胞元處的最低有效位元(least significant bit,LSB)頁面，所以可將由讀取電壓R1及R3讀取的資料作為有效資料輸出。因此，可藉由MSB頁面讀取操作來感測經由偽程式化操作而程式化的記憶體胞元。
可藉由使用讀取操作R1來執行感測操作且使用讀取操作R2來執行感測操作，而讀取儲存於與字元線WL2連接的記憶體胞元處的MSB頁面。最終，可使用讀取電壓R1來讀取經由偽程式化操作而寫入的資料。
圖6為用於描述根據本發明概念的實施例的記憶體控制器的操作的參考流程圖。在此實施例的實例中，記憶體控制器110可回應於主機的寫入請求而選擇偽程式化操作或正常程式化操作。
在操作S110中，若請求寫入操作，則記憶體控制器110可接收經寫入請求的資料。此處，寫入操作可由主機請求。然而，本發明概念不限於此。舉例而言，與相對小的大小的資料相關聯的寫入操作可由記憶體控制器110的內部操作請求。
在操作S120中，記憶體控制器110可判定經寫入請求的 資料的大小是否小於參考大小。若經寫入請求的資料的大小小於參考大小，則所述方法可進行至操作S130。若經寫入請求的資料的大小等於或大於參考大小，則所述方法可進行至操作S140。
在操作S130中，記憶體控制器110可根據偽程式化操作而將經寫入請求的資料程式化於非揮發性記憶體元件120處。亦即，記憶體控制器110可發佈獨立命令序列以將經寫入請求的資料程式化於非揮發性記憶體元件120的經選擇的區域處。回應於偽程式化命令PP_CMD，非揮發性記憶體元件120可使用不同於正常程式化操作的偏壓條件的偏壓條件而執行高速程式化操作。接著，記憶體控制器110可將經選擇的記憶體單元的頁面位址中由於偽程式化操作而計劃的一或多個位址記錄於映射表115處。
在操作S140中，記憶體控制器110可根據正常程式化操作而對經寫入請求的資料進行程式化。記憶體控制器110可將正常程式化命令NP_CMD發佈至非揮發性記憶體元件120以將經寫入請求的資料程式化於經選擇的記憶體單元處。回應於正常程式化命令NP_CMD，非揮發性記憶體元件120可經由單次程式化操作而對經選擇的記憶體單元進行程式化。亦即，在程式化循環期間，可以多個頁面的資料來對經選擇的記憶體單元(亦即，與字元線連接的記憶體胞元)進行程式化。
本文所述的是基於資料大小來判定關於經寫入請求的資料的程式化模式的實例。然而，本發明概念不限於此。舉例而言，資料的輸入型樣及/或屬性及/或相對重要性可用作用於判定上述程式化模式的參考。
圖7為用於描述記憶體控制器執行參考圖6而描述的偽 程式化操作的操作的參考流程圖。此處，如下文將描述，記憶體控制器110可使用映射表115而映射偽程式化操作的位址。
在操作S132中，隨著判定了偽程式化操作，記憶體控制器110可選擇將儲存寫入資料的記憶體單元。可根據字元線的位置而依序對非揮發性記憶體元件120的記憶體單元進行程式化。然而，在判定了偽程式化操作的情形下，可使與字元線連接的記憶體胞元的頁面區域(例如，MSB頁面及LSB頁面)中的至少一者無效。
在操作S134中，記憶體控制器可將偽程式化命令PP_CMD及資料發送至非揮發性記憶體元件120。回應於偽程式化命令PP_CMD，非揮發性記憶體元件120可產生用於對經選擇的記憶體單元進行的偽程式化操作的程式化電壓或驗證電壓。非揮發性記憶體元件120可使用所產生的電壓來高速地對經選擇的記憶體單元進行程式化。
在操作S136中，記憶體控制器110可根據偽程式化操作而更新映射表115。可由於偽程式化操作而計劃經選擇的記憶體單元的頁面區域的一部分。所計劃的頁面區域可用於讀取操作中以阻斷讀取操作或使讀取資料無效。
圖8A及圖8B為示意性地說明根據本發明概念的實施例的偽程式化操作的命令序列的實例的時序圖。參看圖8A，可將新命令集分配給對應於偽程式化命令PP_CMD的命令序列。在命令鎖存啟用信號CLE的高位準間隔期間，非揮發性記憶體元件120(參看圖3)可接收引導對輸入資料Din進行的偽程式化操作的第一命令集131。在位址鎖存啟用信號ALE的高位準間隔期間，非 揮發性記憶體元件120可接收行位址CA以及列位址RA以用於偽程式化操作。行位址CA以及列位址RA可在位址輸入循環期間提供至非揮發性記憶體元件120。
在接收到位址後，可接收經寫入請求的資料Din。可與寫入啟用信號/WE(未圖示)同步而接收寫入資料Din。在接收到寫入資料Din後，可在命令鎖存啟用信號CLE的高位準間隔期間接收引導程式化確認的第二命令集133。回應於第二命令集133，非揮發性記憶體元件120可根據偽程式化模式而將寫入資料Din程式化於經選擇的記憶體胞元處。經由偽程式化操作而將資料程式化於經選擇的記憶體胞元處所花費的時間可為對應於就緒/忙碌信號RnB的低間隔的程式化時間tPROG。對應於偽程式化模式的程式化時間可比對應於正常程式化模式的程式化時間相對短。
此處，對應於引導偽程式化操作的命令集CS1及CS2中的一者的程式碼或對應於命令集CS1及CS2的程式碼可不同於正常程式化操作的程式碼。
參看圖8B，在命令鎖存啟用信號CLE的高位準間隔期間，非揮發性記憶體元件120可接收命令集80h及10h。在位址鎖存啟用信號ALE的高位準間隔期間，非揮發性記憶體元件120可接收行位址CA以及列位址RA'以用於偽程式化操作。亦即，可經由位址集RA'而非命令集的改變來控制非揮發性記憶體元件120以用於偽程式化操作。
圖9為示意性地說明圖1的映射表的實例的表。參看圖9，記憶體控制器110可判定針對偽程式化操作而選擇的記憶體胞元的頁面位址。舉例而言，在針對偽程式化操作而選擇與字元線 WL2連接的記憶體胞元的情形下，記憶體控制器110可計劃與字元線WL2連接的記憶體胞元的LSB頁面(「第1頁面」)。此處，計劃操作可為用於分派分配給經選擇的記憶體胞元的頁面區域中未儲存資料的頁面區域的操作。舉例而言，在針對偽程式化操作而選擇連接至字元線WL2的記憶體胞元的情形下，記憶體控制器110可僅映射儲存資料的MSB頁面(例如，「第2頁面」)。亦即，如圖5的表所說明，第五頁面可映射於與字元線WL2連接的記憶體胞元的MSB頁面(例如，「第2頁面」)上。因此，可藉由對與字元線WL2連接的記憶體胞元執行MSB頁面(「第2頁面」)讀取操作而讀出經偽程式化的資料。
圖10A至圖10D為用於描述根據本發明概念的實施例的偽程式化方法的實例的參考圖。圖10A展示施加至正常程式化操作中所選擇的記憶體胞元的字元線電壓。圖10B至圖10D展示施加至偽程式化操作中所選擇的記憶體胞元的字元線的電壓。假設經選擇的記憶體胞元為2位元多位準胞元。在此狀況下，記憶體胞元的臨限電壓可在單次程式化操作中改變為對應於抹除狀態E0以及三個目標狀態Q1至Q3中的一者。
參看圖10A，可將施加至正常程式化操作中所選擇的記憶體胞元的程式化電壓作為位準根據迴圈的數目的增大而增大的脈衝來提供。亦即，程式化電壓可符合遞增步級脈衝程式化(ISPP)方案。根據ISPP方案，以增量△V1依序增大的一系列脈衝可施加至經選擇的記憶體胞元的字元線。可在程式化電壓脈衝Vpgm1至VpgmM中的每一者之後施加分別對應於目標狀態Q1、Q2及Q3的驗證電壓Vfy1、Vfy2及Vfy3。可施加程式化電壓脈衝以及驗 證電壓直至達到最大迴圈數目(LoopM)為止。
圖10B展示施加至本發明概念的實施例的偽程式化操作中所選擇的字元線的電壓，參看圖10B，位準根據迴圈的數目的增大而以增量△V1增大的程式化電壓脈衝VpgmM(M為等於或大於3的整數)以及具有固定值的驗證電壓脈衝Vfy1可在偽程式化操作中的每一迴圈施加至經選擇的記憶體胞元。偽程式化操作中的程式化電壓Vpgm的增量V1的位準可與參看圖10A而描述的正常程式化操作中的增量的位準相等，而開始程式化電壓可設定為程式化電壓Vpgm3。因此，總程式化迴圈數目可減少。此外，可在每一程式化迴圈施加用於驗證目標狀態P1的驗證電壓脈衝Vfy1。可施加程式化電壓脈衝以及驗證電壓脈衝直至達到最大迴圈數目(LoopM)為止。
此處，驗證電壓Vfy1可為用於在正常程式化操作中驗證程式化狀態Q1的電壓。然而，驗證電壓Vfy1可設定為低於或高於用於驗證程式化狀態Q1的驗證電壓，以便改良程式化速度。
圖10C在開始程式化電壓相同的假設下展示偽程式化操作中的程式化電壓脈衝VpgmN(1 N M)的脈衝持續時間的實例，參看圖10C，目標狀態可存在於偽程式化操作中，以使得用於程式化驗證的時間縮短。因此，程式化電壓脈衝的持續時間可自△T1縮短至△T2(其中△T1<△T2)。
圖10D展示偽程式化操作中所提供的字元線電壓的另一實例，參看圖10D，偽程式化操作中的增量△V2的位準可高於正常程式化操作中的增量△V1的位準。偽程式化操作中的程式化電壓脈衝VpgmN之間的持續時間△T2可短於正常程式化操作中的 △T1。在此狀況下，與圖10A至圖10C相比，可顯著改良程式化速度。
參看圖10A至圖10D，以實例方式來描述偽程式化操作中所提供的程式化電壓以及驗證電壓。然而，本發明概念不限於此等特定實例，且可進行關於字元線電壓的各種修改及改變。
圖11為用於描述對經由偽程式化操作而程式化的記憶體胞元進行讀取的方法的實例的參考時序圖。參看圖11，可提供所分派的列位址RA(P)以讀取根據偽程式化命令PP_CMD而程式化的記憶體胞元。如參看圖5所描述，在2位元多位準胞元的狀況下，記憶體控制器110可參考映射表115(參看圖1)而忽略所計劃的邏輯頁面區域。記憶體控制器110可向非揮發性記憶體元件提供讀取命令序列，所述讀取命令序列包括關於經由偽程式化操作而寫入於記憶體胞元處的資料的列位址RA(P)。
在命令鎖存啟用信號CLE的高位準間隔期間，記憶體控制器110可將命令集00h發佈至非揮發性記憶體元件120(參看圖1)以讀取經偽程式化的資料。在位址鎖存啟用信號ALE的高位準間隔期間，記憶體控制器110可向非揮發性記憶體元件120提供行位址CA以及列位址(RA(P))140。可如上所述基於所計劃的頁面位址而判定列位址140。在提供位址後，記憶體控制器110可在命令鎖存啟用信號CLE的高位準間隔期間將命令集30h發佈至非揮發性記憶體元件120。
回應於命令的輸入，非揮發性記憶體元件120可在讀取時間tR期間感測並鎖存資料。非揮發性記憶體元件120可基於列位址(RA(P))140來執行MSB頁面讀取操作。在根據偽程式化 模式而對M位元多位準胞元(M為3或3以上的整數)的情形下，列位址(RA(P))140可為對應於多個邏輯頁面中的一個或兩個邏輯頁面的位址。
若輸出資料已就緒，則非揮發性記憶體元件120可將就緒/忙碌信號RnB設定為高位準以通知記憶體控制器110輸出資料已就緒。記憶體控制器110可參考就緒/忙碌信號RnB的高位準而自非揮發性記憶體元件120擷取資料Dout。
圖12A及圖12B為用於描述關於3位元多位準胞元的偽程式化方法的實例的參考圖。圖12A展示當1位元資料在偽程式化操作中程式化於經選擇的記憶體胞元中的每一者處時的臨限電壓分佈。特定言之，針對偽程式化，可將三個邏輯頁面區域中的第一頁面區域(「第1頁面」)分派給記憶體單元，且可在映射表115(參看圖1)處計劃剩餘邏輯頁面區域(「第2頁面」以及「第3頁面」)。
參看圖12A，1位元資料可在偽程式化操作中程式化於經選擇的記憶體胞元中的每一者處。3位元資料可使用單次程式化模式經由正常程式化操作而儲存於經選擇的記憶體胞元處。在正常程式化操作的狀況下，經程式化的記憶體胞元可具有抹除狀態E0以及程式化狀態P1至P7中的一者。
若經由偽程式化操作而高速地程式化，則經選擇的記憶體胞元可具有抹除狀態E0以及偽程式化狀態PS1中的一者。在圖12A中，說明記憶體胞元經由高速偽程式化操作而程式化以具有偽程式化狀態PS1的實例。然而，本發明概念不限於此。因為偽程式化狀態PS1具有廣電壓窗口(wide voltage window)且對應於 低臨限電壓，所以偽程式化狀態PS1可就操作速度而言是有利的。
在讀取操作中，可經由第一頁面讀取操作來讀取根據偽程式化操作而程式化的記憶體胞元。舉例而言，可僅經由第一頁面讀取操作來讀取經偽程式化的記憶體胞元，在第一頁面讀取操作中，使用讀取電壓R1及R5來讀取經選擇的記憶體胞元。更詳細言之，可使用讀取電壓R1來判定經選擇的記憶體胞元具有抹除狀態E0抑或偽程式化狀態PS1。
在讀取操作中，記憶體控制器110可提供關於經選擇的記憶體胞元的三個邏輯頁面區域中的第一頁面區域(「第1頁面」)的位址。非揮發性記憶體元件120可依序產生用於感測經選擇的記憶體胞元的第一頁面區域(「第1頁面」)的讀取電壓R1及R5，且將其提供至與經選擇的記憶體胞元連接的字元線。可使用讀取電壓R1及R5來判定經選擇的記憶體胞元為開啟胞元(on-cell)抑或關斷胞元(off-cell)，且可將判定結果儲存於特定鎖存器處。接著，非揮發性記憶體元件120可將使用讀取電壓R1而感測的資料作為經偽程式化的資料而輸出。
圖12B展示在對3位元多位準胞元進行的偽程式化操作中的記憶體控制器110的映射表115的實例，參看圖12B，記憶體控制器110可對與字元線WL2連接的記憶體胞元執行偽程式化操作，且接著更新映射表115。此時，記憶體控制器110可計劃與字元線WL2連接的記憶體胞元的第二頁面區域(「第2頁面」)以及第三頁面區域(「第3頁面」)。在針對偽程式化操作而選擇與字元線WL2連接的記憶體胞元的情形下，記憶體控制器110可映射實際儲存資料的第一頁面區域(「第1頁面」)。亦即，與字元線WL2 連接的記憶體胞元的第一頁面區域(「第1頁面」)可映射於對應於自主機輸入的邏輯位址的非揮發性記憶體元件120的第七頁面上。因此，可經由對與字元線WL2連接的記憶體胞元進行的第一頁面讀取操作而讀取經偽程式化的資料。
圖13A及圖13B為用於描述關於3位元多位準胞元的偽程式化方法的另一實例的參考圖。圖13A展示當1位元資料在偽程式化操作中程式化於經選擇的記憶體胞元中的每一者處時的臨限電壓分佈。特定言之，針對偽程式化，可將三個邏輯頁面區域中的第三頁面區域(「第3頁面」)分派給記憶體單元，且可在映射表115(參看圖1)處計劃剩餘邏輯頁面區域「第1頁面」以及「第2頁面」。
參看圖13A，1位元資料可在偽程式化操作中程式化於經選擇的記憶體胞元中的每一者處。若經由偽程式化操作而高速地程式化，則經選擇的記憶體胞元可具有抹除狀態E0以及偽程式化狀態PS1中的一者。圖13A中的偽程式化狀態PS1的臨限電壓位準可高於圖12A中的臨限電壓位準。因此，圖13A的偽程式化操作中所使用的驗證電壓的位準可高於圖12A的偽程式化操作中所使用的驗證電壓的位準。因此，程式化速度可低於先前參看圖12A所述的偽程式化操作的程式化速度。
在讀取操作中，可經由第三頁面讀取操作來讀取根據偽程式化操作而程式化的記憶體胞元。舉例而言，可僅經由第三頁面讀取操作來讀取經偽程式化的記憶體胞元，在第三頁面讀取操作中，使用讀取電壓R3及R7來讀取經選擇的記憶體胞元。更詳細言之，可使用讀取電壓R3來判定經選擇的記憶體胞元具有抹除 狀態E0抑或偽程式化狀態PS1。
在讀取操作中，記憶體控制器110可提供關於經選擇的記憶體胞元的三個邏輯頁面區域中的第三頁面區域(「第3頁面」)的位址。非揮發性記憶體元件120可依序產生用於感測經選擇的記憶體胞元的第三頁面區域(「第3頁面」)的讀取電壓R3及R7，且將其提供至與經選擇的記憶體胞元連接的字元線。可使用讀取電壓R3及R7來判定經選擇的記憶體胞元為開啟胞元(on-cell)抑或關斷胞元(off-cell)，且可將判定結果儲存於特定鎖存器處。接著，非揮發性記憶體元件120可將使用讀取電壓R3而感測的資料作為經偽程式化的資料而輸出。
圖13B展示在對3位元多位準胞元進行的偽程式化操作中的記憶體控制器110的映射表115的實例，參看圖13B，記憶體控制器110可對與字元線WL2連接的記憶體胞元執行偽程式化操作，且接著更新映射表115。此時，記憶體控制器110可計劃與字元線WL2連接的記憶體胞元的第一頁面區域(「第1頁面」)以及第二頁面區域(「第2頁面」)。在針對偽程式化操作而選擇與字元線WL2連接的記憶體胞元的情形下，記憶體控制器110可映射實際儲存資料的第三頁面區域(「第3頁面」)。亦即，與字元線WL2連接的記憶體胞元的第三頁面區域(「第3頁面」)可映射於對應於自主機輸入的邏輯位址的非揮發性記憶體元件120的第七頁面上。因此，可經由對與字元線WL2連接的記憶體胞元進行的第三頁面讀取操作而讀取經偽程式化的資料。
圖14A及圖14B為用於描述關於3位元多位準胞元的偽程式化方法的又一實例的參考圖。圖14A展示當2位元資料在偽 程式化操作中程式化於經選擇的記憶體胞元中的每一者處時的臨限電壓分佈。特定言之，針對偽程式化，可將三個邏輯頁面區域中的第一頁面區域(「第1頁面」)以及第三頁面區域(「第3頁面」)分派給記憶體單元，且可在映射表115(參看圖1)處計劃第二頁面區域(「第2頁面」)。
參看圖14A，2位元資料可在偽程式化操作中程式化於經選擇的記憶體胞元中的每一者處。3位元資料可使用單次程式化模式經由正常程式化操作而儲存於經選擇的記憶體胞元處。然而，在偽程式化操作的狀況下，記憶體胞元可程式化為具有抹除狀態E0，或多個偽程式化狀態PS1至PS3中的一者。亦即，針對偽程式化操作，可選擇經選擇的記憶體胞元的第一頁面區域「第1頁面」以及第三頁面區域「第3頁面」。
在讀取操作中，可經由第一頁面讀取操作或第三頁面讀取操作來讀取根據偽程式化操作而程式化的記憶體胞元。舉例而言，記憶體控制器110可提供圖11所說明的讀取命令以讀取第一頁面區域的經偽程式化的資料。此時，記憶體控制器110可提供對應於第一頁面區域以及第三頁面區域(「第1頁面」以及「第3頁面」)的列位址。非揮發性記憶體元件120可使用讀取電壓R1、R3、R5及R7來讀取經選擇的記憶體胞元。非揮發性記憶體元件120可輸出經由讀取操作而感測的兩個頁面的資料。
或者，記憶體控制器110可輸出對應於經選擇的記憶體胞元的第一頁面區域(「第1頁面」)的列位址。在此狀況下，非揮發性記憶體元件120可使用讀取電壓R1、R3、R5及R7來讀取經選擇的記憶體胞元，且可輸出使用讀取電壓R1、R3、R5及R7 而讀取的資料中對應於第一頁面區域(「第1頁面」)的資料。在第三頁面讀取操作中，可按照與第一頁面讀取操作中的模式相同的模式來感測經選擇的記憶體胞元。在此狀況下，所鎖存的兩個頁面的資料中可存在對應於經讀取請求的第三頁面區域(「第3頁面」)的輸出資料。
圖14B展示在對3位元多位準胞元進行的偽程式化操作中的記憶體控制器110的映射表115的實例，參看圖14B，記憶體控制器110可對與字元線WL2連接的記憶體胞元執行偽程式化操作，且接著更新映射表115。此時，記憶體控制器110可計劃與字元線WL2連接的記憶體胞元的第二頁面區域(「第2頁面」)。在針對偽程式化操作而選擇與字元線WL2連接的記憶體胞元的情形下，記憶體控制器110可映射實際儲存資料的第一頁面區域以及第三頁面區域(「第1頁面」以及「第3頁面」)。亦即，與字元線WL2連接的記憶體胞元的第一頁面區域「第1頁面」以及第三頁面區域「第3頁面」可映射於對應於自主機輸入的邏輯位址的非揮發性記憶體元件120的實體位址上。因此，可經由對與字元線WL2連接的記憶體胞元的兩個頁面區域(例如，「第1頁面」以及「第3頁面」)進行的讀取而讀取經偽程式化的資料。
圖15A及圖15B為用於描述關於4位元多位準胞元的偽程式化方法的實例的參考圖。圖15A展示當1位元資料在偽程式化操作中程式化於經選擇的記憶體胞元中的每一者處時的臨限電壓分佈。特定言之，針對偽程式化，可將四個邏輯頁面區域中的第一頁面區域(「第1頁面」)分派給記憶體單元，且可在映射表115(參看圖1)處計劃剩餘邏輯頁面區域(「第2頁面」至「第4 頁面」)。
參看圖15A，1位元資料可在偽程式化操作中程式化於經選擇的記憶體胞元中的每一者處。4位元資料可使用單次程式化模式經由正常程式化操作而儲存於經選擇的記憶體胞元處。在正常程式化操作的狀況下，經程式化的記憶體胞元可具有抹除狀態E0以及程式化狀態P1至P15中的一者。
在讀取操作中，可使用四個讀取電壓R4、R10、R12及R14以讀取第一頁面區域(「第1頁面」)，且可使用四個讀取電壓R3、R5、R9及R15以讀取第二頁面區域(「第2頁面」)。可使用四個讀取電壓R1、R6、R8及R11來讀取第三頁面區域(「第3頁面」)，且可使用三個讀取電壓R2、R7及R13來讀取第四頁面區域(「第4頁面」)。在讀取操作中，可將此等讀取電壓依序施加至經選擇的記憶體胞元，且可將對應於每一頁面的讀取資料儲存於所分派的鎖存器處。
在邏輯「第2頁面」、「第3頁面」以及「第4頁面」由偽程式化操作排除的情形下，可使用四個讀取電壓R4、R10、R12及R14以讀取第一頁面區域(「第1頁面」)。可經由第一頁面讀取操作來讀取經偽程式化的資料，在第一頁面讀取操作中，使用讀取電壓R4、R10、R12及R14來讀取經選擇的記憶體胞元。更詳細言之，可使用讀取電壓R4來判定經選擇的記憶體胞元具有抹除狀態E0抑或偽程式化狀態PS1。
在讀取操作中，記憶體控制器110可提供對應於經選擇的記憶體胞元的四個邏輯頁面區域中的第一頁面區域(「第1頁面」)的位址。非揮發性記憶體元件120可依序產生用於感測經選 擇的記憶體胞元的第一頁面區域(「第1頁面」)的讀取電壓R4、R10、R12及R14，且將其提供至與經選擇的記憶體胞元連接的字元線。可使用讀取電壓R4、R10、R12及R14來判定經選擇的記憶體胞元為開啟胞元抑或關斷胞元，且可將判定結果儲存於特定鎖存器處。接著，非揮發性記憶體元件120可將使用讀取電壓R4而感測的資料作為經偽程式化的資料而輸出。
圖15B展示在對4位元多位準胞元進行的偽程式化操作中的記憶體控制器110的映射表115，參看圖15B，記憶體控制器110可對與字元線WL2連接的記憶體胞元執行偽程式化操作，且接著更新映射表115。此時，記憶體控制器110可計劃與字元線WL2連接的記憶體胞元的第二頁面區域、第三頁面區域以及第四頁面區域(「第2頁面」、「第3頁面」以及「第4頁面」)。在針對偽程式化操作而選擇與字元線WL2連接的記憶體胞元的情形下，記憶體控制器110可映射實際儲存資料的第一頁面區域(「第1頁面」)。亦即，與字元線WL2連接的記憶體胞元的第一頁面區域(「第1頁面」)可映射於對應於自主機輸入的邏輯位址的非揮發性記憶體元件120的第九頁面上。因此，可經由對與字元線WL2連接的記憶體胞元進行的第一頁面讀取操作而讀取經偽程式化的資料。
圖16A及圖16B為用於描述關於4位元多位準胞元的偽程式化方法的另一實例的參考圖。圖16A展示當2位元資料在偽程式化操作中程式化於經選擇的記憶體胞元中的每一者處時的臨限電壓分佈。特定言之，針對偽程式化，可將四個邏輯頁面區域中的第三頁面區域以及第四頁面區域(「第3頁面」以及「第4頁面」)分派給記憶體單元，且可在映射表115(參看圖1)處計劃 剩餘邏輯頁面區域(「第1頁面」以及「第2頁面」)。
參看圖16A，1位元資料可在偽程式化操作中程式化於經選擇的記憶體胞元中的每一者處。4位元資料可使用單次程式化模式經由正常程式化操作而儲存於經選擇的記憶體胞元處。然而，記憶體胞元可經由偽程式化操作而程式化為具有抹除狀態E0，或多個偽程式化狀態PS1至PS3中的一者。亦即，針對偽程式化操作，可選擇經選擇的記憶體胞元的第三頁面區域以及第四頁面區域(「第3頁面」以及「第4頁面」)。
在讀取操作中，可經由第三頁面讀取操作或第四頁面讀取操作來讀取根據偽程式化操作而程式化的記憶體胞元。舉例而言，記憶體控制器110可提供圖11所說明的讀取命令以讀取第三頁面區域的經偽程式化的資料。此時，記憶體控制器110可提供對應於第三頁面區域(「第3頁面」)的列位址。非揮發性記憶體元件120可使用讀取電壓集(R1、R6、R8、R11)及(R2、R7、R13)來讀取經選擇的記憶體胞元。非揮發性記憶體元件120可輸出經由讀取操作而感測的兩個頁面的資料中對應於第三頁面區域的資料。
在第四頁面讀取操作中，可按照與第三頁面讀取操作中的模式相同的模式來感測經選擇的記憶體胞元。在此狀況下，所鎖存的兩個頁面的資料中可存在對應於經讀取請求的第四頁面區域「第4頁面」的輸出資料。
圖16B展示在對4位元多位準胞元進行的偽程式化操作中的記憶體控制器110的映射表115的實例，參看圖16B，記憶體控制器110可對與字元線WL2連接的記憶體胞元執行偽程式化操 作，且接著更新映射表115。此時，記憶體控制器110可計劃與字元線WL2連接的記憶體胞元的第一頁面區域以及第二頁面區域(「第1頁面」以及「第2頁面」)。在針對偽程式化操作而選擇與字元線WL2連接的記憶體胞元的情形下，記憶體控制器110可映射實際儲存資料的第三頁面區域以及第四頁面區域(「第3頁面」以及「第4頁面」)。亦即，與字元線WL2連接的記憶體胞元的第三頁面區域以及第四頁面區域(「第3頁面」以及「第4頁面」)可映射於對應於自主機輸入的邏輯位址的非揮發性記憶體元件120的實體位址上。因此，可經由對與字元線WL2連接的記憶體胞元的兩個頁面區域(例如，「第3頁面」以及「第4頁面」)進行的讀取而讀取經偽程式化的資料。
參看附圖來描述各種偽程式化方法。在3位元MLC及4位元MLC中，可針對偽程式化操作而分配至少一個或多個頁面區域。然而，本發明概念不限於此。雖然上文未描述，但分配邏輯頁面區域的模式適用於偽程式化操作。在此狀況下，分配給偽程式化操作中所選擇的記憶體胞元的頁面的數目可比對應於最大儲存容量的數目少一個。
圖17為用於描述根據本發明概念的實施例的記憶體系統的操作的參考圖。
主機可將寫入請求傳送至記憶體控制器110。回應於寫入請求，記憶體控制器110可比較寫入資料的大小與參考大小。若寫入資料的大小等於或大於參考大小，則記憶體控制器110可將正常程式化命令NP_CMD發佈至非揮發性記憶體元件120。若寫入資料的大小小於參考大小，則記憶體控制器110可將偽程式化 命令PP_CMD發佈至非揮發性記憶體元件120，以使得資料根據偽程式化操作而程式化。
在提供程式化命令後，記憶體控制器110可更新映射表115。在正常程式化操作的狀況下，經選擇的記憶體胞元的所有頁面可為有效的。另一方面，在偽程式化操作的狀況下，可在映射表115處計劃經選擇的記憶體胞元的頁面的一部分。
回應於正常程式化命令NP_CMD以及偽程式化命令PP_CMD中的一者，非揮發性記憶體元件120可對經選擇的記憶體胞元進行程式化。舉例而言，回應於正常程式化命令，非揮發性記憶體元件120可根據單次程式化模式而對分配給經選擇的記憶體胞元的所有頁面進行程式化。另一方面，回應於偽程式化命令，非揮發性記憶體元件120可對分配給經選擇的記憶體胞元的頁面的一部分(例如，MSB頁面)進行程式化。若完成寫入資料的程式化，則非揮發性記憶體元件120可向記憶體控制器110提供就緒信號，所述就緒信號指示非揮發性記憶體元件120為可存取的。
回應於來自非揮發性記憶體元件120的就緒信號，記憶體控制器110可將完成信號發送至主機，所述完成信號指示寫入請求的完成。
圖18為圖1的非揮發性記憶體元件的記憶體區塊BLKi的實例的透視圖。參看圖18，記憶體區塊BLKi可包括沿著多個軸向方向x、y及z延伸的結構。
基板151可經提供以形成記憶體區塊BLK。多個摻雜區域152a、152b、152c及152d可沿著x方向形成於基板11處。沿 著y方向延伸的多個絕緣材料158可沿著z方向依序設置，且在第一摻雜區域152a與第二摻雜區域152b之間形成於基板上。絕緣材料158可形成為沿著z方向彼此間隔開。
在第一摻雜區域152a與第二摻雜區域152b之間，在基板151上，柱狀物153可沿著y方向依序安置，且形成為沿著z方向穿透絕緣材料158。在實例實施例中，柱狀物153可經由絕緣材料158而與基板151連接。此處，柱狀物153可在第二摻雜區域152b與第三摻雜區域152c之間形成於基板151上，且在第三摻雜區域152c與第四摻雜區域152d之間形成於基板151上。
柱狀物153的內層153b可由絕緣材料形成。舉例而言，柱狀物153的內層153b可包括諸如氧化矽的絕緣材料。絕緣膜155可沿著絕緣材料158、柱狀物153以及基板151的暴露表面而設置於第一摻雜區域152a與第二摻雜區域152b之間。一些實例實施例涵蓋沿著z方向設置的最後絕緣材料18的暴露表面(例如，在z方向上暴露)上所設置的絕緣膜155的移除。
第一導電材料154a至154i可分別在第一摻雜區域152a與第二摻雜區域152b之間設置於絕緣膜15的暴露表面上。舉例而言，沿著y方向延伸的第一導電材料154a可鄰近於基板151設置於基板151與絕緣膜158之間。更詳細言之，沿著x方向延伸的第一導電材料154a可鄰近於基板151在絕緣材料158的下表面上設置於基板151與絕緣膜155之間。與第一摻雜區域152a與第二摻雜區域152b之間的結構相同的結構可設置於第二摻雜區域152b與第三摻雜區域152c之間同樣，與第一摻雜區域152a與第二摻雜區域152b之間的結構相同的結構可設置於第三摻雜區域 152c與第四摻雜區域152d之間。
汲極156可設置於柱狀物153上。汲極156可由n型矽材料形成。沿著x方向延伸的第二導電材料157a至157c可設置於汲極156上。第二導電材料157a至157c可沿著y方向依序安置。第二導電材料157a至157c可在對應區域處與汲極156連接。舉例而言，汲極156以及沿著x方向延伸的第二導電材料157c可經由接觸插塞而互連。
此處，第一導電材料154a至154i可形成字元線以及選擇線。用作字元線的第一導電材料154b至154h可形成為使得屬於同一層的導電材料互連。可藉由選擇所有第一導電材料154a至154i而選擇記憶體區塊BLKi。應理解，圖18所說明的第一導電材料154a至154i的數目為例示性的，且本發明概念不限於此。同樣，第一導電材料154a至154i的數目可根據製程技術或控制技術或其他設計考慮而改變。
上述記憶體區塊BLKi可具有三維結構。三維非揮發性記憶體元件可包括電荷捕捉快閃(CTF)記憶體胞元。在CTF快閃記憶體結構中，電荷儲存層可由非導電材料形成，以使得字元線之間的耦接減少。可將單次程式化方案應用於CTF快閃記憶體元件，且可經由本發明概念的偽程式化模式來改良資料的可靠性。
圖19為示意性地說明根據本發明概念的另一實施例的記憶體系統的方塊圖。參看圖19，此實施例的記憶體系統200可包括記憶體控制器210以及非揮發性記憶體元件220。
記憶體控制器210可經組態以回應於主機的請求而控制非揮發性記憶體元件220。回應於主機的寫入請求，記憶體控制器 210可將寫入命令以及位址提供至非揮發性記憶體元件220。記憶體控制器210可按照晶片上緩衝程式化(on-chip-buffered program,OBP)模式來控制非揮發性記憶體元件220的程式化操作。舉例而言，若接收到對應於非揮發性記憶體元件220的緩衝區域221a的最小程式化單位(例如，一頁面的資料)的資料，則記憶體控制器210可控制非揮發性記憶體元件220，以使得對應於最小程式化單位的資料儲存於緩衝區域221a處。此操作可稱為緩衝程式化操作。
可根據位址資訊來執行緩衝程式化操作。若對應於非揮發性記憶體元件220的主要區域221b的最小程式化單位的資料儲存於緩衝區域221a處，則記憶體控制器210可控制非揮發性記憶體元件220，以使得對應於主要區域221b的最小程式化單位的資料儲存於主要區域221b處。此操作可稱為主要程式化操作。
記憶體控制器210可根據緩衝區域221a或主要區域221b的程式化或抹除狀態而控制將經寫入請求的資料程式化至主要區域221b中。舉例而言，若接收到寫入請求，則記憶體控制器210可基於映射表215而檢查緩衝區域221a的狀態。舉例而言，在緩衝區域221a處於抹除狀態或具有足以儲存經寫入請求的資料的空間的情形下，記憶體控制器210可執行緩衝程式化操作。在對緩衝區域221a的整個空間進行程式化的情形下，記憶體控制器210可跳過緩衝程式化操作。在此狀況下，記憶體控制器可控制非揮發性記憶體元件220，以使得經寫入請求的資料經由偽程式化操作而寫入於主要區域221b的特定空間處。
在圖19中，說明針對偽程式化操作而選擇與主要區域 221b的字元線WL2連接的記憶體胞元的實例。偽程式化操作可使經寫入請求的資料能夠高速地程式化於經選擇的記憶體胞元處。在將經寫入請求的資料以及偽程式化命令PP_CMD提供至非揮發性記憶體元件220後，記憶體控制器210可更新映射表215。舉例而言，記憶體控制器210可更新映射表215，以使得計劃了與字元線WL2連接的記憶體胞元的頁面位址中對應於LSB頁面的位址。
在採用OBP模式的記憶體系統中，若使用了在偽程式化之前未抹除緩衝區域221a的本發明概念的偽程式化方法，則與抹除緩衝區域221a且接著對資料進行程式化的狀況相比，可顯著改良效能。
非揮發性記憶體元件220可由一或多個記憶體元件形成。記憶體控制器210以及非揮發性記憶體元件220可形成記憶卡、固態磁碟(solid state drive,SSD)、記憶棒等。非揮發性記憶體元件220可包括多個記憶體區塊，所述多個記憶體區塊中的每一者具有配置成列及行的記憶體胞元。每一記憶體胞元可儲存多位元或多位準資料。記憶體胞元可配置為具有二維陣列結構或三維陣列結構。
圖20為示意性地說明圖19的非揮發性記憶體元件的實例的方塊圖。參看圖20，此實例的非揮發性記憶體元件220的胞元陣列221可包括緩衝區域221a以及主要區域221b。
胞元陣列221可經由字元線以及選擇線而連接至列解碼器222。胞元陣列221可經由位元線而連接至頁面緩衝器223。胞元陣列221可包括多個「反及」胞元串。特定言之，胞元陣列221可劃分為緩衝區域221a以及主要區域221b。資料可首先程式化於 緩衝區域221a處，且儲存於緩衝區域221a處的資料可接著程式化於主要區域221b處。
可根據與儲存於緩衝區域221a處的資料相關聯的位址資訊來執行主要程式化操作。舉例而言，可根據程式化模式、儲存於記憶體胞元處的資料位元的數目等而按照各種方式來判定緩衝區域221a的最小程式化單位以及主要區域221b的最小程式化單位。緩衝區域221a的最小程式化單位可不同於主要區域221b的最小程式化單位。
在實例實施例中，可邏輯地而非實體地劃分記憶體區域221a及221b。亦即，可邏輯地改變記憶體區域221a及221b。對緩衝區域221a的記憶體區塊進行程式化的模式可不同於對主要區域221b的記憶體區塊進行程式化的模式。舉例而言，可根據單位準胞元(single level cell,SLC)程式化模式(下文中，稱為SLC程式化模式)來對緩衝區域221a的記憶體區塊進行程式化。另一方面，可根據多位準胞元(MLC)程式化模式(下文中，稱為MLC程式化模式)來對緩衝區域221a的記憶體區塊進行程式化。
在其他實例實施例中，可根據MLC程式化模式來對緩衝區域221a的記憶體區塊以及主要區域221b的記憶體區塊進行程式化。舉例而言，緩衝區域221a的每一記憶體胞元可儲存2位元資料，且主要區域221b的每一記憶體胞元可儲存N位元資料(N為3或3以上的整數)。或者，儲存於緩衝區域221a的每一記憶體胞元處的位元的數目可小於儲存於主要區域221b的每一記憶體胞元處的位元的數目(例如，N位元資料(N為3或3以上的整數))。
列解碼器222、頁面緩衝器223、輸入/輸出緩衝器224、控制邏輯225以及電壓產生器226可按照與先前參看圖3所述的方式實質上相同的方式來操作，且其描述因此得以省略以避免冗餘。亦即，若自外部元件提供偽程式化命令PP_CMD，則控制邏輯225可向電壓產生器226提供用於控制程式化電壓的產生的程式化模式P_Mode。電壓產生器226可回應於程式化模式P_Mode而產生用於偽程式化操作的整體偏壓電壓。
圖21為用於描述圖19的記憶體系統的操作的參考流程圖。在此實施例的實例中，記憶體系統200可根據緩衝區域221a的狀態而選擇性地對主要區域221b執行偽程式化操作。根據本發明概念的此實施例的程式化操作可回應於來自主機的寫入請求而開始。
若在操作S210中接收到寫入請求，則記憶體控制器210可接收經寫入請求的資料。寫入資料的大小可變化。舉例而言，自主機提供的寫入資料可為隨機型樣所提供的相對小的大小的資料。然而，在此實施例中，可執行偽程式化操作而無關於寫入資料的大小。
在操作S220中，記憶體控制器210可檢查緩衝區域221a的當前狀態。舉例而言，記憶體控制器210可判定緩衝區域221a處於抹除狀態抑或處於程式化狀態。此舉可藉由搜尋映射表215來執行。或者，狀態讀取命令可用於檢查緩衝區域221a是否處於抹除狀態。
在操作S230中，記憶體控制器210的操作可根據緩衝區域221a的狀態而分叉。若緩衝區域221a處於程式化狀態，則所 述方法可進行至操作S240。若緩衝區域221a處於抹除/空狀態，則所述方法可進行至操作S250。
在操作S240中，記憶體控制器210可根據偽程式化操作而將經寫入請求的資料程式化於非揮發性記憶體元件220的主要區域221b處。亦即，記憶體控制器210可發佈偽程式化命令PP_CMD以將經寫入請求的資料程式化於非揮發性記憶體元件220的主要區域221b處。回應於偽程式化命令PP_CMD，非揮發性記憶體元件220可在不同於正常程式化操作的偏壓條件的偏壓條件下對經選擇的記憶體單元執行高速程式化操作。接著，記憶體控制器210可將經選擇的記憶體單元的頁面位址中由於偽程式化操作而計劃的一或多個頁面位址記錄於映射表215處。
在操作S250中，記憶體控制器210可將寫入資料程式化於緩衝區域221a處。緩衝區域221a可由單位準胞元形成，以達成高速存取以及高可靠性。儲存於緩衝區域221a處的資料可稍後移動至主要區域221b。
如上所述，記憶體控制器200可判定是否根據緩衝區域221a的狀態而執行偽程式化操作，而無關於輸入資料的資料屬性、資料大小、資料輸入型樣等。在此狀況下，與經寫入請求的資料始終程式化於緩衝區域221a處的狀況相比，抹除緩衝區域221a所花費的時間可減少。
圖22為用於描述根據本發明概念的另一實施例的記憶體系統的操作的參考流程圖。在此實施例的實例中，記憶體系統200可基於緩衝區域221a的狀態以及寫入資料的大小而選擇性地對主要區域221b執行偽程式化操作。根據本發明概念的此實施例的程 式化操作可回應於來自主機的寫入請求而開始。
若在操作S310中接收到寫入請求，則記憶體控制器210可接收經寫入請求的資料。取決於數個不同因素，此寫入資料的大小可變化。舉例而言，在諸如媒體檔案資料的依序資料的狀況下，寫入資料的大小可相對大。或者，在資料為頻繁更新的隨機資料的狀況下，可自主機輸入較少資料。
在操作S320中，記憶體控制器210可比較寫入資料的大小與參考大小。若寫入資料的大小等於或大於參考大小，則所述方法可進行至操作S330。另一方面，若寫入資料的大小小於參考大小，則所述方法可進行至操作S340。
在操作S330中，記憶體控制器210可將寫入資料寫入於緩衝區域221a處。此時，若緩衝區域221a被判定為處於程式化狀態，則記憶體控制器210可首先執行抹除操作。在抹除操作後，可將寫入資料程式化至緩衝區域221a中。
在操作S340中，記憶體控制器210可檢查緩衝區域221a處於抹除狀態抑或處於程式化狀態。此操作可藉由搜尋映射表215來實現。若緩衝區域221a處於程式化狀態，則所述方法可進行至操作S350。若緩衝區域221a處於抹除/空狀態，則所述方法可進行至操作S330。
在操作S350中，記憶體控制器210可根據偽程式化操作而將經寫入請求的資料程式化於非揮發性記憶體元件220的主要區域221b處，而不抹除緩衝區域221a。亦即，記憶體控制器210可發佈偽程式化命令PP_CMD以將經寫入請求的資料程式化於非揮發性記憶體元件220的主要區域221b處。回應於偽程式化命令 PP_CMD，非揮發性記憶體元件220可在不同於正常程式化操作的偏壓條件的偏壓條件下對經選擇的記憶體單元執行高速程式化操作。接著，記憶體控制器210可將經選擇的記憶體單元的頁面位址中由於偽程式化操作而計劃的一或多個頁面位址記錄於映射表215處。
如上所述，記憶體系統200可根據緩衝區域221a的狀態以及寫入資料的大小而執行偽程式化操作。或者，替代依賴於寫入資料的大小，偽程式化判定可基於資料屬性、輸入資料型樣等。亦即，各種特性可用來判定是否執行本發明概念的偽程式化操作。
圖23為說明根據本發明概念的實施例的包括固態磁碟的使用者元件的方塊圖。參看圖23，使用者元件1000可包括主機1100以及固態磁碟(下文中，稱為SSD)1200。SSD 1200可包括SSD控制器1210、緩衝記憶體1220以及非揮發性記憶體元件1230。
SSD控制器1210可在主機1100與SSD 1200之間提供實體互連。SSD控制器1210可提供與SSD 1200的介面，所述介面對應於主機1100的匯流排格式。特定言之，SSD控制器1210可對自主機1100提供的命令進行解碼以基於解碼結果來存取非揮發性記憶體元件1230。主機1100的匯流排格式不受限制，且其實例包括通用串列匯流排(universal serial bus,USB)、小型電腦系統介面(small computer system interface,SCSI)、快速週邊組件互連(PCI express)、先進技術附接(advanced technology attachment,ATA)、並列先進技術附接(parallel advanced technology attachment,PATA)、序列先進技術附接(serial advanced technology attachment, SATA)、序列附接小型電腦系統介面(serial attached SCSI,SAS)等等。
緩衝記憶體1220可暫時儲存自主機1100提供的寫入資料或自非揮發性記憶體元件1130讀出的資料。在快取存在於非揮發性記憶體元件1230中的資料的情形下，根據主機1100的讀取請求，緩衝記憶體1220可支援快取功能以將經快取的資料直接提供至主機1100。通常，主機1100的匯流排格式(例如，SATA或SAS)的資料傳送速度可高於SSD 1200的記憶體通道的資料傳送速度。亦即，在主機1100的介面速度顯著快的情形下，可藉由提供具有大儲存容量的緩衝記憶體1220來使由於速度差異而引起的操作性能的降低減至最小。
緩衝記憶體1220可由同步的動態隨機存取記憶體(dynamic random access memory,DRAM)形成以將充足緩衝提供至用作大容量儲存元件的SSD 1200。然而，本發明概念不限於此。
描述了非揮發性記憶體元件1230作為儲存媒體而由「反及」快閃記憶體形成的實例。舉例而言，非揮發性記憶體元件1230可為具有大儲存容量的垂直「反及」快閃記憶體元件。然而，非揮發性記憶體元件1230不限於「反及」快閃記憶體元件。舉例而言，SSD 1200的儲存媒體可由相位變化隨機存取記憶體(PRAM)、磁性隨機存取記憶體(MRAM)、電阻式隨機存取記憶體(ReRAM)、鐵電隨機存取記憶體(FRAM)、「反或」快閃記憶體及其類似者形成。此外，本發明概念可應用於將不同類型的記憶體元件一起使用的記憶體系統。非揮發性記憶體元件1230可與先前參看圖3所述實質上相同而組態。
在SSD 1200中，SSD控制器1210可如先前所述根據非揮發性記憶體元件1230的經寫入請求的資料的大小或/及緩衝區域的狀態來執行偽程式化操作。
圖24為說明根據本發明概念的實施例的資料儲存元件2000的方塊圖。參看圖24，資料儲存元件2000可包括快閃記憶體晶片2100以及快閃控制器2200。快閃控制器2200可回應於自資料儲存元件2000的外部輸入的控制信號而控制快閃記憶體晶片2100。
快閃記憶體晶片2100可與圖3或圖20所說明的非揮發性記憶體元件120或220實質上相同而組態。快閃記憶體晶片2100可為多晶片元件。快閃記憶體晶片2100可具有各種不同結構中的任一者。實例包括陣列堆疊於多個層處的堆疊快閃結構、源極-汲極自由快閃結構、插腳型快閃結構以及三維快閃結構。
資料儲存元件2000可形成記憶卡元件、固態磁碟(SSD)元件、多媒體卡(multimedia card,MMC)元件、保全數位(secure digital,SD)卡、記憶棒元件、硬碟(hard disk driver,HDD)元件、混合磁碟元件或USB快閃元件。舉例而言，資料儲存元件2000可形成滿足使用諸如數位相機、個人電腦等使用者元件的產業標準的卡。
此處，快閃控制器2200可如先前所述根據快閃記憶體晶片2100的經寫入請求的資料的大小或/及緩衝區域的狀態來執行偽程式化操作。
圖25為示意性地說明根據本發明概念的實施例的計算系統的方塊圖。參看圖25，計算系統3000可包括與匯流排3700連 接的網路配接器3100、中央處理單元(central processing unit,CPU)3200、大容量儲存元件3300、隨機存取記憶體(random access memory,RAM)3400、唯讀記憶體(read only memory,ROM)3500以及使用者介面3600。
網路配接器3100可在計算系統3000與外部的網路4000之間提供介面。CPU 3200可控制用於驅動駐留於RAM 3400上的作業系統以及應用程式的整體操作。資料儲存元件3300可儲存計算系統3000所需的資料。舉例而言，資料儲存元件3300可儲存用於驅動計算系統3000的作業系統、應用程式、各種程式模組、程式資料、使用者資料等。
RAM 3400可用作計算系統3000的工作記憶體(working memory)。在開機後，作業系統、應用程式、各種程式模組以及執行自資料儲存元件3300讀出的程式及程式模組所需的程式資料可載入於RAM 3400上。ROM 3500可儲存在開機後驅動作業系統之前啟動的基本輸入/輸出系統(basic input/output system,BIOS)。計算系統3000與使用者之間的資訊交換可經由使用者介面3600而進行。
此外，計算系統3000可更包括電池、數據機及其類似者。雖然圖25未圖示，但計算系統3000可更包括各種其他元件，諸如，應用晶片組、相機影像處理器(camera image processor,CIS)、行動DRAM及其類似者。
大容量儲存元件3300可由以下各者實施：固態磁碟、多媒體卡(multimedia card,MMC)、保全數位(secure digital,SD)卡、微型SD卡、記憶棒、ID卡、PCMCIA卡、晶片卡、USB卡、 智慧卡、緊密快閃(compact flash,CF)卡等。大容量儲存元件3300可如先前所述根據經寫入請求的資料的大小或/及緩衝區域的狀態來執行偽程式化操作。
雖然圖25未圖示，但根據本發明概念的計算系統3000可更包含其他元件，諸如，應用晶片組、相機影像處理器(camera image processor,CIS)、行動DRAM及其類似者。
可根據各種不同封裝技術中的任一者來封裝非揮發性記憶體元件及/或記憶體控制器。實例包括疊層封裝(package on package,POP)、球狀柵格陣列(ball grid array,BGA)、晶片級封裝(chip scale package,CSP)、塑膠引線晶片承載封裝(plastic leaded chip carrier,PLCC)、塑膠雙列直插式封裝(plastic dual in-line package,PDIP)、晶粒蜂窩狀封裝(die in waffle pack)、晶圓形式的晶粒(die in wafer form)、板載晶片(chip on board,COB)、陶瓷雙列直插式封裝(ceramic dual in-line package,CERDIP)、塑膠公制四方扁平封裝(plastic metric quad flat pack,MQFP)、薄四方扁平封裝(thin quad flat pack,TQFP)、小輪廓積體電路(small outline integrated circuit,SOIC)、縮小小輪廓封裝(shrink small outline package,SSOP)、薄型小輪廓封裝(thin small outline package,TSOP)、系統級封裝(system in package,SIP)、多晶片封裝(multi chip package,MCP)、晶圓級製造封裝(wafer-level fabricated package,WFP)、晶圓級處理堆疊封裝(wafer-level processed stack package,WSP)等等。
雖然已參考例示性實施例而描述了本發明概念，但熟習此項技術者將顯而易見的是，可進行各種改變及修改，而不偏離 本發明的精神及範疇。應理解，上述實施例並不是限制性的，而是說明性的。
100‧‧‧記憶體系統
110‧‧‧記憶體控制器
115‧‧‧映射表
120‧‧‧非揮發性記憶體元件
BLK1、BLK2、BLKi‧‧‧記憶體區塊
PP_CMD‧‧‧偽程式化命令

Claims (30)

  1. 一種記憶體系統，包含：非揮發性記憶體元件，經組態以在程式化循環期間以多位元資料來對記憶體胞元進行程式化；以及記憶體控制器，經組態以控制所述非揮發性記憶體元件，以使得與所述非揮發性記憶體元件的經選擇的列連接的記憶體胞元藉由第一程式化模式以及第二程式化模式中的一者根據寫入命令來程式化，其中在所述第一程式化模式下，數目對應於最大頁面數目的多個邏輯頁面儲存於所述記憶體胞元處；且其中在所述第二程式化模式下，所述數目小於所述最大頁面數目的一或多個邏輯頁面使用不同於所述第一程式化模式中所使用的偏壓條件的偏壓條件而儲存於所述記憶體胞元處。
  2. 如申請專利範圍第1項所述的記憶體系統，其中在所述第一程式化模式中映射所述記憶體胞元的位址時，分別映射數目對應於所述最大頁面數目的所述邏輯頁面；且其中在所述第二程式化模式中計劃數目對應於所述最大頁面數目的所述邏輯頁面中的至少一者。
  3. 如申請專利範圍第2項所述的記憶體系統，其中在所述第一程式化模式下，將兩個邏輯頁面分配給所述記憶體胞元；且其中在所述第二模式下，針對位址映射而分配所述兩個邏輯頁面中的最高有效位元頁面，且計劃所述兩個邏輯頁面中的最低有效位元頁面。
  4. 如申請專利範圍第3項所述的記憶體系統，其中在所述第 二程式化模式下，所述記憶體胞元程式化為具有抹除狀態或第一偽程式化狀態。
  5. 如申請專利範圍第4項所述的記憶體系統，其中所述第一偽程式化狀態經分配以安置於用於讀取映射於所述記憶體胞元上的邏輯頁面的讀取電壓中具有最寬電壓窗口的讀取電壓之間。
  6. 如申請專利範圍第1項所述的記憶體系統，其中在所述第一程式化模式下，將三個邏輯頁面分配給所述記憶體胞元；且其中在所述第二程式化模式下，針對位址映射而分配所述三個邏輯頁面中的最低有效位元頁面以及最高有效位元頁面中的一者。
  7. 如申請專利範圍第6項所述的記憶體系統，其中在所述第二程式化模式下，所述記憶體胞元程式化為具有抹除狀態以及第一偽程式化狀態。
  8. 如申請專利範圍第7項所述的記憶體系統，其中所述第一偽程式化狀態中的每一者經分配以安置於用於分別讀取映射於所述記憶體胞元上的邏輯頁面的讀取電壓中具有最寬電壓窗口的讀取電壓之間。
  9. 如申請專利範圍第2項所述的記憶體系統，其中在所述第一程式化模式下，將三個邏輯頁面分配給所述記憶體胞元；且其中在所述第二程式化模式下，針對位址映射而分配所述三個邏輯頁面中的最低有效位元頁面以及最高有效位元頁面。
  10. 如申請專利範圍第9項所述的記憶體系統，其中在所述第二程式化模式下，所述記憶體胞元程式化為具有抹除狀態、第一偽程式化狀態、第二偽程式化狀態以及第三偽程式化狀態中的 一者。
  11. 如申請專利範圍第1項所述的記憶體系統，其中在所述第一程式化模式下，將四個邏輯頁面分配給所述記憶體胞元；且其中在所述第二程式化模式下，針對位址映射而分配所述四個邏輯頁面中的最低有效位元頁面。
  12. 如申請專利範圍第11項所述的記憶體系統，其中在所述第二程式化模式下，所述記憶體胞元程式化為具有抹除狀態以及第一偽程式化狀態。
  13. 如申請專利範圍第12項所述的記憶體系統，其中所述第一偽程式化狀態經分配以安置於用於讀取映射於所述記憶體胞元上的邏輯頁面的讀取電壓中具有最寬電壓窗口的讀取電壓之間。
  14. 如申請專利範圍第1項所述的記憶體系統，其中在所述第一程式化模式下，在映射表處，將四個邏輯頁面分配給所述記憶體胞元；且其中在所述第二程式化模式下，針對位址映射而分配所述四個邏輯頁面中包括最高有效位元頁面的至少兩個邏輯頁面。
  15. 如申請專利範圍第14項所述的記憶體系統，其中在所述第二程式化模式下，所述記憶體胞元程式化為具有抹除狀態、第一偽程式化狀態、第二偽程式化狀態以及第三偽程式化狀態中的一者。
  16. 如申請專利範圍第1項所述的記憶體系統，其中所述偏壓條件包括以下各者中的至少一者：程式化電壓的增量、開始程式化電壓、驗證電壓脈衝的數目以及所述第一程式化模式及所述第二程式化模式中的每一者的程式化迴圈的數目。
  17. 一種記憶體系統，包含：非揮發性記憶體元件，包括記憶體胞元陣列且經組態以將邏輯N個頁面的資料程式化於連接至所述記憶體胞元陣列的同一字元線的記憶體胞元中，其中N為2或2以上的整數；記憶體控制器，經組態以接收外部供應的寫入命令以及經寫入請求的資料，且在正常程式化模式以及偽程式化模式中的經選擇者中控制所述非揮發性記憶體元件，其中在所述正常程式化模式中，所述記憶體控制器控制所述非揮發性記憶體將所述經寫入請求的資料作為N位元資料儲存於連接至所述記憶體胞元陣列的所述同一字元線的所述記憶體胞元中，且其中在所述偽程式化模式中，所述記憶體控制器控制所述非揮發性記憶體將所述經寫入請求的資料作為N以下位元資料儲存於連接至所述記憶體胞元陣列的所述同一字元線的所述記憶體胞元中，且其中所述偽程式化模式的至少一個偏壓條件不同於所述正常程式化模式的至少一個偏壓條件，以使得所述偽程式化模式的程式化速度大於所述正常程式化模式的程式化速度。
  18. 如申請專利範圍第17項所述的記憶體系統，其中所述記憶體控制器包含映射所述N個邏輯頁面的映射表，且其中所述記憶體控制器經組態以在所述映射表中計劃未在所述偽程式化模式中分配的所述N個邏輯頁面中的邏輯頁面。
  19. 如申請專利範圍第17項所述的記憶體系統，其中所述正常程式化模式或所述偽程式化模式是基於以下各者中的至少一者 來選擇：所述經寫入請求的資料的大小、屬性以及相對重要性。
  20. 一種記憶體系統，包含：非揮發性記憶體元件，包括由單位準胞元形成的第一記憶體區域以及由多位準胞元形成的第二記憶體區域；以及記憶體控制器，經組態以控制所述非揮發性記憶體元件，以使得根據第一程式化模式，自外部元件提供的資料儲存於所述第一記憶體區域處，且儲存於所述第一記憶體區域處的資料程式化於所述第二記憶體區域處，其中所述記憶體控制器經組態以控制所述非揮發性記憶體元件，以使得基於所述第一記憶體區域是否處於抹除狀態，在第二程式化模式下，經寫入請求的資料儲存於所述第二記憶體區域處；且其中在所述第一程式化模式下，在程式化循環期間，多個頁面資料儲存於經選擇的記憶體單元處，且在所述第二程式化模式下，大小小於所述多個頁面資料的資料程式化於所述經選擇的記憶體單元處，所述第二程式化模式的程式化速度高於所述第一程式化模式的程式化速度。
  21. 如申請專利範圍第20項所述的記憶體系統，其中在所述第二程式化模式下，在映射表處計劃除分配給所述經寫入請求的資料的邏輯頁面之外的邏輯頁面的位址。
  22. 如申請專利範圍第21項所述的記憶體系統，其中在所述第二程式化模式下，所述經選擇的記憶體單元程式化為具有抹除狀態或第一偽程式化狀態。
  23. 如申請專利範圍第22項所述的記憶體系統，其中所述第 一偽程式化狀態經分配以安置於所述所分配的邏輯頁面的讀取電壓中具有最寬電壓窗口的讀取電壓之間。
  24. 如申請專利範圍第21項所述的記憶體系統，其中在所述第二程式化模式下，所述經選擇的記憶體單元程式化為具有抹除狀態、第一偽程式化狀態、第二偽程式化狀態以及第三偽程式化狀態中的一者。
  25. 如申請專利範圍第24項所述的記憶體系統，其中在所述第二程式化模式下，將兩個邏輯頁面分配給所述經選擇的記憶體單元且在映射表處計劃至少一個邏輯頁面區域。
  26. 一種非揮發性記憶體元件的程式化方法，其在單次程式化模式中對多個頁面的資料進行程式化，包含：比較經寫入請求的資料的大小與參考大小；當經寫入請求的資料的大小小於所述參考大小時，將關於所述經寫入請求的資料的偽程式化命令發佈至所述非揮發性記憶體元件；根據所述偽程式化命令，在偽程式化模式下，以所述經寫入請求的資料來對經選擇的記憶體胞元進行程式化；以及在映射表處計劃所述經選擇的記憶體胞元中所包括的多個邏輯頁面區域中由所述偽程式化模式排除的邏輯頁面區域的頁面位址，其中根據所述偽程式化模式而形成的記憶體胞元的程式化狀態具有不同於根據所述單次程式化模式而形成的特性臨限電壓分佈的特性臨限電壓分佈。
  27. 如申請專利範圍第26項所述的程式化方法，其中根據所 述偽程式化模式而形成的記憶體胞元的所述程式化狀態包括抹除狀態以及至少一個偽程式化狀態，所述至少一個偽程式化狀態安置於所分配的邏輯頁面的讀取電壓中對應於最寬電壓窗口的讀取電壓之間。
  28. 一種非揮發性記憶體元件的程式化方法，所述非揮發性記憶體元件包括第一記憶體區域以及第二記憶體區域，資料根據單次程式化模式而程式化於所述第二記憶體區域處，所述程式化方法包含：接收寫入資料；判定所述第一記憶體區域是否處於抹除狀態；當所述第一記憶體區域被判定為不處於抹除狀態時，根據偽程式化模式而將所述寫入資料程式化於所述第二記憶體區域的經選擇的記憶體胞元處，而不在所述第一記憶體區域中緩衝所述寫入資料；以及在映射表處計劃所述經選擇的記憶體胞元中所包括的多個邏輯頁面區域中由所述偽程式化模式排除的邏輯頁面區域的頁面位址，其中根據所述偽程式化模式而形成的所述經選擇的記憶體胞元的臨限電壓分佈包括抹除狀態以及至少一個偽程式化狀態，所述至少一個偽程式化狀態對應於所分配的邏輯頁面的讀取電壓的最寬電壓窗口。
  29. 如申請專利範圍第28項所述的程式化方法，更比較：比較所述寫入資料的大小與參考大小。
  30. 如申請專利範圍第28項所述的程式化方法，更比較： 當所述寫入資料的大小大於所述參考大小時，將所述寫入資料程式化於所述第一記憶體區域處。
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