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TW201431085A - 半導體裝置及其製造方法 - Google Patents

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TW201431085A
TW201431085A TW102146832A TW102146832A TW201431085A TW 201431085 A TW201431085 A TW 201431085A TW 102146832 A TW102146832 A TW 102146832A TW 102146832 A TW102146832 A TW 102146832A TW 201431085 A TW201431085 A TW 201431085A
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Ying-Lang Wang
Kei-Wei Chen
Chi-Wen Liu
Kuo-Hsiu Wei
Kuo-Feng Huang
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Taiwan Semiconductor Mfg
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Publication date
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Abstract

一種半導體裝置及其製造方法係揭露於此。一例示性的半導體裝置包括一基板，其包括一閘極結構，此閘極結構分隔源極/汲極(source and drain,S/D)特徵部件。此半導體裝置更包括一第一介電層，形成於該基板上，此第一介電層包括一第一內連線結構，其與源極/汲極特徵部件形成電性接觸。此半導體裝置又更包括一中介層，形成於第一介電層上，此中介層具有一上表面，其大體上與第一內連線結構的一上表面共平面。此半導體裝置又更包括一第二介電層，形成於中介層上，此第二介電層包括一第二內連線結構，其與第一內連線結構形成電性接觸，及一第三內連線結構，其與閘極結構形成電性接觸。

Description

半導體裝置及其製造方法
本發明係有關一種半導體技術，且特別有關一種具有多層位(level)內連線結構的半導體裝置及其製造方法。
半導體積體電路產業已經歷快速的成長。在積體電路的演進的過程中，功能密度(functional density)(即每晶片面積之內連線裝置數目)一般會增加而幾何尺寸(geometry size)(即在一製程中所創造的最小部件(或線寬))則會減少。微縮(scaling down)製程一般藉由增加產能及降低相關花費來提供利益。此微縮製程亦會增加製造積體電路的複雜度，而為了實現此些益處，在積體電路製造中類似的開發仍是必須的。
舉例來說，當半導體產業為了追求更高的裝置密度、更高的效能與更低的花費而步入奈米技術級製程節點(node)時，來自製造與設計的挑戰導致需進行在單一基板上製造不同類型之積體電路裝置的開發。然而，當微縮製程持續下去時，在單一基板上不同類型之積體電路裝置間形成內連線已證實是相當困難的。因此，儘管現有的積體電路裝置及製造積體電路裝置之方法一般來說已足以滿足其需求，但仍無法在各方面皆達到令人滿意的程度。
本發明之實施例係揭示一種半導體裝置，包括：一基板，其包括一閘極結構，此閘極結構分隔源極/汲極特徵部件；一第一介電層，形成於基板上，此第一介電層包括一第一內連線結構，其與源極/汲極特徵部件形成電性接觸；一中介層，形成於第一介電層上，此中介層具有一上表面，其大體上與第一內連線結構的一上表面共平面；以及一第二介電層，形成於中介層上，此第二介電層包括一第二內連線結構，其與第一內連線結構形成電性接觸，及一第三內連線結構，其與閘極結構形成電性接觸。
本發明之另一實施例係揭示一種半導體裝置，包括：一基板，其包括一閘極結構，此閘極結構橫跨一通道區域且分隔源極/汲極特徵部件，此閘極結構包括一閘極電極，此閘極結構具有位於一第一平面的一上表面；一第一介電層，形成於源極/汲極特徵部件上；一第一內連線結構，延伸貫穿第一介電層與形成於第一介電層上的一中介層，此第一內連線結構係與該源極/汲極特徵部件形成電性接觸，此第一內連線結構具有位於一第二平面的一上表面，其不同於位於第一平面的閘極結構的上表面；一第二介電層，形成於中介層上；一第二內連線結構，延伸貫穿第二介電層，此第二內連線結構係與第一內連線結構形成電性接觸；以及一第三內連線結構，延伸貫穿第二介電層與中介層，此第三內連線結構係與閘極結構形成電性接觸。
本發明之又一實施例係揭示一種半導體裝置的製造方法，包括：提供一基板，其包括一閘極結構，此閘極結構 分隔源極/汲極特徵部件；於基板上形成一第一介電層，此第一介電層包括一第一內連線結構，其與源極/汲極特徵部件形成電性接觸；於第一介電層上形成一中介層，此中介層具有一上表面，其大體上與第一內連線結構的一上表面共平面；以及於中介層上形成一第二介電層，此第二介電層包括一第二內連線結構，其與第一內連線結構形成電性接觸，及一第三內連線結構，其與閘極結構形成電性接觸。
為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：
100‧‧‧方法
102、104、106、108、110、112、114、116‧‧‧步驟
200‧‧‧半導體裝置
210‧‧‧基板
212‧‧‧閘極結構
214‧‧‧源極/汲極特徵部件
216‧‧‧閘極介電層
218‧‧‧閘極電極
220‧‧‧閘極間隙壁
222‧‧‧第一介電層
224‧‧‧中介層
226‧‧‧犧牲介電層
228、238、244、246‧‧‧圖案化的光阻
229‧‧‧第一組溝槽
230‧‧‧矽化物層
232、248‧‧‧阻障層
234‧‧‧第一內連線結構
236‧‧‧第二介電層
240‧‧‧第二組溝槽
242‧‧‧第三溝槽
250‧‧‧第二內連線結構
252‧‧‧內連線結構
第1圖為根據本揭露不同型態之製造一半導體裝置方法流程圖。
第2至18圖所繪為根據第1圖所述方法之一半導體裝置在不同製造階段之一實施例的剖面示意圖。
本說明書以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而本說明書以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化發明的說明。當然，這些特定的範例並非用以限定本發明。例如，若是本說明書以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦包 含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。另外，本發明的說明中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。再者，此處所述的部件可在不脫離本揭露之精神和範圍內以不同於此處例示性實施例的方式進行排列、組合或裝配。需要了解的是儘管本發明之原理未在此清楚敘述，所屬技術領域中具有通常知識者仍可據此設計出不同等效部件。
近代半導體裝置可利用內連線(interconnects)作為半導體晶圓上不同部件與特徵部件間的電路徑(routing)，並與外部裝置建立電連結。內連線結構可包括複數個介層窗/接觸通孔(vias/contacts)，其用以於不同內連線層的金屬導線間提供電連結。隨著半導體裝置製造技術持續演進，半導體裝置上不同特徵部件的尺寸也隨之縮小，其包括用以形成內連線的介層窗與金屬導線尺寸，而這帶來製程上的挑戰。舉例來說，內連線的形成可能包含一或多道的微影、蝕刻及沉積製程。這些製程上的變量(例如：表面形貌(topography)的變量、關鍵尺寸(critical dimension)均勻度的變量，或微影疊對誤差(overlay errors))負面地影響半導體裝置的效能。換句話說，裝置微縮過程對用以形成內連線的製程要求更為嚴格。因此，需要尋求一裝置及其製造方法，使上述問題不會發生。
根據本揭露之不同型態，包括一內連線結構的半 導體裝置係揭露於此。此內連線結構包含多重金屬層。此外，此形成多重金屬層的方法尚可藉由改善半導體裝置的表面形貌與關鍵尺寸來降低製造上的變量。包括此內連線結構的半導體裝置之各種型態係詳述於後。
參照第1圖與第2至18圖，一方法100與半導體裝置200係共同詳述於後。第1圖為根據不同本揭露不同型態之製造一積體電路裝置方法流程圖。此方法100起始於方塊102，其提供包括一閘極(gate)結構的基板。此基板可包括位於閘極結構兩側的源極/汲極(source and drain,S/D)特徵部件，在方塊104中，於基板上形成一第一介電層，於第一介電層上形成一硬遮罩(hard mask)，於硬遮罩上形成一犧牲介電層，以及於犧牲介電層上形成一第一圖案化的光阻(patterned photoresist)。此方法接續進行至方塊106，其犧牲介電層、硬遮罩以及第一介電層係藉由第一圖案化的光阻蝕刻而形成一第一溝槽(trench)並顯露基板上表面。此方法接續進行至方塊108，其第一內連線結構係形成於第一溝槽內顯露出的基板上表面之上，且一第一化學機械研磨(chemical mechanical polish,CMP)製程係於基板上實施以顯露硬遮罩之上表面及使基板之上表面平坦化。在方塊110中，於硬遮罩上形成一第二介電層，且於第二介電層上形成一第二圖案化的光阻。此方法接續進行至方塊112，其第二介電層係藉由第二圖案化的光阻蝕刻而形成一第二溝槽並顯露第一內連線結構的上表面，以及形成一第三溝槽並顯露閘極結構的上表面。在方塊114中，一第二內連線係形成於第二溝槽內顯露出的第一內連線上表面之上，且一第三內連線結構 係形成於第三溝槽內顯露出的閘極結構上表面之上，且實施一第二化學機械研磨製程以使基板之上表面平坦化。此方法100接續進行至方塊116，其完成積體電路裝置的製造。額外的步驟係可提供於方法100之前、之間或之後，且一些所述的步驟係可於此方法其他的實施例中替換或排除。後續的討論將說明根據第1圖所述方法100可製造的半導體裝置200之不同實施例。
第2至18圖所繪為根據第1圖所述方法之一半導體裝置在不同製造階段之一實施例的剖面示意圖。可理解的是此半導體裝置200可包括其他不同的裝置與特徵部件，例如電晶體(例如雙極接面電晶體(bipolar junction transistors))、電阻器、電容器、二極體、熔絲(fuse)等。因此，為了能更加理解本揭露之發明概念，第2至18圖已簡化以利清楚表達。額外的特徵部件係可加入半導體裝置200中，且一些後述的特徵部件係可於半導體裝置200其他的實施例中替換或排除。
參照第2圖，其繪示出一半導體裝置的剖面示意圖。半導體裝置200包括一基板210。舉例來說，此基板210可為塊體(bulk)基板或絕緣層上覆矽(silicon-on-insulator,SOI)基板。此基板可包括元素半導體(例如結晶結構的矽或鍺)、化合物半導體(例如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)，或其組合。絕緣層上覆矽基板係可藉由氧佈植隔離(separation by implantation of oxygen,SIMON)、晶圓接合(wafer bonding)及/或其他合適方法來製造。此基板210可包括不同的摻雜區及其他合適的特徵部件。可理解的是儘管本 揭露提供一例示性的基板，但除非特別申明，否則本揭露及請求項的範圍不應被此特定範例侷限。
繼續參照第2圖，基板210包括一閘極結構212，其橫跨具有源極/汲極特徵部件214形成於兩側的通道區域。源極/汲極特徵部件214可包括輕度摻雜源極/汲極特徵部件與重度摻雜源極/汲極特徵部件。源極/汲極特徵部件214係可藉由佈植p型或n型摻雜物(或雜質)進入基板210來形成。源極/汲極特徵部件214係可藉由包括熱氧化、多晶矽沉積、黃光微影、離子佈植、蝕刻，及其他不同的方法來形成。源極/汲極特徵部件214可為提高式源極/汲極(raised S/D)特徵部件，其係藉由磊晶製程形成。
繼續參照第2圖，閘極結構212可包括閘極介電層216，其包括形成於基板210上之界面層(interfacial layer)/高介電常數(high-k)介電層。此界面層可包括形成於基板216上之氧化矽(SiO2)層或氮氧化矽(SiON)層。此high-k介電層係可藉由原子層沉積(atomic layer deposition,ALD)或其他合適技術於界面層上形成。此high-k介電層可包括氧化鉿(HfO2)。或者，此high-k介電層可選擇性地包括其他high-k介電物，例如TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2及其組合，或其他合適的材料。此外，此high-k閘極介電層可包括多層配置，例如HfO2/SiO2或HfO2/SiON。
閘極結構212可更包括形成於閘極介電層216上的閘極電極218。形成閘極電極218可包括形成複數層結構。舉例來說，複數層結構包括一界面層、一介電層、一high-k介電層、 一蓋層(capping layer)、一功函數金屬及一閘極電極，其製程可使用閘極先製(gate first)或閘極後製(gate last)製程。閘極先製製程包括形成一最終閘極結構。閘極後製製程包括形成一虛置閘極(dummy gate)結構及在後續製程中實施一閘極替換製程，其包括移除虛置閘極結構及根據前述方法形成最終閘極結構。
閘極結構212包括形成於閘極電極218側壁與基板210上方的閘極間隙壁(spacer)220。閘極間隙壁220係以任何合適的製程形成任何合適的厚度。閘極間隙壁220包括一介電材料，例如氮化矽、氧化矽、氮氧化矽、其他合適的材料及/或其組合。
進一步參照第2圖，位於閘極結構212上的第一介電層222係形成於基板210之上。第一介電層222可包括氧化矽、電漿增強氧化物(plasma-enhanced oxide,PEOX)、氮氧化矽、低介電常數(low-k)材料、或其他合適的材料。第一介電層222係可藉由化學氣相沉積(chemical vapor deposition,CVD)、高密度電漿化學氣相沉積(high density plasma CVD,HDP-CVD)、旋轉塗佈(spin-on)、物理氣相沉積(physical vapor deposition,PVD)或濺鍍、電漿增強化學氣相沉積(plasma-enhanced CVD)或其他合適的方法來形成。舉例來說，化學氣相沉積製程可使用一些化學物質，包括六氯二矽烷(Hexachlorodisilane,HCD)(Si2Cl6)、二氯矽烷(Dichlorosilane,DCS)(SiH2Cl2)、雙第三丁基胺基矽烷(Bis(TertiaryButylAmino)Silane,BTBAS)(C8H22N2Si)及二矽烷(Disilane,DS)(Si2H6)。在 本實施例中，第一介電層222的上表面係藉由化學機械研磨製程來使其平坦化。化學機械研磨製程停止於閘極結構212的上表面之上。在其他的實施例中，可不實施化學機械研磨製程。
參照第3圖，於第一介電層222及閘極結構212之上形成一中介層(intermediate layer)224。在本實施例中，中介層224為硬遮罩層。在其他實施例中，中介層224為任何合適的層。儘管本揭露將以中介層224為硬遮罩作為範例進行討論，但可理解的是除非明確申明，否則本揭露不侷限於此實施例。硬遮罩224係可藉由任何合適的製程形成任何合適的厚度/高度(h)。舉例來說，絕緣層224的高度可介於約30埃(angstroms)至約300埃間。犧牲介電層226係形成於硬遮罩224之上。犧牲介電層226可作為保護底下硬遮罩224之用且可幫助製程進行。犧牲介電層226可包括氧化矽、電漿增強氧化物(PEOX)、氮氧化矽、低介電常數材料、或其他合適的材料。犧牲介電層226係可藉由化學氣相沉積(CVD)、高密度電漿化學氣相沉積(HDP-CVD)、旋轉塗佈、物理氣相沉積(PVD)或濺鍍、電漿增強化學氣相沉積或其他合適的方法來形成。舉例來說，化學氣相沉積製程可使用一些化學物質，包括六氯二矽烷(HCD)(Si2Cl6)、二氯矽烷(DCS)(SiH2Cl2)、雙第三丁基胺基矽烷(BTBAS)(C8H22N2Si)及二矽烷(DS)(Si2H6)。
繼續參照第3圖，於犧牲介電層226之上形成一圖案化的光阻層228。此光阻層228係可藉由任何合適的製程形成圖案。光阻層228圖案化製程可包括軟烘烤(soft baking)、光罩對準(mask aligning)、圖案曝光、曝光後烘烤、光阻顯影及硬 烘烤(hard baking)。圖案化製程係亦可藉由其他適當的方法來實施或替換，例如無光罩黃光微影(maskless photolithography)、電子束寫入(electron-beam writing)、離子束寫入(ion-beam writing)及分子拓印(molecular imprint)。在其他實施例中，圖案化的光阻層228包括底下的硬遮罩。
參照第4圖，藉由蝕刻部份的犧牲介電層226、硬遮罩224及第一介電層222來形成第一組溝槽229，進而顯露基板210的上表面。蝕刻製程使用圖案化的光阻層228來定義欲蝕刻之區域。蝕刻製程可為單一步驟或多重步驟的蝕刻製程。此外，蝕刻製程可包括濕蝕刻、乾蝕刻或其組合。乾蝕刻製程可為異向性(anisotropic)蝕刻製程。蝕刻製程可使用反應性離子蝕刻(reactive ion etch,RIE)及/或其他合適的製程。在一範例中，使用包括含氟氣體之化學物質的乾蝕刻製程。在進一步的此範例中，乾蝕刻製程的化學物質包括CF4、SF6或NF3。在本實施例中，蝕刻製程為三步驟蝕刻製程，其第一步驟係用以蝕刻犧牲介電層226，第二步驟係用以蝕刻硬遮罩224，以及第三步驟係用以蝕刻第一介電層222。
繼續參照第4圖，可在蝕刻製程後藉由任何合適的製程來移除圖案化的光阻層228。舉例來說，可藉由液態的”阻劑去除劑(resist stripper)”來移除圖案化的光阻層228，阻劑去除劑可在化性上改變光阻使其不再貼附於底下的硬遮罩。或者，可藉由含氧的電漿來氧化並移除圖案化的光阻層228。
繼續參照第4圖，於源極/汲極特徵部件214之上形成一矽化物層230。矽化物層230係可用於減少後續形成的接觸 窗/內連線之接觸電阻(contact resistance)。形成矽化物層230可包括在源極/汲極特徵部件214上沉積一金屬層。用於矽化物層的金屬層可包括鈦、鎳、鈷、鉑、鈀、鎢、鉭、鉺或任何合適的材料。金屬層接觸基板210中源極/汲極特徵部件214內的矽。適當溫度的退火製程係施加於半導體裝置200，使金屬層與源極/汲極特徵部件214內的矽反應而形成矽化物。所形成的矽化物層230可具有任何適當的組成與晶相(phase)，其取決於包括退火溫度與金屬層厚度在內的不同參數。在一些實施例中，可於矽化物上形成一金屬阻障物(metal barrier)，進而改善可靠度。因犧牲介電層226位於硬遮罩224之上，形成矽化物層230並不會影響到硬遮罩224(例如，沒有金屬沉積於硬遮罩224之上)。
參照第5圖，阻障層232係形成於半導體裝置200之上且位於第一組溝槽229內的矽化物層230上方。阻障層232可為多層阻障層，其包括交替的鈦(Ti)與氮化鈦(TiN)層或任何適合的材料。一導電材料係沉積於阻障層232上與第一組溝槽229內，其用以形成第一內連線結構234。第一內連線結構234的導電材料可包括一金屬，例如鋁(Al)、鎢(W)及銅(Cu)。第一內連線結構234係可藉由化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、高密度電漿化學氣相沉積(HDP-CVD)、電鍍、其他合適的方法及/或其組合來形成。如圖所示，第一內連線結構234係設置於阻障層232與矽化物層230之上，並與源極/汲極特徵部件214形成電性接觸。因犧牲介電層226位於硬遮罩224之上，形成第一內連線結構234並不 會影響到硬遮罩224(例如，沒有導電材料沉積於硬遮罩224之上)。
參照第6圖，實施化學機械研磨製程以移除半導體裝置200上多餘的材料，及使半導體裝置200的上表面平坦化。化學機械研磨製程停止於硬遮罩224上。
參照第7圖，形成第二介電層236及第二圖案化的光阻層238。就材料組成及形成方法而言，第二介電層236係大體上類似於第一介電層222。在其他的實施例中，第二介電層不同於第一介電層。就材料組成及形成方法而言，第二圖案化的光阻層238係大體上類似於第一圖案化的光阻層228(請見第3圖)。在其他的實施例中，第二圖案化的光阻層不同於第一圖案化的光阻層。
參照第8圖，藉由蝕刻第二介電層236來形成第二組溝槽240，進而顯露第一內連線結構234的上表面，且藉由蝕刻第二介電層236及硬遮罩224來形成一第三溝槽242，進而顯露閘極電極218的上表面。蝕刻製程使用圖案化的光阻層238來定義欲蝕刻之區域。蝕刻製程可為單一步驟或多重步驟的蝕刻製程。此外，蝕刻製程可包括濕蝕刻、乾蝕刻或其組合。乾蝕刻製程可為異向性蝕刻製程。蝕刻製程可使用反應性離子蝕刻(RIE)及/或其他合適的製程。在一範例中，使用包括含氟氣體之化學物質的乾蝕刻製程。又在此範例中，乾蝕刻製程的化學物質包括CF4、SF6或NF3。在本實施例中，用以形成第二組溝槽240的蝕刻製程為單一步驟蝕刻製程，且用以形成第三溝槽242的蝕刻製程為兩步驟蝕刻製程。在用以形成第三溝槽242的 兩步驟蝕刻製程中，第一蝕刻步驟係用以蝕刻第二介電層236，且第二蝕刻步驟係用以蝕刻閘極電極218上方的硬遮罩224。
繼續參照第8圖，可在蝕刻製程後藉由任何合適的製程來移除第二圖案化的光阻層238。舉例來說，可藉由液態的”阻劑去除劑”來移除第二圖案化的光阻層238，阻劑去除劑可在化性上改變光阻使其不再貼附於底下的硬遮罩。或者，可藉由含氧的電漿來氧化並移除第二圖案化的光阻層238。
參照第9至12圖，不同於第7至8圖所繪示之使用單一光阻/蝕刻製程，在其他的實施例中使用各自的光阻/蝕刻製程來各自形成第二組溝槽240及第三溝槽242。舉例來說，如第9圖所繪示，提供圖案化的光阻層244，其具有開口定義於源極/汲極區域214上方。之後，如第10圖所繪示，利用蝕刻製程以蝕刻第二介電層236，進而顯露第一內連線結構234的上表面並形成第二組溝槽240。又在此範例中，如第11圖所繪示，提供其他圖案化的光阻246，其具有開口定義於閘極電極218上方。圖案化的光阻246可大體上填滿第二組溝槽240。如第12圖所繪示，在提供圖案化的光阻246之後，利用蝕刻製程以蝕刻第二介電層236及硬遮罩224，進而顯露閘極電極218的上表面。用以形成第二組溝槽240及第三溝槽242之兩道各自的光阻/蝕刻製程(如第9至12圖所提供)，可於黃光微影解析度受限，而無法精確定義具有接近之鄰近(proximity)的圖案時使用(例如，關鍵尺寸無法藉由單一蝕刻製程來達成時)。可理解的是就材料組成及形成方法而言，第9至12圖所繪示之光阻244及光阻246係 可類似於光阻238。同樣，可理解的是第9至12圖所繪示之蝕刻製程係可類似於第7至8圖所繪示之蝕刻製程。
參照第13至16圖，不同於第9至12圖所繪示之先形成第二組溝槽240再形成第三溝槽242，在其他的實施例中係先形成第三溝槽242再於其後形成第二組溝槽240。舉例來說，如第13圖所繪示，提供圖案化的光阻層246，其具有開口定義於閘極電極218上方。之後，如第14圖所繪示，利用蝕刻製程以蝕刻第二介電層236與硬遮罩224，進而顯露閘極電極218的上表面並形成第三溝槽242。又在此範例中，如第15圖所繪示，提供其他圖案化的光阻244，其具有開口定義於源極/汲極區域214上方。圖案化的光阻244可大體上填滿第三溝槽242。如第16圖所繪示，在提供圖案化的光阻244之後，利用蝕刻製程以蝕刻第二介電層236，進而顯露第一內連線結構234的上表面並形成第二組溝槽240。用以形成第二組溝槽240及第三溝槽242之兩道各自的光阻/蝕刻製程(如第13至16圖所提供)，可於黃光微影解析度受限，而無法精確定義具有接近之鄰近的圖案時使用(例如，關鍵尺寸無法藉由單一蝕刻製程來達成時)。可理解的是就材料組成及形成方法而言，第13至16圖所繪示之光阻244及光阻246係可類似於光阻238。同樣，可理解的是第13至16圖所繪示之蝕刻製程係可類似於第7至8圖所繪示之蝕刻製程。
參照第17圖，阻障層248係形成於半導體裝置200之上且位在第二組溝槽240與第三溝槽242內(繪示於第8、12及16圖中)。阻障層248可為多層阻障層，其包括交替的鈦(Ti)與 氮化鈦(TiN)層或任何適合的材料。一導電材料係沉積於阻障層248之上與第二組溝槽240及第三溝槽242內(繪示於第8、12及16圖中)，其用以於第二組溝槽240內形成第二內連線結構250，及在第三溝槽242內形成閘極電極218的內連線結構252。第二內連線結構250與閘極電極218的內連線結構252之導電材料可包括一金屬，例如鋁(Al)、鎢(W)及銅(Cu)。第二內連線結構250與閘極電極218的內連線結構252係可藉由化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、高密度電漿化學氣相沉積(HDP-CVD)、電鍍、其他合適的方法及/或其組合來形成。
參照第18圖，實施化學機械研磨製程以移除半導體裝置200上多餘的內連線結構，及使半導體裝置200的上表面平坦化。
如第18圖所繪示，其半導體裝置200包括具有閘極結構212的基板210。基板210更包括第一介電層222，其具有與源極/汲極特徵部件214形成電性接觸的第一內連線結構234。第一內連線結構234包括一上表面，其平面不同於(即，高於)閘極結構212的上表面。此高度差異係大體上等同於硬遮罩224的高度(h)。第二介電層236係形成於第一介電層222之上，其包括與第一內連線結構234形成電性接觸的第二內連線結構250。第二內連線結構250係形成於阻障層248與第一內連線結構234之上，並與源極/汲極特徵部件214形成電性接觸。位於第二內連線結構250之下的阻障層248下表面係大體上與硬遮罩224的上表面共平面。第二介電層236亦包括形成於閘極電極 218上方並與閘極結構212形成電性接觸的內連線結構252。位於內連線結構252之下的阻障層248下表面係大體上與閘極結構212的上表面共平面。
所揭露的半導體裝置200可包括額外的特徵部件，其可藉由後續製程來形成。舉例來說，後續製程可進一步於基板上形成不同的接觸窗/介層窗/導線與多層內連線特徵部件(例如，金屬層與內層介電層(interlayer dielectrics))，並配置以連接半導體裝置200中不同的裝置(例如電晶體、電阻器、電容器等)、特徵部件與結構。額外的特徵部件可於半導體裝置200上提供電連結。舉例來說，多層內連線包括垂直內連線(例如傳統介層窗或接觸窗)與水平內連線(例如金屬導線)。不同的內連線特徵部件可以不同導電材料(包括銅、鎢及/或矽化物)來實施。
所揭露的半導體裝置200係可使用於不同的應用中，例如數位線路(digital circuit)、影像感測裝置(imaging sensor devices)、相異半導體裝置(hetero-semiconductor device)、動態隨機存取記憶體(dynamic random access memory,DRAM)之晶胞(cell)、單電子電晶體(single electron transistor,SET)及/或其他微電子裝置(在此集體被稱為微電子裝置)。當然，本揭露的各種型態亦可應用於及/或輕易地適用於其他種類的電晶體，包括單閘極電晶體(single-gate transistors)、雙閘極電晶體(double-gate transistors)及其他多閘極電晶體(multi-gate transistors)，且可採用於許多不同應用中，包括感測器晶胞、記憶體晶胞、邏輯晶胞及其他種晶胞。
上述方法100提供一改良的製程與半導體裝置200。上述方法100在製造過程中提供較佳的表面形貌，進而提供適當的黃光微影/蝕刻製程以形成較佳的裝置關鍵尺寸與裝置效能。此方法100可輕易地實施於當前的製程與技術中，進而降低花費與減少複雜度。不同的實施例可具備不同的優點，且沒有特定的優點是任何實施例都必定需要的。
因此，本發明所提供的是一種半導體裝置。例示性的半導體裝置包括一基板，其包括一閘極結構，此閘極結構分隔源極/汲極特徵部件。此半導體裝置更包括一第一介電層，形成於該基板上，此第一介電層包括一第一內連線結構，其與源極/汲極特徵部件形成電性接觸。此半導體裝置又更包括一中介層，形成於第一介電層上，此中介層具有一上表面，其大體上與第一內連線結構的一上表面共平面。此半導體裝置又更包括一第二介電層，形成於中介層上，此第二介電層包括一第二內連線結構，其與第一內連線結構形成電性接觸，及一第三內連線結構，其與閘極結構形成電性接觸。
在一些實施例中，此半導體裝置更包括一矽化物層，設置於源極/汲極特徵部件上，此矽化物層係介於源極/汲極特徵部件與第一內連線結構之間。在各種不同的實施例中，此半導體裝置更包括一阻障層，設置於矽化物層上，此阻障層係介於矽化物層與第一內連線結構之間。
在一些實施例中，中介層包括一硬遮罩。在各種不同的實施例中，第一、第二及第三內連線結構包括一材料，其係選自於由鋁(Al)、鎢(W)及銅(Cu)所組成之群組。在特定的 實施例中，中介層具有一高度介於約30埃至約300埃之間。在其他實施例中，閘極結構包括一閘極介電層與一閘極電極，此閘極電極係與第三內連線結構形成電性接觸。
本發明亦提供一種半導體裝置的不同實施例。此半導體裝置包括一基板，其包括一閘極結構，此閘極結構橫跨一通道區域且分隔源極/汲極特徵部件，此閘極結構包括一閘極電極，此閘極結構具有位於一第一平面的一上表面。此半導體裝置更包括一第一介電層，形成於源極/汲極特徵部件上。此半導體裝置又更包括一第一內連線結構，延伸貫穿第一介電層與形成於第一介電層上的一中介層，此第一內連線結構係與源極/汲極特徵部件形成電性接觸，此第一內連線結構具有位於一第二平面的一上表面，其不同於位於第一平面的閘極結構的上表面。此半導體裝置又更包括一第二介電層，形成於中介層上。此半導體裝置又更包括一第二內連線結構，延伸貫穿第二介電層，此第二內連線結構係與第一內連線結構形成電性接觸。此半導體裝置又更包括一第三內連線結構，延伸貫穿第二介電層與中介層，此第三內連線結構係與閘極結構形成電性接觸。
在一些實施例中，此半導體裝置更包括一矽化物層，設置於源極/汲極特徵部件上，此矽化物層係介於源極/汲極特徵部件與第一內連線結構之間。在各種不同的實施例中，此半導體裝置更包括一阻障層，設置於矽化物層上，此阻障層係介於矽化物層與第一內連線結構之間。
在一些實施例中，中介層包括一硬遮罩。在各種 不同的實施例中，第一、第二及第三內連線結構包括一材料，其係選自於由鋁(Al)、鎢(W)及銅(Cu)所組成之群組。
本發明亦提供一種半導體裝置的製造方法。一例示性的方法包括提供一基板，其包括一閘極結構，此閘極結構分隔源極/汲極特徵部件。此方法更包括於該基板上形成一第一介電層，此第一介電層包括一第一內連線結構，其與源極/汲極特徵部件形成電性接觸。此方法又更包括於第一介電層上形成一中介層，此中介層具有一上表面，其大體上與第一內連線結構的一上表面共平面。此方法又更包括於中介層上形成一第二介電層，此第二介電層包括一第二內連線結構，其與第一內連線結構形成電性接觸，及一第三內連線結構，其與閘極結構形成電性接觸。
在一些實施例中，此方法更包括於源極/汲極特徵部件上形成一矽化物層，此矽化物層係介於源極/汲極特徵部件與第一內連線結構之間。在各種不同的實施例中，此方法更包括於矽化物層上形成一阻障層，此阻障層係介於矽化物層與第一內連線結構之間。
在一些實施例中，形成中介層包括形成一硬遮罩。在各種不同的實施例中，第一、第二及第三內連線結構包括一材料，其係選自於由鋁(Al)、鎢(W)及銅(Cu)所組成之群組。在特定的實施例中，中介層具有一高度介於約30埃至約300埃之間。在其他實施例中，閘極結構包括一閘極介電層與一閘極電極。在一些實施例中，基板係為一塊體矽或為一絕緣層上覆矽結構。
以上概略說明了本發明數個實施例的特徵部件，使所屬技術領域中具有通常知識者對於本發明的各種型態可更為容易理解。任何所屬技術領域中具有通常知識者應瞭解到本揭露可輕易作為其它製程與結構的設計或變更基礎，以進行相同於本發明實施例的目的及/或獲得相同的優點。任何所屬技術領域中具有通常知識者也可理解與上述等同的製程與結構並未脫離本揭露之精神和保護範圍內，且在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。
200‧‧‧半導體裝置
210‧‧‧基板
212‧‧‧閘極結構
214‧‧‧源極/汲極特徵部件
216‧‧‧閘極介電層
218‧‧‧閘極電極
220‧‧‧閘極間隙壁
222‧‧‧第一介電層
224‧‧‧中介層
230‧‧‧矽化物層
232、248‧‧‧阻障層
234‧‧‧第一內連線結構
236‧‧‧第二介電層
250‧‧‧第二內連線結構
252‧‧‧內連線結構

Claims (10)

  1. 一種半導體裝置，包括：一基板，其包括一閘極結構，該閘極結構分隔源極/汲極特徵部件；一第一介電層，形成於該基板上，該第一介電層包括一第一內連線結構，其與該源極/汲極特徵部件形成電性接觸；一中介層，形成於該第一介電層上，該中介層具有一上表面，其大體上與該第一內連線結構的一上表面共平面；以及一第二介電層，形成於該中介層上，該第二介電層包括一第二內連線結構，其與該第一內連線結構形成電性接觸，及一第三內連線結構，其與該閘極結構形成電性接觸。
  2. 如申請專利範圍第1項所述之半導體裝置，更包括：一矽化物層，設置於該源極/汲極特徵部件上，該矽化物層係介於該源極/汲極特徵部件與該第一內連線結構之間；以及一阻障層，設置於該矽化物層上，該阻障層係介於該矽化物層與該第一內連線結構之間。
  3. 如申請專利範圍第2項所述之半導體裝置，更包括一阻障層，設置於該矽化物層上，該阻障層係介於該矽化物層與該第一內連線結構之間。
  4. 如申請專利範圍第1項所述之半導體裝置，其中該中介層 包括一硬遮罩。
  5. 如申請專利範圍第1項所述之半導體裝置，其中該第一、該第二及該第三內連線結構包括一材料，其係選自於由鋁、鎢及銅所組成之群組。
  6. 如申請專利範圍第1項所述之半導體裝置，其中該中介層具有一高度介於30埃至300埃之間。
  7. 如申請專利範圍第1項所述之半導體裝置，其中該閘極結構包括一閘極介電層與一閘極電極，該閘極電極係與該第三內連線結構形成電性接觸。
  8. 一種半導體裝置，包括：一基板，其包括一閘極結構，該閘極結構橫跨一通道區域且分隔源極/汲極特徵部件，該閘極結構包括一閘極電極，該閘極結構具有位於一第一平面的一上表面；一第一介電層，形成於該源極/汲極特徵部件上；一第一內連線結構，延伸貫穿該第一介電層與形成於該第一介電層上的一中介層，該第一內連線結構係與該源極/汲極特徵部件形成電性接觸，該第一內連線結構具有位於一第二平面的一上表面，其不同於位於該第一平面的該閘極結構的該上表面；一第二介電層，形成於該中介層上；一第二內連線結構，延伸貫穿該第二介電層，該第二內連線結構係與該第一內連線結構形成電性接觸；以及一第三內連線結構，延伸貫穿該第二介電層與該中介層，該第三內連線結構係與該閘極結構形成電性接觸。
  9. 如申請專利範圍第8項所述之半導體裝置，更包括：一矽化物層，設置於該源極/汲極特徵部件上，該矽化物層係介於該源極/汲極特徵部件與該第一內連線結構之間；以及一阻障層，設置於該矽化物層上，該阻障層係介於該矽化物層與該第一內連線結構之間。
  10. 一種半導體裝置的製造方法，包括：提供一基板，其包括一閘極結構，該閘極結構分隔源極/汲極特徵部件；於該基板上形成一第一介電層，該第一介電層包括一第一內連線結構，其與該源極/汲極特徵部件形成電性接觸；於該第一介電層上形成一中介層，該中介層具有一上表面，其大體上與該第一內連線結構的一上表面共平面；以及於該中介層上形成一第二介電層，該第二介電層包括一第二內連線結構，其與該第一內連線結構形成電性接觸，及一第三內連線結構，其與該閘極結構形成電性接觸。
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