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CN103972213B - 具有多级互连的半导体器件及其形成方法 - Google Patents

具有多级互连的半导体器件及其形成方法 Download PDF

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CN103972213B CN201310169593.XA CN201310169593A CN103972213B CN 103972213 B CN103972213 B CN 103972213B CN 201310169593 A CN201310169593 A CN 201310169593A CN 103972213 B CN103972213 B CN 103972213B
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Abstract

本发明公开了一种半导体器件和制造半导体器件的方法。一个示例性的半导体器件包括衬底，该衬底包括分开源极和漏极（S/D）部件的栅极结构。该半导体器件进一步包括形成在衬底上方的第一介电层，该第一介电层包括与S/D部件电接触的第一互连结构。该半导体器件进一步包括形成在第一介电层上方的中间层，该中间层具有与第一互连结构基本上共面的顶面。该半导体器件进一步包括形成在中间层上方的第二介电层，该第二介电层包括与第一互连结构电接触的第二互连结构和与栅极结构电接触的第三互连结构。本发明还提供了一种具有多级互连的半导体器件及其形成方法。

Description

具有多级互连的半导体器件及其形成方法
技术领域
本发明涉及半导体领域，更具体地，本发明涉及一种具有多级互连的半导体器件及其形成方法。
背景技术
半导体集成电路（IC）工业经历了迅速的发展。在IC的发展过程中，通常增大了功能密度（即，每个芯片区域的互连器件数量），而减小了几何尺寸（即，使用制造工艺可以产生的最小部件）。这种按比例缩小的工艺的优点在于提高了生产效率并且降低了相关费用。这种按比例缩小也增加了IC的加工和制造的复杂性，并且为了实现这些发展，IC的加工和制造也需要类似的发展。
例如，当半导体工业发展到追求更高器件密度、更高性能以及更低费用的纳米技术工艺节点时，在制造和设计两者方面的挑战导致出现在单个衬底上制造不同类型的集成电路器件的发展。然而，随着按比例减小的继续，在单个衬底上形成用于不同类型集成电路器件的互连被证实是困难的。因此，尽管现有的集成器件和集成电路器件的制造方法已经大体上满足其预期的目的，但并不是在所有方面均完全令人满意的。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种半导体器件，包括：衬底，包括将源极和漏极（S/D）部件分隔开的栅极结构；第一介电层，形成在所述衬底上方，所述第一介电层包括与所述S/D部件电接触的第一互连结构；中间层，形成在所述第一介电层上方，所述中间层的底面与所述第一互连结构的顶面基本上共面；以及第二介电层，形成在所述中间层上方，所述第二介电层包括与所述第一互连结构电接触的第二互连结构和与所述栅极结构电接触的第三互连结构。
在所述半导体器件中，进一步包括：设置在所述S/D部件上的硅化物层，所述硅化物层介于所述S/D部件和所述第一互连结构之间。
在所述半导体器件中，进一步包括：设置在所述硅化物层上的阻挡层，所述阻挡层介于所述硅化物层和所述第一互连结构之间。
在所述半导体器件中，所述中间层包括硬掩模。
在所述半导体器件中，所述第一互连结构、所述第二互连结构和所述第三互连结构包括选自于由铝（Al）、钨（W）和铜（Cu）所构成的组中的材料。
在所述半导体器件中，所述中间层的高度在大约30埃至大约300埃的范围内。
在所述半导体器件中，所述栅极结构包括栅极电介质和栅电极，所述栅电极与所述第三互连结构电接触。
根据本发明的另一方面，提供了一种半导体器件，包括：衬底，包括横跨沟道区域且将源极和漏极（S/D）部件分隔开的栅极结构，所述栅极结构包括栅电极，所述栅电极的顶面在第一平面中；第一介电层，形成在所述S/D部件上方；第一互连结构，延伸穿过所述第一介电层并且延伸穿过形成在所述第一介电层上方的中间层，所述第一互连结构与所述S/D部件电接触，所述第一互连结构的顶面在第二平面中，所述第二平面不同于所述栅极结构的顶面所在的所述第一平面；第二介电层，形成在所述中间层上方；第二互连结构，延伸穿过所述第二介电层，所述第二互连结构与所述第一互连结构电接触；以及第三互连结构，延伸穿过所述第二介电层且延伸穿过所述中间层，所述第三互连结构与所述栅极结构电接触。
在所述半导体结构中，进一步包括：设置在所述S/D部件上的硅化物层，所述硅化物层介于所述S/D部件和所述第一互连结构之间。
在所述半导体结构中，进一步包括：设置在硅化物层上的阻挡层，所述阻挡层介于所述硅化物层和所述第一互连结构之间。
在所述半导体结构中，所述中间层包括硬掩模。
在所述半导体结构中，所述第一互连结构、所述第二互连结构和所述第三互连结构包括选自于由铝（Al）、钨（W）和铜（Cu）所构成的组中的材料。
根据本发明的又一方面，提供了一种制造方法，包括：提供衬底，所述衬底包括将源极和漏极（S/D）部件分隔开的栅极结构；在所述衬底上方形成第一介电层，所述第一介电层包括与所述S/D部件电接触的第一互连结构；在所述第一介电层上方形成中间层，所述中间层的底面与所述第一互连结构的顶面基本上共面；以及在所述中间层上方形成第二介电层，所述第二介电层包括与所述第一互连结构电接触的第二互连结构和与所述栅极结构电接触的第三互连结构。
在所述方法中，进一步包括：在所述S/D部件上方形成硅化物层，所述硅化物层介于所述S/D部件和所述第一互连结构之间。
在所述方法中，进一步包括：在所述硅化物层上方形成阻挡层，所述阻挡层介于所述硅化物层和所述第一互连结构之间。
在所述方法中，形成所述中间层包括：形成硬掩模。
在所述方法中，所述第一互连结构、所述第二互连结构和所述第三互连结构包括选自于由铝（Al）、钨（W）和铜（Cu）所构成的组中的材料。
在所述方法中，所述中间层的厚度在大约30埃至大约300埃的范围内。
在所述方法中，所述栅极结构包括栅极电介质和栅电极。
在所述方法中，所述衬底是体硅或绝缘体上硅（SOI）。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1是流程图，示出了根据本发明的多个方面制造半导体器件的方法；
图2-图18示出了根据图1的方法，半导体器件的一个实施例在制造的各个阶段中的概括的截面侧视图。
具体实施方式
为了实施本发明的不同特征，下面的公开内容提供了不同的实施例或实例。下面描述了部件和布置的具体实例以简化本发明。当然，这些仅仅是实例并不是限制性的。例如，例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括其他部件可以形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考符号和/或字符。这种重复用于简化和清楚，并且其本身不表示所述多个实施例和/或配置之间的关系。同时，在不背离本发明的范围的条件下可以不同于在此示出的示例性实施例的方式布置、组合或配置此处公开的部件。应该理解，尽管此处没有明确地描述，但本领域的技术人员将能够得出各种体现本发明的原则的等效方式。
现代半导体器件可以使用互连在半导体晶圆上的各个组件和部件之间执行电布线以及与外部器件建立电连接。该互连结构可以包括在不同互连层的金属线之间提供电连接的多个通孔/触点。随着半导体器件制造技术持续发展，半导体器件上的各种部件的尺寸变得越来越小，包括形成互连的通孔和金属线的尺寸。这导致出现了制造挑战。例如，互连的形成可以包括一种或更多种光刻、蚀刻和沉积工艺。与这些工艺相关的变化（例如，表面状况变化，临界尺寸统一性变化或光刻叠加错误）不利地影响半导体器件的性能。另外声明，器件按比例缩小工艺可能对用于形成互连的工艺提出更为严格的要求。因此，需要不受到上述问题影响的制造方法和器件。
根据本发明的多个方面，公开了一种包括互连结构的半导体器件。该互连结构包括多个金属层。除了其他的以外，形成多个金属层的方法可以考虑通过改善半导体器件的表面状况和临界尺寸来减少制造变化。下面将更为详细地描述包括诸如，互连结构的半导体器件的各个方面。
参考图1和图2至图18，下面将集中描述方法100和半导体器件200。图1是根据本发明的多个方面制造集成电路器件的方法100的流程图。方法100以框102为开始，其中，提供了包括栅极结构的衬底。该衬底可以包括处在栅极结构的任意一侧上的源极和漏极S/D部件。在框104中，在衬底上方形成了第一介电层，在第一介电层上方形成了硬掩模，在硬掩模上方形成了牺牲的介电层，并且在牺牲的介电层上方形成了第一图案化的光刻胶。该方法继续进行框106，其中，使用第一图案化的光刻胶蚀刻牺牲的介电层、硬掩模以及第一介电层，由此形成了第一沟槽且露出衬底的顶面。该方法继续进行框108，其中，在第一沟槽内的衬底的被露出的顶面上方形成第一互连结构并且在衬底上执行第一化学机械抛光（CMP）工艺，由此露出硬掩模的顶面且平坦化衬底的顶面。在框110中，在硬掩模上方形成第二介电层且在第二介电层上方形成第二图案化的光刻胶。该方法继续进行框112，其中，使用第二图案化的光刻胶蚀刻第二介电层，从而形成第二沟槽且露出第一互连的顶面并且由此形成第三沟槽且露出栅极结构的顶面。在框114中，在第二沟槽内的第一互连的露出的顶面上方形成第二互连且在第三沟槽内的栅极结构的露出的顶面上方形成第三互连，且执行第二CMP工艺来平坦化衬底的顶面。方法100继续进行框116，其中，完成了集成电路器件的制造。可以在方法100之前、期间和之后提供额外的步骤且对于该方法的其他实施例而言所描述的步骤中的一些可以被替换或删除。下面的论述示出了可以根据图1的方法100制造的半导体器件200的多个实施例。
图2至图18示出了根据图1的方法，半导体器件200的一个实施例在制造的多个阶段中的概括性的顶部视图和截面侧视图。应该理解，半导体器件200可以包括多个其他器件和部件，诸如，晶体管（例如，双极结型晶体管）、电阻器、电容器、二极管、熔丝等。因此，为了清楚而简化了图2-图18从而更好地理解本发明的发明理念。可以将额外的部件添加到半导体器件200中，并且在半导体器件200的其他实施例中下面所述的部件中的一些可以被替换或删除。
参考图2，示出了半导体器件的概括性的截面侧视图。半导体器件200包括衬底210。衬底210，例如，可以是块衬底或绝缘体上硅（SOI）衬底。该衬底可以包括元素半导体，诸如，晶体结构中的硅或锗；化合物半导体，诸如，硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟，和/或锑化铟；或它们的组合。可以使用隔离通过注入氧化物（SIMOX）、晶圆接合和/或其他适合的方法的来制造SOI衬底。应该理解，虽然本发明提供了示例性的衬底，但本发明和权利要求的范围并不应局限于具体的实例，除非特别声明。
仍参考图2，衬底210包括栅极结构212，该栅极结构横跨具有形成在任意一侧上的源极/漏极（S/D）部件214的沟道区域。该S/D部件可以包括轻掺杂的S/D部件和重掺杂的S/D部件。可以通过将p型或n型掺杂物或杂质注入到衬底210中而形成该S/D部件。可以通过包括热氧化、多晶硅沉积、光刻、离子注入、蚀刻的方法以及各种其他方法来形成S/D部件214。可以从通过外延工艺形成的S/D部件中得到S/D部件214。
仍参考图2，栅极结构212可以包括栅极介电层216，该层包括形成在衬底210上方的界面层/高k介电层。界面层可以包括形成在衬底210上的氧化硅层（SiO2）或氮氧化硅（SiON）。高k介电层可以通过原子层沉积（ALD）或其他适合的技术形成在界面层上。高k介电层可以包括氧化铪（HfO2）。可选地，该高k介电层可以任选地包括其他高k电介质，诸如，TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、它们的组合或其他适合的材料。另外，高k栅极介电层可以包括多层配置，诸如，HfO2/SiO2或HfO2/SiON。
栅极结构212可以另外包括形成在栅极介电层216上方的栅电极218。形成栅电极218可以包括形成多个层，例如，界面层、介电层、高k层、覆盖层、功函金属和栅电极。可以使用先栅极工艺或后栅极工艺进行处理。先栅极工艺包括形成最终栅极结构。后栅极工艺包括形成伪栅极结构以及在后续的处理中执行栅极替换工艺，该栅极替换工艺包括去除伪栅极结构和根据上述方法形成最终栅极结构。
栅极结构212包括形成在栅电极218的侧壁上和衬底210上的栅极隔离件220。通过任意适合的工艺将栅极隔离件220形成为任意适合的厚度。栅极隔离件220包括介电材料，诸如，氮化硅、氧化硅、氮氧化硅、其他适合的材料和/或它们的组合。
进一步参考图2，形成在衬210上方的是处在栅极结构212上的第一介电层222。第一介电层222可以包括氧化硅、等离子体增强的氧化物（PEOX）、氮氧化硅、低k材料或其他适合的材料。可以通过化学汽相沉积（CVD）、高密度等离子体CVD（HDP-CVD）、旋涂、物理汽相沉积（PVD或溅射）、等离子体增强的CVD或其他适合的方法形成第一介电层222。CVD工艺，例如，可以使用化学药剂，包括六氯乙硅烷（HCD或Si2Cl6）、二氯甲硅烷（DCS或SiH2Cl2）、双（叔丁基氨基）硅烷（BTBAS或C8H22N2Si）和乙硅烷（DS或Si2H6）。在本实施例中，通过化学机械剖光（CMP）工艺平坦化介电层222的顶面。该CMP工艺停止在栅极结构212的顶面上。在可选的实施例中，不执行CMP工艺。
参考图3，在第一介电层222上方和栅极结构218上方形成中间层224。在本实施例中，中间层224是硬掩模层。在可选的实施例中，中间层224是任意适合的层。虽然本发明将以中间层224是硬掩模的实例继续，但应该理解，本公开并不局限于这个实施例，除非特别声明。可以通过任意适合的工艺将硬掩模224形成为任意适合的厚度/高度（h）。例如，绝缘层214的高度（h）可以在大约30埃至大约300埃之间。形成在硬掩模224上方的是牺牲介电层226。该牺牲介电层226可以被用于保护下面的硬掩模224且有助于进行处理。牺牲介电层226可以包括氧化硅、等离子体增强的氧化物（PEOX）、氮氧化硅、低k材料或其他适合的材料。可以通过化学汽相沉积（CVD）、高密度等离子体CVD（HDP-CVD）、旋涂、物理汽相沉积（PVD或溅射）、等离子体增强的CVD、或其他适合的方法形成牺牲的介电层226。CVD工艺，例如，可以使用化学药剂，包括六氯乙硅烷（HCD或Si2Cl6）、二氯甲硅烷（DCS或SiH2Cl2）、双（叔丁基氨基）硅烷（BTBAS或C8H22N2Si）和乙硅烷（DS或Si2H6）。
仍参考图3，形成在牺牲的介电层226上的是图案化的光刻胶层228。可以通过任意适合的工艺图案化光刻胶层228。光刻胶层228图案化可以包括以下处理步骤，软烘焙、掩模校准、曝光图案、曝光后烘焙、显影光刻胶和硬烘焙。也可以通过其他适合的方法（诸如，无掩模光刻、电子束写入、离子束写入和分子压印）来实施或替代图案化。在其他实施例中，图案化的光刻胶层228包括下面的硬掩模。
参考图4，通过蚀刻牺牲的介电层226、硬掩模224和第一介电层222的部分从而暴露出衬底210的顶面来形成第一组沟槽228。该蚀刻工艺使用图案化的光刻胶层228来限定待被蚀刻的区域。该蚀刻工艺可以是单步骤或多步骤蚀刻工艺。另外，该蚀刻工艺可以包括湿式蚀刻、干式蚀刻或它们的组合。干式蚀刻工艺可以是各向异性蚀刻工艺。该蚀刻工艺可以使用反应离子蚀刻（RIE）和/或其他适合的工艺。在一个实例中，使用的是包括有化学药剂的干式蚀刻，该化学药剂包括含氟气体。在实例的发展中，干式蚀刻的化学药剂包括CF4、SF6或NF3。在本实施例中，蚀刻工艺是三步骤蚀刻工艺，其中，使用第一工艺来蚀刻牺牲的介电层226，使用第二工艺来蚀刻硬掩模224，以及使用第三工艺来蚀刻第一介电层222。
仍参考图4，在蚀刻工艺之后，可以通过任意适合的工艺去除图案化的光刻胶层228。例如，通过液态的“抗蚀剂剥离液”来去除第二图案化的光刻胶层228，该抗蚀剂剥离液化学地改变抗蚀剂从而使得其不再粘附下面的硬掩模。可选地，可以通过含等离子体的氧气通过氧化来去除图案化的光刻胶层228。
仍参考图4，形成在S/D部件214上方的是硅化物层230。可以使用硅化物层230来减小后续形成的触点/互连的接触阻抗。形成硅化物层230可以包括在S/D部件214上沉积金属层。用于硅化物的金属层可以包括钛、镍、钴、铂、钯、钨、钽、铒或任意适合的材料。金属层接触衬底210的S/D部件214内的硅。将具有适合温度的退火工艺应用于半导体器件200，从而使得金属层和S/D部件214的硅发生反应从而形成硅化物。所形成的硅化物层230可以具有任何适合的成分和相位，这由包括了退火温度和金属层厚度的多个参数来决定。在一些实施例中，可以在硅化物层上方形成金属阻挡，由此来改进可靠性。由于牺牲的介电层226处在硬掩模224上方，所以形成硅化物层并不影响硬掩模224（例如，没有金属沉积在硬掩模224上）。
参考图5，阻挡层232形成在半导体器件200上方且处在沟槽228内的硅化物层230上方。阻挡层232可以是多层阻挡层，其包括由钛（Ti）和氮化钛（TiN）或任意合适的材料构成的交替的层。沉积在阻挡层232上方且处在沟槽228内的是被用于形成互连结构234的导电材料。第一互连结构234的导电材料包括金属，诸如，铝（Al）、钨（W）和铜（Cu）。可以通过化学汽相沉积（CVD）、物理汽相沉积（PVD）、原子层沉积（ALD）、高密度等离子体CVD（HDPCVD）、电镀、其他适合的方法和/或它们的组合来形成第一互连结构234。如所示的那样，第一互连结构234沉积在阻挡层232上方和硅化物层230上方并且与S/D部件214电接触。由于牺牲的介电层226处在硬掩模224之上，所以形成第一互连结构224并不影响硬掩模224（例如，没有导电材料沉积在硬掩模224上）。
参考图6，执行CMP工艺来去除半导体器件200的顶部上的多余材料并且平坦化半导体器件200的顶面。该CMP工艺停止在硬掩模224上。
参考图7，形成第二介电层236和第二图案化的光刻胶层238。第二介电层236在材料成分和形成方面大体上类似于第一介电层222。在可选的实施例中，它们是不同的。第二图案化的光刻胶层238在材料成分和形成方面大体上类似于第一光刻胶层228（见图2）。在可选的实施例中，它们是不同的。
参考图8，通过蚀刻第二介电层236由此暴露出第一互连结构234的顶面来形成第二组沟槽240，并且通过蚀刻第二介电层236和硬掩模224由此暴露出栅电极218的顶面来形成第三沟槽242。该蚀刻工艺使用图案化的光刻胶层228来限定出待被蚀刻的区域。该蚀刻工艺可以是单步骤或多步骤蚀刻工艺。另外，该蚀刻工艺可以包括湿式蚀刻、干式蚀刻或它们的组合。干式蚀刻工艺可以是各向异性蚀刻工艺。该蚀刻工艺可以使用反应离子蚀刻（RIE）和/或其他适合的工艺。在一个实例中，使用的是包括有化学药剂的干式蚀刻，该化学药剂包括含氟气体。在实例的发展中，干式蚀刻的化学药剂包括CF4、SF6或NF3。在本实施例中，用于形成第二组沟槽240的蚀刻工艺是单步骤蚀刻工艺而用于形成第三沟槽242的蚀刻工艺是两步骤蚀刻工艺。在用于形成第三沟槽242的两步骤蚀刻工艺中，使用第一蚀刻来蚀刻第二介电层236而使用第二蚀刻来蚀刻栅电极218上方的硬掩模224。
仍参考图8，在蚀刻工艺之后，可以通过任意适合的工艺去除第二图案化的光刻胶层238。例如，通过液态的“抗蚀剂剥离液”来去除第二图案化的光刻胶层238，该抗蚀剂剥离液化学地改变抗蚀剂从而使得其不再粘附下面的硬掩模。可选地，可以通过含等离子体的氧气通过氧化来去除第二图案化的光刻胶层238。
参考图9-图12，在可选的实施例中，除了使用上面参考图7-图8描述的单光刻/蚀刻工艺以外，还使用了独立的光刻/蚀刻工艺来形成第二组沟槽240，并且使用独立的光刻/蚀刻工艺来形成第三沟槽242。例如，如图9所示，提供了具有被限定在S/D区域214上方的开口的图案化的光刻胶244。随后，如图10中所示，使用蚀刻工艺来蚀刻第二介电层236，由此暴露出第一互连结构234的顶面且形成第二组沟槽240。在该实例的发展中，如图11所示，提供了另一个具有被限定在栅电极218之上的开口的图案化的光刻胶246。图案化的光刻胶246可以基本填充第二组沟槽240。在提供了图案化的光刻胶246之后，如图12所示，使用蚀刻工艺来蚀刻第二介电层236和硬掩模224，由此暴露出栅电极218的顶面。用于形成第二组沟槽240和第三沟槽242的两个独立的图案化/蚀刻工艺如图9-图12所示可以被使用在光刻的分辨率受到局限从而使得图案极为贴近无法被精确地限定（例如，临界尺寸不符合单蚀刻工艺）的地方。应该理解，参考图9-图12所描述的光刻胶244和246在材料成分和形成方面可以类似于光刻胶238。同时，应该理解，参考图9-图12所描述的蚀刻工艺可以类似于参考图7-图8所描述的蚀刻工艺。
参考图13-图16，在可选的实施例中，除了图9-图12所示的首先形成第二沟槽240然后形成第三沟槽242以外，还可以先形成第三沟槽242然后再形成第二沟槽240。例如，如图13所示，提供了具有被限定在栅电极218上方的开口的图案化的光刻胶246。此后，如图14所示，使用蚀刻工艺来蚀刻第二介电层236和硬掩模224，由此暴露出栅电极218的顶面且形成第三沟槽242。在该实例的发展中，如图15所示，提供了另一个具有被限定在S/D区域214之上的开口的图案化的光刻胶244。图案化的光刻胶244可以基本填充第三沟槽242。在提供了图案化的光刻胶244之后，如图16所示，使用蚀刻工艺来蚀刻第二介电层236，由此暴露出第一互连结构234的顶面且形成第二组沟槽240。用于形成第二组沟槽240和第三沟槽242的两个独立的图案化/蚀刻工艺如图13-图16所提供的那样可以被使用在光刻的分辨率受到局限从而使得图案极为贴近无法被精确地限定（例如，临界尺寸不符合单蚀刻工艺）的地方。应该理解，参考图13-图16所描述的光刻胶244和246在材料成分和形成方面可以类似于光刻胶238。同时，应该理解，参考图13-图16所描述的蚀刻工艺可以类似于参考图7-图8所描述的蚀刻工艺。
参考图17，在沟槽（图8，图12和图16的第二沟槽240和第三沟槽242）内部，阻挡层248形成在半导体器件200之上。阻挡层248可以是多层阻挡层，其包括由钛（Ti）和氮化钛（TiN）或其他适合的材料所构成的交替的层。沉积在阻挡层248上方且处在沟槽240内的是用于形成第二互连结构250和图8、图12和图16的第三沟槽242中的栅电极218的互连结构252的导电材料。第二互连结构250和栅电极218的互连结构252的导电材料可以包括金属，诸如，铝（Al）、钨（W）和铜（Cu）。可以通过化学汽相沉积（CVD）、物理汽相沉积（PVD）、原子层沉积（ALD）、高密度等离子体CVD（HDPCVD）、电镀、其他适合的方法和/或它们的组合来形成第二互连结构250和栅电极218的互连结构252的材料。
参考图18，执行CMP工艺来去除半导体器件200的顶部上的多余的互连结构材料并且平坦化半导体器件200的顶面。
如图18所示，半导体器件200包括具有栅极结构212的衬底210。衬底210另外包括具有与S/D部件214电连接的第一互连结构234的第一介电层222。第一互连结构234包括处在与栅极结构212的顶面所不同（即，更高）的平面中的顶面。该高度差基本上与硬掩模224的高度（h）相同。在第一介电层222上方形成的是第二介电层236，其包括与第一互连结构234电接触的第二互连结构250。第二互连结构250形成在阻挡层242上方和第一互连结构234上方且与S/D部件214电接触。阻挡层242的处在第二互连结构250下方的底面基本上与硬掩模225的顶面共面。第二介电层236还包括形成在栅电极218之上且与栅极结构212电接触的互连结构252。阻挡层242的处在互连结构252下方的底面基本上与栅极结构212的顶面共面。
所公开的半导体器件200可以包括通过后续的处理形成的额外的部件。例如，后续的处理可以进一步形成衬底上的多个触点/通孔/线和互连部件（例如，金属层和层间电介质）被配置成连接各个器件（诸如，晶体管、电阻器、电容器等）、部件和半导体器件200的结构。额外的部件可以为半导体器件200提供电互连。例如，多层互连包括纵向互连，诸如，传统的通孔或触点。各种互连部件可以实施各种材料，包括铜、钨和/或硅化物。
所公开的半导体器件200可以被用在多种应用中，诸如，数字电路、成像传感器器件、异质半导体器件、动态随机存储器（DRAM）单元、单电子晶体管（SET）和/或其他微电子器件（在此统称为微电子器件）。当然，本发明的多个方面也是可应用的和/或容易适用于其他类型晶体管，包括单栅极型晶体管、双栅极型晶体管以及其他多栅极型晶体管，并且可以被用在多种不同的应用中，包括传感器单元、存储器单元、逻辑单元及其他。
上述方法100被提供给改进的工艺和半导体器件200。上述方法100考虑到了在制造工艺过程中改善的表面状态，由此考虑到了导致产生改善的器件临界尺寸和器件性能的适合的光刻/蚀刻工艺。可以将方法100容易地实施到现有的制造工艺和技术中，由此降低了成本和最小化了复杂性。不同的实施例可以具有不同的优点，但没有特定的优点是任何实施例所必须的。
因此，提供了一种半导体器件。该示例性的半导体器件包括衬底，该衬底包括分开源极和漏极（S/D）部件的栅极结构。该半导体器件进一步包括形成在衬底上方的第一介电层，该第一介电层包括与S/D部件电接触的第一互连结构。该半导体器件进一步包括形成在第一介电层上方的中间层，该中间层具有与第一互连结构的顶面基本上共面的底面。该半导体器件进一步包括形成在中间层上方的第二介电层，该第二介电层包括与第一互连结构电接触的第二互连结构和与栅极结构电接触的第三互连结构。
在一些实施例中，半导体器件进一步包括设置在S/D部件上的硅化物层，该硅化物层介于S/D部件和第一互连结构之间。在各个实施例中，半导体器件进一步包括设置在硅化物层上的阻挡层，该阻挡层介于硅化物层和第一互连结构之间。
在一些实施例中，中间层包括硬掩模。在各个实施例中，第一、第二和第三互连结构包括选自于由铝（Al）、钨（W）和铜（Cu）所构成的组中的材料。在特定实施例中，该中间层具有在大约30埃和大约300埃范围之间的高度。在其他实施例中，栅极结构包括栅极电介质和栅电极，该栅极电介质与第三互连结构电接触。
还提供了半导体器件的一个可选的实施例。该半导体器件包括衬底，该衬底包括横跨沟道区域且分开源极和漏极（S/D）部件的栅极结构，该栅极结构包括栅电极，该栅电极具有处在第一平面中的顶面。半导体进一步包括形成在S/D部件上方的第一介电层。该半导体进一步包括延伸穿过第一介电层且穿过形成在第一介电层上方的中间层的第一互连结构，该第一互连结构与S/D部件电接触，该第一互连结构具有处在第二平面中的顶面，该第二平面不同于栅极结构的顶面的第一平面。半导体进一步包括形成在中间层之上的第二介电层。半导体进一步包括延伸穿过第二介电层的第二互连结构，该第二互连结构与第一互连结构电接触。半导体进一步包括延伸穿过第二介电层且穿过中间层的第三互连结构，该第三互连结构与栅极结构电接触。
在一些实施例中，半导体器件进一步包括设置在S/D部件上的硅化物层，该硅化物层介于S/D部件和第一互连结构之间。在各个实施例中，半导体器件进一步包括设置在硅化物层上的阻挡层，该阻挡层介于硅化物层和第一互连结构之间。
在一些实施例中，中间层包括硬掩模。在各个实施例中，第一、第二和第三互连结构包括选自于由铝（Al）、钨（W）和铜（Cu）所构成的组中的材料。
还提供了一种形成半导体器件的方法。该示例性的方法包括提供衬底，该衬底包括分开源极和漏极（S/D）部件的栅极结构。该方法进一步包括在衬底上方形成第一介电层，第一介电层包括与S/D部件电接触的第一互连结构。该方法进一步包括在第一介电层上方形成中间层，该中间层具有与第一互连结构的顶面基本上共面的底面。该方法进一步包括在中间层之上形成第二介电层，第二介电层包括与第一互连结构电接触的第二互连结构和与栅极结构电接触的第三互连结构。
在一些实施例中，该方法进一步包括在S/D部件之上形成硅化物层，该硅化物层介于S/D部件和第一互连结构之间。在各个实施例中，该方法进一步包括在硅化物层上方形成阻挡层，该阻挡层介于硅化物层和第一互连结构之间。
在一些实施例中，形成中间层包括形成硬掩模。在各个实施例中，第一、第二和第三互连结构包括选自于由铝（Al）、钨（W）和铜（Cu）所构成的组中的材料。在特定实施例中，该中间层具有在大约30埃和大约300埃范围之间的厚度。在另一个实施例中，该栅极结构包括栅极电介质和栅电极。在一些实施例中，衬底是体硅或绝缘体上硅（SOI）中的一个。
上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (20)

1.一种半导体器件，包括：
衬底，包括将源极和漏极(S/D)部件分隔开的栅极结构；
第一介电层，形成在所述衬底上方，所述第一介电层包括与所述S/D部件电接触的第一互连结构；
中间层，形成在所述第一介电层上方，所述中间层的顶面与所述第一互连结构的顶面基本上共面，并且所述中间层的底面与所述第一介电层的顶面以及所述栅极结构的顶面彼此共面；以及
第二介电层，形成在所述中间层上方，所述第二介电层包括与所述第一互连结构电接触的第二互连结构和与所述栅极结构电接触的第三互连结构。
2.根据权利要求1所述的半导体器件，进一步包括：设置在所述S/D部件上的硅化物层，所述硅化物层介于所述S/D部件和所述第一互连结构之间。
3.根据权利要求2所述的半导体器件，进一步包括：设置在所述硅化物层上的阻挡层，所述阻挡层介于所述硅化物层和所述第一互连结构之间。
4.根据权利要求1所述的半导体器件，其中，所述中间层包括硬掩模。
5.根据权利要求1所述的半导体器件，其中，所述第一互连结构、所述第二互连结构和所述第三互连结构包括选自于由铝(Al)、钨(W)和铜(Cu)所构成的组中的材料。
6.根据权利要求1所述的半导体器件，其中，所述中间层的高度在大约30埃至大约300埃的范围内。
7.根据权利要求1所述的半导体器件，其中，所述栅极结构包括栅极电介质和栅电极，所述栅电极与所述第三互连结构电接触。
8.一种半导体器件，包括：
衬底，包括横跨沟道区域且将源极和漏极(S/D)部件分隔开的栅极结构，所述栅极结构包括栅电极，所述栅电极的顶面在第一平面中；
第一介电层，形成在所述S/D部件上方；
第一互连结构，延伸穿过所述第一介电层并且延伸穿过形成在所述第一介电层上方的中间层，所述第一互连结构与所述S/D部件电接触，所述第一互连结构的顶面在第二平面中，所述第二平面不同于所述栅极结构的顶面所在的所述第一平面，其中所述中间层的底面与所述第一介电层的顶面以及所述栅极结构的顶面彼此共面；
第二介电层，形成在所述中间层上方；
第二互连结构，延伸穿过所述第二介电层，所述第二互连结构与所述第一互连结构电接触；以及
第三互连结构，延伸穿过所述第二介电层且延伸穿过所述中间层，所述第三互连结构与所述栅极结构电接触。
9.根据权利要求8所述的半导体结构，进一步包括：设置在所述S/D部件上的硅化物层，所述硅化物层介于所述S/D部件和所述第一互连结构之间。
10.根据权利要求9所述的半导体结构，进一步包括：设置在硅化物层上的阻挡层，所述阻挡层介于所述硅化物层和所述第一互连结构之间。
11.根据权利要求8所述的半导体结构，其中，所述中间层包括硬掩模。
12.根据权利要求8所述的半导体结构，其中，所述第一互连结构、所述第二互连结构和所述第三互连结构包括选自于由铝(Al)、钨(W)和铜(Cu)所构成的组中的材料。
13.一种半导体器件的制造方法，包括：
提供衬底，所述衬底包括将源极和漏极(S/D)部件分隔开的栅极结构；
在所述衬底上方形成第一介电层，所述第一介电层包括与所述S/D部件电接触的第一互连结构；
在所述第一介电层上方形成中间层，所述中间层的顶面与所述第一互连结构的顶面基本上共面，其中所述中间层的底面与所述第一介电层的顶面以及所述栅极结构的顶面彼此共面；以及
在所述中间层上方形成第二介电层，所述第二介电层包括与所述第一互连结构电接触的第二互连结构和与所述栅极结构电接触的第三互连结构。
14.根据权利要求13所述的方法，进一步包括：在所述S/D部件上方形成硅化物层，所述硅化物层介于所述S/D部件和所述第一互连结构之间。
15.根据权利要求14所述的方法，进一步包括：在所述硅化物层上方形成阻挡层，所述阻挡层介于所述硅化物层和所述第一互连结构之间。
16.根据权利要求13所述的方法，其中，形成所述中间层包括：形成硬掩模。
17.根据权利要求13所述的方法，其中，所述第一互连结构、所述第二互连结构和所述第三互连结构包括选自于由铝(Al)、钨(W)和铜(Cu)所构成的组中的材料。
18.根据权利要求13所述的方法，其中，所述中间层的厚度在大约30埃至大约300埃的范围内。
19.根据权利要求13所述的方法，其中，所述栅极结构包括栅极电介质和栅电极。
20.根据权利要求13所述的方法，其中，所述衬底是体硅或绝缘体上硅(SOI)。
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