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TW200840027A - Semiconductor device and a method of manufacturing the same - Google Patents

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Publication number
TW200840027A
TW200840027A TW096146569A TW96146569A TW200840027A TW 200840027 A TW200840027 A TW 200840027A TW 096146569 A TW096146569 A TW 096146569A TW 96146569 A TW96146569 A TW 96146569A TW 200840027 A TW200840027 A TW 200840027A
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TW
Taiwan
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well
insulating film
gate electrode
electrode
region
Prior art date
Application number
TW096146569A
Other languages
English (en)
Inventor
Kazuyoshi Shiba
Hideyuki Yashima
Yasushi Oka
Original Assignee
Renesas Tech Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Tech Corp filed Critical Renesas Tech Corp
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Description

200840027 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體裝置及其製造技術，尤其係關 於一種適用於具備非揮發性記憶體之半導體裝置之有效技 術。 【先前技術】 於半導體裝置中，有的半導體裝置之内部具有非揮發性 記憶體電路部’該非揮發性記憶體電路部係用以記憶例如 於修整日守、恢復時以及LCD (Liquid Crystal Device，液晶 顯不裝置）圖像調整時所使用之資訊或半導體裝置之製造 編號等相對較小容量之資訊。 具有此種非揮發性記憶體電路部之半導體裝置，例如於 曰本專利特開2001-185633號公報（專利文獻丨）中有所揭 示。於该文獻中揭示有一種單層·多晶EEpR〇M裝置，其於 藉由絕緣膜而絕緣配置於半導體基板上之單一導電層上構 成之 EEPROM (Electric Erasable Pr〇grammable Read 〇niy
Memory，電子可擦可程式唯讀記憶體）裝置中，可縮小每 一位元（bit)之面積。 又，例如於曰本專利特開2〇〇卜257324號公報（專利文獻 2)中，揭不有一種於以單層多晶快閃技術形成之非揮發性 記憶το件中，可提高資訊之長期保持性能之技術。 又，例如於USP6788574(專利文獻3)之圖7中，揭示有一 種電容部、寫入電晶體、讀出電晶體分別藉由_而隔離 開之結構。並且，於專利文獻3之圖4A-4C、c〇lumn 6_7 127241.doc 200840027 中，揭示有一種利用FN穿隧電流而進行寫入/消除之社 構。 、口 又，例如於日本專利特開2000-3 1 1 992號公報（專利文獻 4) 之圖1及其說明部分揭示有一種結構··於配置有雙層閘 極電極結構之記憶單元之記憶單元區域中，形成有由氮化 矽膜構成之第1絕緣膜，而於周邊電路區域中，並未形成 由氮化矽膜構成之絕緣膜。 、又，例如於日本專利特開2000—丨833丨3號公報（專利文獻 5) 之段落0065〜〇〇67以及圖8中揭示有一種技術··於半導體 基板上沈積氮化矽膜之後，利用光阻膜來覆蓋配置有雙層 閘極電極結構之記憶單元之記憶體陣列區域之氮化石夕膜， 並對邏輯LSI形成區域之氮化矽膜進行蝕刻而於閘極電極 之側面形成側壁間隔物。 [專利文獻1] 曰本專利特開200 1-1 85633號公報 } [專利文獻2] 曰本專利特開200 1-257324號公報 [專利文獻3] USP6788574之圖 7、圖 4A-4C [專利文獻4] 曰本專利特開2000-3 11992號公報（圖1) [專利文獻5 ] 曰本專利特開2000-1 833 13號公報（段落〇〇65〜0067及圖8) 【發明内容】 127241.doc 200840027 [發明所欲解決之問題] 且說作為半導體裝置之接觸孔形成技術，存在L SAQSelf Aligned Contact hole，自對準接觸孔）技術。 此技術中，於由氧化矽膜所形成之層間絕緣膜與半導體 基板之間，以覆蓋閘極電極或下層佈線之方式預先形成作 為蝕刻終止層而發揮功能之氮化矽膜，於層間絕緣膜上形 • 成接觸孔時，大幅取得氧化矽膜與氮化矽膜之蝕刻選擇 p 比。藉此，可提高用以於層間絕緣膜上形成接觸孔之微影 步驟中之尺寸或對準偏移之容限。 然而，當具有如上所述之非揮發性記憶體之半導體裝置 中使用L-SAC技術時，存在如下問題··若作為蝕刻終止層 而毛揮功旎之氮化矽膜在與非揮發性記憶體之浮動閘極電 極直接接觸之狀態下沈積於半導體基板上，則非揮發性記 憶體之資料保持特性會下降。 其原因如下所述。當藉由電漿化學氣相沈積 〇 Vap0r Deposltlon : CVD)法等而沈積上述氮化矽膜時，氮 化矽膜於其沈積之初期階段容易變成富矽膜。因此，若該 氮化石夕膜與浮動閘極電極之上表面直接接觸，則浮動㈣ _ 電極中之電荷會通過氮化矽膜之富矽部分而流至半導體基 _ 板側’並通過上述接觸孔内之插塞而放出。 本發明之目的在於提供一種可提高半導體裝置之可靠性 之技術，尤其係提供一種可提高非揮發性記憶體之資料保 持特性之技術。 ' 本發明之上述以及其他目的及新穎特徵由本說明書之記 127241.doc 200840027 載及附圖當可明瞭。 [解決問題之技術手段] 簡單說明本申請案中所揭示之發明中具代表性發明之概 要如下。 絕緣膜與上述半導體7 0 k千V體基板之弟丨主面之間，未形成含氮之 絕緣膜。 即’本發明包括：具備非揮發性記憶體之第1電路區域 以及具備上述非揮發性記憶體以外之電路之第2電路區 於上述第2電路區域中’於形成於上述半導體基板之 主面上的含氧之絕緣臈與上述半導體基板之間，形成 有含氮之絕緣膜，^上述第1電路區域中，於上述含氧之 [發明之效果] 簡單說明本中請案中所揭示之發明中由具代表性發明所 獲得之效果如下。 本毛月可提W半導體裝置之可靠性，尤其可提高非揮發 性記憶體之資料保持特性。 【實施方式】 於以下實施形態中，為了方便起見有其必要時，分為複 數個部分或者實施形態進行說明，除特別明示之情形以 外，、該等部分並非彼此毫無關聯，—方處於另—方之一部 刀或者全部變形例、詳細、補充說明等之關係。又，於以 :Λ施形態中’涉及要素之數等(包括個數、數值、量、 範：等)時，除特別明示之情形以及於原理上明確限定為 特定數之情形以外’並不限定為該特定數，既可為特定數 127241 .doc 200840027 乂上亦可為特定數以下。 其構成要素(亦包括要素而」以下Λ施形態中，就 以及於原理上明確認為二 = 而二，_明示之情形 的。同樣，於以下實施未必為必需 . 施形怨中，當涉及構成要素等之來 狀、位置關係等時，除 、 ^ 認為…L 之情形以及於原理上明確 好 LX外，可認為實質上包括近似或者類 似於她之構成要素等。該說明同樣適用於 Γ
及範圍。並且，於用以說明本實施形態之所有圖中，= f目同功能之部分標註相同之符號，並儘可能省略其重複 兒月u下’根據圖式對本發明之實施形態進行詳細說 明0 (實施形態1) ^，對具有快閃記憶體作為本發明者 所研究之非揮發性記憶體之半導體裝置之課題進行說明。 圖1表示具有本發明者所研究之快閃記憶體之半導體裝 置之主要部分剖面圖。符號表示快閃記憶體之記憶單 兀陣列(第1電路區域)’符號叫示主電路區域(第2電路區 或）再I，此處例示了主電路區域N以作為第2電路區 或仁此處所渭之第2電路區域除了包括主電路區域^^以 外，亦包括快閃記憶體以外之電路所配置之區域，例如快 閃記憶體之周邊電路之配置區域等。 構成半導體晶片之半導體基板（以下稱為基板）ls，例如 係由P型（第2導電型）之矽（Si)單晶所形成。基板ls具有沿 厚度方向相互位於相反側之主面（第i主面）以及背面（第2主 面）。於此基板is之主面上形成有隔離部TI。此隔離部耵 127241.doc •10- 200840027 係規定活性區域之部分。此處，隔離部叮例如係藉由向於 基板1 s之主面上挖掘之淺槽内嵌埋由氧化矽膜等構成之絕 緣膜而形成的、被稱為所謂之SGI (ShaU〇w Gr〇c)ve
Isolation，淺槽隔離）或者 STI (Shall〇w Treneh Isolati〇I1， 淺溝隔離）之槽形隔離部。 記憶單元陣列MR之浮動閘極電極fg係儲存用於資訊記 ^ 憶之電荷之部分。該浮動閘極電極FG例如係由如低電阻之 f, 多晶矽膜般的導電體膜所構成，並且係於電性浮游之狀態 (與其他導體絕緣之狀態）下形成。 於記憶單元陣列MR之浮動閘極電極FG的寬度方向左右 之基板is(夾持通道之兩側）上，形成有半導體區域ms。該 半導體區域MS具有低雜質濃度之半導體區域MS1、以及雜 質濃度高於MSI之高雜質濃度之半導體區域MS2。 低雜質濃度之半導體區域Ms丨，形成於較高雜質濃度之 半導體區域MS2更接近通道之位置上。低雜質濃度之半導 U 體區域MS1與高雜質濃度之半導體區域MS2為相同導電 型’且相互電性連接。 又，主電路區域N之閘極電極G係主電路形成用之 MIS.FETQ之閘極電極。在匕閘極電極G例如係由如低電阻之 ' 多晶矽膜般之導電體膜所形成。 於主電路區域Ν之閘極電極G的寬度方向左右之基板 is(夾持通道之兩側）上，形成有半導體區域ns。該半^體 區域NS具有低雜質濃度之半導體區域Nsi、以及雜質濃= 高於NS1之高雜質濃度之半導體區域NS2。 貝展又 127241.doc 200840027 低雜貝/辰度之半導體區域NS1形成於較高雜質濃度之半 導體區域NS2更接近通道之位置上。低雜質漠度半^體區 域NS1與高雜質濃度半導體區域NS2係相同導電型，且相 互電性連接。 於如此之基板18之主面上，以覆蓋上述浮動間極電極 FG以及閘極電極G之方式沈積絕緣膜&，進而於其上沈積 較下層絕緣膜2a更厚之層間絕緣膜（絕緣膜）2b。 、 〃絕緣膜23例如係纟氮化石夕膜所形《，層間絕緣膜^例如 係由氧化矽膜所形成，絕緣膜“以及層間絕緣膜2b，係由 在各自之姓刻時可相互使敍刻選擇比較大之材料所形成。 即，下層絕緣膜2a係L-SAC(Self AHgned c〇ntact，自對準 接觸)用之絕緣膜，於用以形成接觸孔CT之蝕刻時作為蝕 xj ^止層而發揮作用。藉由設置如此之絕緣膜h，主要可 細小主電路區域N之元件尺寸。 再者，於浮動閘極電極FG以及閘極電極〇之上表面、高 雜質濃度之半導體區域MS2、NS2之上表面，形成有例Z 石夕化銘（CoSi2)之砍化物層5a。又，於浮動閘極電極叩以 及閘極電極G之側面上’形成有例如由氧化石夕膜所形成之 側壁SW。 此處’於本發明者所研究之結構中，浮動閉極電極FG 之上表面與絕緣膜23直接接觸。然而，當該絕緣膜與浮 動閘極電極FG直接接觸時’會存在快閃記憶體之資料保持 特性下降之問題。其原因在於，當藉由電聚CVD法等而沈 積上述絕緣膜2a時’絕緣膜2晴其沈積之初期階段容易形 127241 .doc 200840027 成田矽膜，因此當遠絕緣膜2&與浮動閘極電極fg之上表面 直接接觸時，浮動閘極電極FG中之電荷^如箭頭所示， 通過絕緣膜2&之富矽部分而流至基板以側，並通過上述接 觸孔CT内之插塞PLG而放出。 .其次，圖2表示具有本發明者所研究之快閃記憶體之半 導體I置之其他結構之主要部分剖面圖。該結構中與圖】 ‘ 的不同之處在於，於浮動閘極電極FG與絕緣⑽之間、，經 p 由有例如由氧化矽臈所形成之覆蓋絕緣膜（絕緣臈）3a，且 浮動問極電極FG上未形成⑪化物層5a。藉此成為絕緣膜以 並不與洋動閘極電極FG直接接觸之構造。此時，與上述圖 1之結構相比，雖快閃記憶體之資料保持特性得到改善， 但如圖2箭頭所示’浮動閘極電極FG之電荷e依然會通過絕 緣膜2a而放出，因此仍然存在快閃記憶體之資料保持特性 下降之問題。 因此，於本實施形態丨之半導體裝置中，如圖3以及圖* ϋ 所不，於主電路區域Ν上形成含氮絕緣膜2a，但於快閃記 憶體之記憶單元陣列MR中並不形成含氮絕緣膜2a。
• 圖3表示於上述圖1結構之情形下不於記憶單元陣列MR 上形成絕緣膜2a之情形，圖4表示於上述圖2結構之情形下 ' 不於記憶單元陣列MR上形成絕緣膜2a之情形。又，圖5表 不對圖1以及圖2構造之情形下與本實施形態丨結構之情形 下的快閃記憶體之資料保持特性進行比較而示之圖表。圖 5之符號VT1表示圖】結構之情形下的資料保持特性，符號 VT2表示圖2結構之情形下的資料保持特性，符號ν”表示 127241 .doc -13- 200840027 圖3以及圖4結構之情形下的資料保持特性。 圖3以及圖4結構之任一情形下，均於主電路區域N上形 成絕緣膜2a，因此均可維持微細化。又，圖3以及圖4結構 之情形下（符號VT3)，不於記憶單元陣列MR上形成絕緣膜 2a，因此如圖5所示，與圖丄以及圖2之結構（符號ντι、 • VT2)相比，可減少來自浮動閘極電極FG之電荷e之洩漏。 、 因此’可提高快閃記憶體之資料保持特性。 p 再者，如圖3以及圖4所示，於其閘長方向上，自記憶單 兀陣列MR之浮動閘極電極FG之側面直至與其對向之插塞 PLG為止之距離D1，大於自主電路區域N之閘極電極g之 側面直至與其對向之插塞PLG為止之距離D2。即，於其閘 長方向上，記憶體陣列MR側之半導體區域Ms，廣於主電 路區域N之半導體區域NS。因此，即便不於記憶單元陣列 MR上設置絕緣膜2a，亦不會產生記憶單元陣列mr中之微 細化之問題。 (J 又於圖4之結構中，藉由以覆蓋浮動閘極電極fg上表 面之方式。又置覆盍絕緣膜3 a，而於钱刻去除記憶單元陣列 MR之絕緣膜2a時，覆蓋絕緣膜3&發揮功能以保護浮動閘 極電極FG之上表面。藉此可提高半導體裝置之良率以及可 、 靠性。 進而，於圖4之結構中，覆蓋絕緣膜3a形成為，覆蓋浮 動閘極電極FG之上表面以及浮動閘極電極FG側面之側壁 sw之表面，進而覆蓋基板13主面之一部分。即，於對準 於覆蓋絕緣膜3a上之位置處形成矽化物層Sa。藉此，可使 127241.doc -14- 200840027 形成於基板1 S主面上之矽化物層5a之端部與浮動閘極電極 FG之側面，即低雜質濃度之半導體區域MS1隔開。若石夕化 物層5a成長至低雜質濃度之半導體區域馗81中，則於石夕化 物層5 a與基板1 S之間產生接合漏電流之可能性變高。尤其 當與主電路區域之低耐壓MIS.FET之低雜質濃度半導體區 域同時（以相同之雜質濃度）形成低雜質濃度之半導體區域 MS 1時，該問題發生之可能性變高。 與此相對，本實施形態1中，由於可將形成於基板丨s主 面上之矽化物層5a之端部與低雜質濃度之半導體區域MS1 隔開，因此可抑制或防止於上述矽化物層5a與基板丨s之間 產生接合漏電。 其次，對本實施形態1之半導體裝置之具體例進行說 明。 於構成本實施形態1之半導體裝置之半導體晶片上，形 成有主電路之區域（第2電路區域）及快閃記憶體之區域（非 揮發性圯fe體、第1電路區域），上述快閃記憶體係用以記 1*思與上述主電路相關之相對較小容量之所需資訊。 於上述主電路中，例如有如Dram (Dynamic Random
Access Memory，動態隨機存取記憶體），或SRAM(Static RAM ’靜恶隨機存取記憶體）等記憶體電路。又，於主電 路中例如有如CPU (Central Processing Unite，中央處理 荔）或MPU (Micro Processing Unite，微處理器）等邏輯電 路。進而’於主電路中，有上述記憶體電路及邏輯電路之 混合電路或者LCD(Liquid Crystal Device，液晶顯示裝置） 127241.doc -15- 200840027 驅動電路等。 又，於上述所雷杳1 ， 貝Λ中’例如有半導體晶片内之修整時 所使用之有效（使用）元杜
巾）凡件之配置位址資訊、記憶體或LCD 恢復時所使用之有效今倍留- 又°己早兀（無缺陷之記憶單元）或有效 lcdtl件之配置位址資訊圖像調整時所使用之 调整電壓之修整分接資訊或者半導體裝置之製造編號等。 自如此之半導體裝置（半導體晶片、半導體基板）之外部 供給之外部電源為單一電源。單一電源之電源電壓例如為 3.3 V左右。 圖6表示本實施形態丨之半導體裝置中之快閃記憶體之主 要部分電路圖。此快閃記憶體具有記憶單元陣列MR及周 邊電路區域PR。於記憶單元陣列MR中，沿著第2方向X而 配置有：於第1方向γ上延伸之複數條資料寫入·消除用位 元線WBL (WBL0、WBL1 ···)、及資料讀出用位元線rbL (RBL0、RBL1…）。又，於記憶單元陣列MR中，沿著第1 方向Y而配置有：沿著與上述位元線WBL、RBL正交之第2 方向X延伸之複數條控制閘佈線（字元線）CG (CG0、 CG1···)、複數條源極線Sl以及複數條選擇線GS。 各資料寫入·消除用位元線WBL電性連接至配置於上述 周邊電路區域PR中之資料（0/1)輸入用反相器電路INV。 又’各資料讀出用位元線RBL電性連接至配置於上述周邊 電路區域PR中之感測放大器電路S A。感測放大器電路s A 例如係電流反射鏡型。並且，於如此之位元線WBL、RBL 與控制閘佈線CG、源極線SL及選擇線GS之栅格狀交點附 127241.doc -16 - 200840027 近，電性連接有1位元之記憶單元MC。此處，例示了 1位 元由兩個記憶單元MC所構成之情形。
各記憶單元MC具有資料寫入·消除用電容部（電荷注入放 出部）CWE、資料讀出用]viIS.FETQR、電容部C以及選擇 MIS’FETQS。各個位元之兩個記憶單元mc之各資料寫入· 消除用電容部C WE、C WE以相互並聯之方式電性連接。上 述各資料寫入·消除用電容部CWE之其中一個電極，電性 連接至資料寫入·消除用位元線WBL。又，上述各資料寫 入·消除用電容部CWE之另一個電極（浮動閘極電極FG)， 分別電性連接至各資料讀出用MIS.FETQR、QRi閘極電 極（淨動閘極電極FG)，並且電性連接至電容部c、c之其中 一個電極（浮動閘極電極FG)。並且，該電容部c、C之另一 個電極（控制閘極電極CGW)電性連接至控制閘佈線cg。另 一方面，各個位元之兩個記憶單元Mc之資料讀出用 MIS.FETQR、QR相互串聯地電性連接，其沒極經由選擇 MRFETQS而電性連接至資料讀出用位元線咖，源極電 性連接至源極線SL。選擇MIS.FETQS之閘極電極電性連接 至選擇線GS。 其次，根據圖7〜圖1〇而說明如此之快閃記憶體之資料寫 入動作例。圖7表示圖6之快閃記憶體之資料寫入動作時對 各部分施加之施加電壓。虛線S1表示作為資料寫入對象之 記憶單元MC(以下稱為選擇記憶單元Mcs)。再者，此處係 將對浮動閘極電極注人電子^義為資料寫A，但亦可相反 地將釋出浮動閘極電極之電子定義為資料寫入。 127241.doc 200840027
於資料寫入時，對連接有上述選擇記憶單元MCs之上述 電容部C之另一個電極的控制閘佈線CG〇 (CG),施加例如 9 V左右之正控制電壓。對其他的控制閘佈線(c⑺施 加例如G V之電Μ °又’對電性連接有選擇記憶單元MCs 之上述資料寫入.消除用電容部CWE之其中一個電極的資 料寫入.消除用位元線WBL0 (WBL)’施加例如_9 v左右之 負電壓。對其他的資料寫入.消除用位元線…如（wbl)， 施加例如0 V之電壓。又，對選擇線GS、源極線乩以及資 料讀出用位元線RBL’施加例如〇 V之電壓。藉此，藉由 整個通道之FN穿隧電流，對選擇記憶單元Μ。之資料寫 入·消除用電容部CWE、CWE之浮動閘極電極注入電子‘， 從而寫入資料。 其次，圖8表示圖6之快閃記憶體之資料成批消除動作時 對各部分施加之施加電壓。虛線S2表示作為資料成批消除 對象之複數個記憶單元Mc(以下稱為選擇記憶單元 MCse l )。再者，此處係將釋出浮動閘極電極之電子定義為 資料消除’但亦可相反地將對浮動閘極電極注人電子定羞 為資料消除。 於資料成批消除時’對連接有上述複數個選擇記憶單元 MCse 1之上述電容部c之另—個電極的控制閘佈線⑽、 cgi(cg)，施加例如_9 v左右之負控制電壓。又，對電性 連接有選擇記憶單元MCsel之上述資料寫入消除用電容部 CWE之其中一個電極的資料寫入.消除用位元線慨〇、 WBL10VBL)，施加例如9 v左右之正電壓。又，對選擇線 127241.doc •18- 200840027 GS、源極線SL以及資料讀出用位元線RBl，施加例如〇 V。藉此，藉由整個通道之FN穿隧電流，將進行資料成批 消除之複數個選擇記憶單元MCsel的資料寫入·消除用電容 部CWE、CWE之浮動閘極電極中儲存之電子放出，從而成 批消除複數個選擇記憶單元MCsel之資料。 其次，圖9表示圖6之快閃記憶體之資料·位元單位消除 動作時對各部分施加之施加電壓。虛線以表示作為資料成 Γ、
批消除對象之記憶單元Mc(以下稱為選擇記憶單元 MCse2) 〇 於進行資料.位元單位消除時，對連接有上述選擇記憶 單元MCse2之上述電容部c之另一個電極的控制問佈線 CGO (CG)，施加例如-9 v左右之負控制電f。對其他的控 制閘佈線CGI (CG) ’施加例如〇 v之電壓。又，對電性連 接有選擇記憶單it MCSe2之上述資料冑人.消除 ㈣之其中-個電極的資料寫入.消除用位元：二 (WBL)’施加例如9 v左右之正電壓。對其他的資料寫入. 消除用位元線WBL1 (WBL) ’施加例如〇 v之電壓。又，對 選擇線GS、源極線SL以及f料讀出用位元線飢，施加例 如Ο V之電Μ °藉此’藉由整個通道之FN穿隨電流，將作 為資料消除對象的選擇記憶單元MCse2之資料寫入消除用 電谷。P CWE、CWE之浮動閘極電極中儲存的電子放出，從 而消除作為資料消除對象之選擇記憶單元M c s e 2之資料。 其次，圖10表示圖6之快閃記憶體之資料讀出動作時對 各部分施加之施加電壓。虛線S4表示作為資料讀出對象之 127241.doc -19- 200840027 記憶單元MC(以下稱為選擇記憶單元MCr)。 於貧料讀出時，對連接有上述選擇記憶單元MCr之上述 電容部C之另一個電極的控制閘佈線CG〇 (CG)，施加例如 3 V左右之控制電壓。對其他額控制閘佈線cgi (cg)，施 加例如0 V之電壓。又，對電性連接有選擇記憶單元MCr 之上述資料寫入·消除用電容部CWE之其中一個電極的資 ‘ 料寫入·消除用位元線WBLO、WBL1 (WBL)，施加例如〇 v p 左右之電壓。又，對電性連接有上述選擇記憶單元MCr之 上述選擇MIS.FETQS之閘極電極的選擇線GS，施加例如3 v左右之電壓。並且，對資料讀出用位元線，施加例 如1 V左右之電壓。進而，對源極線儿施加例如〇 V之電 壓。藉此，將作為資料讀出對象的選擇記憶單元Mcr之資 料讀出用MIS.FETQR作為接通條件，根據該資料讀出用 MIS FETQR之通道中有無汲極電流流動，而讀出選擇記憶 單元MCr中所記憶之資料為0/1中之哪一個。 ί / 其次，圖11係本實施形態1之半導體裝置中之快閃記憶 體之1位記憶單元MC之平面圖，圖12係圖Π2Υ2_γ2線之 口J面圖，圖13係本實施形態丨之半導體裝置之主電路區域 之主要部分剖面圖。再者，圖丨丨中，為易於觀察圖式而對 _ 一部分標註有影線。 本焉施形態1之半導體裝置例如係LCD驅動電路（主電 路）於形成有該LCD驅動電路之半導體晶片上形成有快 閃記憶體，該快閃記憶體係用以記憶與上述LCD驅動電路 等相關之相對較小容量之所需資訊。 127241.doc •20· 200840027 首先，根據圖1 1以及圖1 2而說明快閃記憶體之結構例。 於P型基板1S之主面（第1主面）上，形成有規定活性區域 L (LI、L2、L3、L4、L5)之上述槽形隔離部TI。於形成於 该基板1S上之η型（第1導電型）嵌埋井（第1井）DNw中，形成 有Ρ型（第2導電型）井HPW1、HPW2、HPW3以及η型井 HNW。ρ型井HPW1、HPW2、HPW3，藉由嵌埋井DNW以 及η型井HNW而在相互電性隔離之狀態下内包於嵌埋井 DNW 中。 於該Ρ型井HPW1〜HPW3中，含有例如硼⑺）等之呈ρ型之 雜質。於ρ型井HPW3之上層一部分中，形成有？+型半導體 區域6a。於p +型半導體區域以中，含有與p型井HpW3相同 之雜質，但p +型半導體區域6a之雜質濃度設定得高於p型 井HPW3之雜質濃度。該p+型半導體區域6a電性連接至基 板1 s主面上的層間絕緣膜（絕緣膜）2b上所形成之接觸孔 内之導體部7a。於该導體部7a所接觸之p +型半導體區域6a 之表層一部分上，形成有例如矽化鈷之矽化物層5a。 又，於上述η型井HNW中，含有例如磷（ρ)或者砷（As)等 之呈η型之雜質。於該n型井HNW之上層一部分中，形成有 η+型半導體區域8a。於型半導體區域“中，含有與η型 井HNW相同之雜質，但η+型半導體區域8a之雜質濃度設 定得高於η型井HNW之雜質濃度。n+型半導體區域心與卩 型井HPW1〜HPW3相隔開，不與上述p型井HPW1〜HpW3相 接觸即’於n型半導體區域8a與ρ型井HP W1〜HP W3之 間，經由有η型嵌埋井DNW之一部分。如此之^型半導體 127241.doc -21 - 200840027 區域8a電性連接至上述層間絕緣臈2b上所形成之接觸孔π 内之導體部7b。於該導體部7b所接觸之^型半導體區域& 之表層一部分上，形成有矽化物層“。 之記憶單元MC具有：浮動閘極電極FG、資料寫人消除用 電容部CWE(電荷注入放出部cw 娜.FETQR及電容部C。 ^貝出用 本實施形態i之快閃記憶體之記憶單元陣列_中所形成
ϋ 浮動閘極電極FG係儲存用於資訊記憶之電荷之部分。 該浮動閘極電極F G例如係由如⑯電阻之多晶石夕等般之導電 體膜所構成’並且係在電性浮游之狀態（與其他導體絕緣 之狀態）下形成。於浮動閘極電極FG之上表面上形成有矽 化物層5 a。 又，該洋動閘極電極FG如圖11所示，係在以平面重疊於 相互鄰接之上述p型井HPW1、HPW2、HPW3之方式沿第j 方向Y延伸之狀態下形成。 於該浮動閘極電極FG平面重疊於p型井（第2井）Hpw2之 活性區域L2之第1位置上，配置有上述資料寫入·消除用電 容部CWE。資料寫入·消除用電容部CWE具有：電容電極 (第1電極）FGC1、電容絕緣膜（第！絕緣膜）1〇d、口型半導體 £域15、η型半導體區域I6以及p型井hpwq。 電容電極FGC1係由上述浮動閘極電極fg之一部分所妒 成，且形成電容部CWE之上述另一個電極之部分。上述電 容絕緣膜10d例如係由氧化矽所構成，且形成於電容電極 FGC1與基板is (p型井HPW2)之間。電容絕緣膜1〇d之厚戶 127241.doc -22- 200840027 例如為10 nm以上、20 nm以下。其中，於本實施形態1之 電容部CWE中，於資料覆寫時，係自p型井HpW2經由電容 絕緣膜l〇d而將電子注入至電容電極FGClt，或者經由電 容絕緣膜10d而將電容電極FGC1之電子放出至p型井HPW2 中，因此將電容絕緣膜l〇d之厚度設定得較薄，具體而 a，例如設定為13.5 nm左右之厚度。將電容絕緣膜1〇d之 厚度設為10 nm以上之原因在於，若厚度薄於1〇 nm，則無 ( 法確保電容絕緣膜1Μ之可靠性。又，將電容絕緣膜1〇d之 厚度設為20 nm以下之原因在於，若厚度厚於2〇 nm，則難 以使電子通過，從而導致資料之覆寫無法順利進行。 電容部CWE之p型半導體區域15以及n型半導體區域16， 於在ρ型井HPW2内夾持電容電極FGC1之位置上，相對於 電容電極FGC1而自動對準地形成。該半導體區域15具有 通道側之Ρ型半導體區域1 5 a、及與該通道側之ρ-型半導體 區域15a連接之ρ+型半導體區域15b。於該ρ-型半導體區域 15a以及Ρ +型半導體區域15b中，含有例如硼（β)等之相同 導電型雜質，但P+型半導體區域15b之雜質濃度設定得高 於P型半導體區域15a之雜質濃度。半導體區域16具有通道 側之n型半導體區域16a、及與該通道側之η·型半導體區域 - 16a連接之η +型半導體區域16b。於該η-型半導體區域i6a 以及n型半導體區域1 6b中，含有例如珅（As)或者鱗（ρ)等 之相同導電型雜質，但n+型半導體區域l6b之雜質濃度設 定得高於ιΓ型半導體區域i6a之雜質濃度。ρ型半導體區域 15 n型半導體區域16以及ρ型井HPW2係形成電容部cwe 127241.doc -23- 200840027 之上述其中一個電極之部分。該Ρ型半導體區域15以及η型 半導體區域16電性連接至上述層間絕緣臈孔上所形成之接 觸孔ct内之導體部7c。該導體部7c電性連接至上述資料寫 入·消除用位元線WBL。於該導體部乃所接觸之p +型半導 體區域15b以及n+型半導體區域⑽之表層—部分上形成有 石夕化物層5 a。 此處’對δ又置η型半導體區域16之原因進行說明。藉由 Ο Ο 追加η型半導體區域16 ’而於資料寫人動作時，於電容電 極FGCi下方促進反轉層之形成。電子於口型半導體中為少 數載子，與此相對，電子於〇型半導體中則為多數載子。 因此，藉由設置型半導體區域16，可容易地將注入電子 供給至電容電極FGC1正下方之反轉層中。其結果為可 增大有效耦合電容，因此可有效地控制電容電極fgci之 電位因此’可提冋資料之寫入速度。又，亦可減少資料 寫入速度之不均。 又，於上述浮動閘極電極FG平面重疊於p型井（第3 井）HPW3之活性區域L1之第2位置上，配置有±述資料讀 出用MIS.FETQR。資料讀出用刪刊下⑽具有：閘極電極 (第2電極）FGR、閘絕緣膜（第2絕緣膜）1〇b及一對n型半導 體區域12、12。資料讀出用MIS.FETQR之通道，形成於上 述閘極電極F G R與活性區域L丨平面重疊之上述p型井H p w 3 之上層。 閘極電極FGR係由上述浮動閘極電極FG之一部分所形 成。上述閘絕緣膜1 〇b例如係由氧化矽所構成，且形成於 127241.doc 24- 200840027 閘極電極FGR與基板ls (p型井卿3)之間。閘絕緣膜⑽ 之厚度例如為13.5 nm左右。上述資料讀出用•托丁⑽ 之“對η型半導體區域12、12，於在p型井们内夾持問 極電極FGR之位置上’相對於閘極電極fgr而自動對準地 形成。資料讀出用MIS.FETQR之一對n型半導體區域丨2、 12分別具有通道側之n•型半導體區域12&、及分別與該通道 側之n_型半導體區域12a連接之n+型半導體區域ub。於該 η型半導體區域12a以及n+型半導體區域丨沘中，含有例如 磷（P)或者砷（As)等之相同導電型雜質，但n+型半導體區域 12b之雜質濃度設定得高於^型半導體區域12&之雜質濃 度。如此之資料讀出用MIS.FETQR之半導體區域12、12中 之其中一者，電性連接至上述層間絕緣膜2b上所形成之接 觸孔CT内之導體部7d。該導體部7(1連接連接至上述源極線 SL。於該導體部7d所接觸之n+型半導體區域12b之表層一 部分上形成有矽化物層5a。另一方面，資料讀出用 MIS.FETQR之半導體區域12、12中之另一者，與上述選擇 MIS.FETQS之源極以及汲極用n型半導體區域12之其中一 者為共用。 選擇MIS.FETQS具有：閘極電極FGS、閘絕緣膜l〇e以及 源極·汲極用之一對η型半導體區域12、12。選擇 MIS，FETQS之通道，形成於上述閘極電極fgs與活性區域 L1平面重疊之上述p型井HPW3之上層。 上述閘極電極FGS例如係由低電阻之多晶石夕所形成，其 上表面上形成有石夕化物層5a。此閘極電極FGS電性連接至 127241.doc -25- 200840027 上述層間絕緣膜2b上所形成之接觸孔CT内之導體部7f。該 導體部7f電性連接至上述選擇線仍。上述間絕緣膜心例 如係由氧化矽所構成，且形成於閘極電極FGS與基板is(p 型井HPW3)之間。此閘絕緣膜1〇e之厚度例如為i3 5 _左 右。選擇MIS.FETQS之一對n型半導體區域12、12之結 構，與上述資料讀出用MIS.FETQR2n型半導體區域丨之相 同。選擇MIS.FETQS之另一個n型半導體區域12電性連接 至上述層間絕緣膜2b上所形成之接觸孔CT内之導體部&。 於該導體部7g上電性連接上述資料讀出用位元線RBL。於 該導體部7g所接觸之n +型半導體區域12b之表層一部分上 形成有碎化物層5 a。 又，於上述浮動閘極電極FG平面重疊於上述p型井（第4 井）HPW1之位置上，形成有上述電容部c。此電容部c具 有：控制閘極電極CGW、電容電極（第3電極）FGC2、電容 絕緣膜（第3絕緣膜）l〇c、p型半導體區域13、n型半導體區 域14以及ρ型井HPW1。 電容電極FGC2係由與上述控制閘極電極CGW相對向之 洋動閘極電極FG部分所形成，且形成上述電容部c之其中 一個電極之部分。如此，藉由使記憶單元MC之閘結構為 單層結構，可容易地進行快閃記憶體之記憶單元MC與主 電路元件在製造時之對準，因此可實現半導體裝置之製造 時間之縮短及製造成本之降低。 又，電容電極FGC2之第2方向X之長度，形成得長於上 述資料寫入·消除用電容部CWE之電容電極FGC1或上述資 127241.doc -26- 200840027 料讀出用MIS.FETQR之閘極電極FGR之第2方向乂之長度。 藉此二可確保電容電極FGC2之平面面積較大，因此可提 问耦曰比，從而可提高來自控制閘極電極CGW之電壓供給 效率。 上述電谷絕緣膜丨0c例如係由氧化矽所構成，且形成於 電谷電極FGC2與基板ls(p型井Hpwi)之間。電容絕緣膜 1〇("係藉由用以形成上述閘絕緣膜l〇b、l〇e及電容絕緣膜 i〇d之熱氧化步驟而同時形成，其厚度例如為13」nm& ( 右。 電谷。卩C之p型半導體區域η以及n型半導體區域μ，於 在Ρ型井HPW1内夹持電容電極FGC2之位置上，相對於電 容電極FGC2而自動對準地形成。該半導體區域13具有通 道側之ρ型半導體區域13b、及與該通道側之型半導體區 域13b連接之p +型半導體區域13a。於該p_型半導體區域 13b以及ρ型半導體區域13a中，含有例如硼（B)等之相同 Q 導電型雜質，但P+型半導體區域13a之雜質濃度設定得高 於ρ型半導體區域l3b之雜質濃度。半導體區域14具有通 道側之n型半導體區域14b、及與該通道側之rf型半導體區 域14b連接之η型半導體區域i4a。於該rT型半導體區域 、 14b以及n+型半導體區域14a中，含有例如砷（As)、磷（ρ)等 之相同導電型雜質，但n+型半導體區域l4a之雜質濃度設 定得高於n_型半導體區域14b之雜質濃度。ρ型半導體區域 13、η型半導體區域14以及ρ型井HPW1係形成電容部c之控 制閘極電極CGW(上述另一個電極）之部分。該ρ型半導體 127241.doc -27- 200840027 區域13以及n型半導體區域14電性連接至上述層間絕緣膜 2b上所形成之接觸孔ct内之導體部7e。該導體部7e電性連 接至上述控制閘佈線CG。於該導體部7e所接觸之p+型半 導體區域13a以及n+型半導體區域之表層一部分上形成 有石夕化物層5 a。 此處’對設置η型半導體區域14之原因進行說明。藉由 追加η型半導體區域丨4，可於資料消除動作時將電子順利 ^ 地供給至電容絕緣膜i〇c之正下方。因此，可於電容電極 FGC2下方迅速形成反轉層，因此可迅速地將p型井Hpwi 固疋為-9 V。其結果為，可增大有效耦合電容，因此可有 效地控制電容電極FGC2之電位。因此，可提高資料消除 速度。又，亦可減少資料消除速度之不均。 如此，根據本實施形態1，藉由於電容部（電荷注入放出 部）CWE以及電容部c中設置p型半導體區域15、13以及n型 半導體區域16、14此兩者，而於電容部（電荷注入放出 Q 部）CWE中使η型半導體區域16作為電荷注入時之電子供給 源而發揮作用，於電容部C中使η型半導體區域14作為對反 轉層之電子供給源而發揮作用，因此可提高記憶單元 • 之資料寫入速度以及消除速度。 、 其次’根據圖1 3而說明LCD驅動電路之元件結構例。 高耐壓部以及低耐壓部係構成LCD驅動電路之MIS.FE丁 之形成區域。 於由高耐壓部之隔離部TI所包圍之活性區域中，配置有 高耐壓之P通道型MIS.FETQPH以及n通道型 127241.doc -28- 200840027 MIS FETQNH。高耐壓部之MIS FETQPH、QNH之動作電 壓例如為25 V左右。 而耐壓之p通道型MIS.FETQPH具有：閘極電極FGH、閘 絕緣膜10f以及一對p型半導體區域21、21。該 MIS’FETQPH之通道，形成於上述閘極電極FGH與活性區 域平面重疊之η型嵌埋井DNW之上層。 閘極電極FGH例如係由低電阻之多晶石夕所形成，其上表 面上形成有矽化物層5a。上述閘絕緣膜10f例如係由氧化 石夕所構成，且形成於閘極電極FGH與基板is(n型嵌埋井 DNW)之間。 高耐壓之p通道型MIS.FETQPH之一對p型半導體區域 21、21，形成於在n型嵌埋井DNW内夾持閘極電極FGH之 位置上。 5亥一對P型半導體區域21、21中之其中一者具有：通道 側之ρ·型半導體區域21a以及與該通道側之p-型半導體區域 21&連接之1^型半導體區域211)。該13-型半導體區域21&以 及P +型半導體區域21b中，含有例如硼（B)等之相同導電型 雜質’但p +型半導體區域21b之雜質濃度設定得高於p-型 半導體區域21a之雜質濃度。 又’一對p型半導體區域21、21中之另一者具有··通道 側之p型半導體區域PV以及與該通道側之p型半導體區域 PV連接之〆型半導體區域21b。p型半導體區域pv之雜質 濃度設定得高於p型嵌埋井DPW之雜質濃度，但低於p +型 半導體區域21b之雜質濃度。 127241.doc -29- 200840027 如此之高耐壓MIS*FETQPH半導體區域21、21電性連接 至上述層間絕緣膜2b以及絕緣膜2a上所形成的接觸孔CT内 之導體部7h。於該導體部7h所接觸之p+型半導體區域2 lb 之表層一部分上形成有矽化物層5a。 高耐壓之η通道型MIS^FETQNH具有：閘極電極FGH、閘 絕緣膜l〇f以及一對η型半導體區域22、22。該 MIS*FETQNH之通道，形成於上述閘極電極FGH與活性區 域平面重疊之p型嵌埋井DPW之上層。 高耐壓之MIS’FETQNH之閘極電極FGH例如係由低電阻 之多晶矽所形成，其上表面上形成有矽化物層5a。高耐壓 之MIS*FETQNH之閘絕緣膜10f例如係由氧化矽所構成，且 形成於閘極電極FGH與基板lS(p型嵌埋井DPW)之間。 高耐壓之MIS.FETQNH之一對η型半導體區域22、22， 形成於在ρ型嵌埋井DPW内夾持閘極電極FGH之位置上。 該一對η型半導體區域22、22中之其中一者具有：通道 側之η·型半導體區域22a以及與該通道側之η·型半導體區域 22a連接之η +型半導體區域22b。該η-型半導體區域22a以 及n+型半導體區域22b中，含有例如磷或者砷（As)等之相 同導電型雜質，但n+型半導體區域22b之雜質濃度設定得 高於n_型半導體區域22a之雜質濃度。 又，一對η型半導體區域22、22中之另一者具有：通道 側之η型半導體區域NV以及與該通道側之η型半導體區域 NV連接之η+型半導體區域22b。η型半導體區域NV之雜質 濃度設定得高於η型嵌埋井DNW之雜質濃度，但低於η+型 127241.doc -30- 200840027 半導體區域22b之雜質濃度。 如此之高耐壓MIS.FETQNH之半導體區域22、22電性連 接至上述層間絕緣膜2b以及絕緣膜2a上所形成的接觸孔CT 内之導體部7i。於該導體部7i所接觸之n+型半導體區域22b 之表層一部分上形成有石夕化物層5 a。 ‘另一方面，於由低耐壓部之隔離部TI所包圍之活性區域 中，配置有p通道型MIS.FETQPL以及η通道型 MIS FETQNL。此低耐壓部之MIS FETQPL、QNL之動作電 1 壓例如為6.0 V左右。低耐壓部之MIS.FETQPL、QNL之閘 絕緣膜與高耐壓MIS_FETQNH、QPH相比，膜厚形成得較 薄，且閘長方向之閘極電極長度亦形成得較小。 再者，於低耐壓部之MIS-FETQPL、QNL中，除了上述 動作電壓為6.0 V者以外，亦有動作電壓為1.5 V之 MIS’FET。此動作電壓為1.5 V之MIS_FET係為較動作電壓 為6.0 V之MIS.FET更高速地動作而設置的，並與其他 f、 MIS.FET—併構成上述LCD驅動電路。又，動作電壓為1·5 V之MIS.FET之閘絕緣膜，薄於動作電壓為6·0 V之 MIS.FET之閘絕緣膜，其膜厚為1〜3 nm左右。於以下之圖 • 式以及說明書中，為簡化說明，主要圖示了動作電壓為25 ‘ V之高耐壓部之MIS.FET以及動作電壓為6.0 V之低耐壓部 之MIS’FET，並未圖示動作電壓為1·5 V之MISTET。 低耐壓之p通道型MIS’FETQPL具有：閘極電極FGL、閘 絕緣膜l〇g以及一對p型半導體區域23、23。該 MIS.FETQPL之通道，形成於上述閘極電極FGL與活性區 127241.doc -31 - 200840027 域平面重疊之η型井NW之上層。 閘極電極FGL例如係由低電阻之多晶矽所形成，其上表 面上形成有矽化物層5a。上述閘絕緣膜1〇g例如係由氧化 石夕所構成，且形成於閘極電極FGL與基板is(n型井NW)之 間。 低耐壓之p通道型MIS.FETQPL之一對p型半導體區域 23、23，形成於在n型井NW内夾持閘極電極fgl之位置 上。 該一對P型半導體區域23、23分別具有：通道側之p-型 半導體區域23a以及與該通道側之ρ·型半導體區域23a連接 之P+型半導體區域23b。該p-型半導體區域23a以及p+型半 導體區域23b中，含有例如硼（B)等之相同導電型雜質，但 P型半導體區域23b之雜質濃度設定得高於p-型半導體區 域23a之雜質濃度。 如此之低耐壓之MIS.FETQPL之半導體區域23、23電性 連接至上述層間絕緣膜2b以及絕緣膜2a上所形成的接觸孔 CT内之導體部7j。於該導體部7j所接觸之p +型半導體區域 23b之表層一部分上形成有石夕化物層5a。 低耐壓之η通道型MIS.FETQNL具有：閘極電極FGL、閘 絕緣膜10g以及一對η型半導體區域24、24。該 MIS，FETQNL之通道，形成於上述閘極電極fgl與活性區 域平面重疊之p型井PW之上層。 低耐壓MIS.FETQNL之閘極電極FGL例如係由低電阻之 夕sa碎所形成’其上表面上形成有碎化物層。低耐壓 127241.doc -32- 200840027 MIS.FETQNL之閘絕緣膜l〇g例如係由氧化矽所構成，且形 成於閘極電極FGL與基板lS(p型井PW)之間。 低耐壓MIS.FETQNL之一對n型半導體區域24、24，形成 於在ρ型井PW内夾持閘極電極FGL之位置上。 該一對η型半導體區域24、24分別具有··通道側之η•型 半導體區域24a以及與該通道側之η-型半導體區域24a連接 之η型半導體區域24b。該η.型半導體區域24a以及n+型半 導體區域24b中，含有例如磷或者砷（As)等之相同導電型 雜質，但型半導體區域24b之雜質濃度設定得高-型 半導體區域24a之雜質濃度。
如此之低耐壓MIS.FETQNL之半導體區域24、24電性連 接至上述層間絕緣臈2b以及絕緣膜2a上所形成的接觸孔CT 内之導體部7k。於該導體部7k所接觸之〆型半導體區域 24b之表層一部分上形成有矽化物層化。 於如此之本實施形態丨中，如圖13所示，於lcd驅動電 〇 4區域或快閃記憶體之周邊電路區域等快閃記憶體以外之 電路區域中，形成絕緣膜2a，並且如圖12所示，於快閃記 憶體之記憶單元陣列廳中，並不形成絕緣膜2a。藉此， ‘ 彳維持L⑶驅動電路區域、快閃記憶體之周邊電路區域等 、 十夬閃記憶體以外之電路區域中之元件之微細化，並且可抑 制或防止記，隱單元陣列MR中浮動閘極電極⑽之電荷^之洩 漏，從而提高快閃記憶體之資料保持特性。 又，於本實施形態1之半導體裝置（半導體晶片、基板 )中自外σ卩供給之電源為單一電源。於本實施形態工 127241.doc -33- 200840027 中’藉由LCD驅動電路用負電壓升壓電路 路)，將半導體裝置之外部單-電源電壓(例如3; 从 十焉入日守所使用之電壓（例如_9 又，精由LCD驅動電路用正電壓升壓電路(内部升壓電 路Η字外部單-電源電壓（例如33 v)轉換成記憶單元則 之:剩除時所使用之電壓(例如”)。即，無需為用於快 閃纪憶體而重新設置内部升壓電路。因此，可將半導體狀
置之内部電路規模抑制得較小，因此可推進半導體裝置: 小型化。 其次，圖14係圖11之Υ2·Υ2線之剖面圖，表示本實施形 態1之快閃記憶體的資料寫入動作時之上述選擇記憶單元 MCs中對各部分施加之施加電壓之一例。 此處，通過導體部7b，對n型井HNW以及11型嵌埋井 DNW施加例如9 V左右之電壓，進行基板18與卩型井 HPW^HPWS之電性隔離。又，自上述控制閘佈線cg通過 導體部7e而對電容部C之控制閘極電極cgW，施加例如9 v 左右之正控制電壓。又，自上述資料寫入·消除用位元線 WBL通過導體部7c而對電容部CWE之其中一個電極化型半 導體區域15以及p型井HPW2)，施加例如_9 v左右之負電 壓。又，通過導體部7a，對p型井HP W3施加例如〇 V。 又，自上述選擇線GS通過導體部7f而對選擇MIS.FETQS之 閘極電極FGS，施加例如0 V。又，自上述源極線π通過 導體部7d而對資料讀出用MIS .FETQR之其中一個η型半導 體區域1 2，施加例如〇 V。又，自資料讀出用位元線rbl 127241.doc -34- 200840027 通過導體部7g而對選擇MIS.FETQS之其中一個^型半導體 區域12，施加例如〇 V。藉此，藉由整個通道iFN穿隧電 流，將選擇記憶單元MCs的資料寫入·消除用電容部c WEi p型井HPW2之電子e通過電容絕緣膜1〇d而注入至電容電極 FGC1(浮動閘極電極FG)中，從而寫入資料。 其次，圖15係圖11之Y2-Y2線之剖面圖，表示本實施形 態1之快閃記憶體之資料消除動作時對各部分施加之施加 電壓。 此處，通過導體部7b，對n型井HNW以及n型嵌埋井 DNW施加例如9 V左右之電壓，進行基板1§與1)型井 HPW1〜HPW3之電性隔離。又，自上述控制問佈線⑶通過 導體部7e而對電容部C之控制閘極電極CGW，施加例如_9 V左右之負控制電壓。又，自上述資料寫人·消除用位元線 WBL通過導體部7c而對電容部CWE之其中一個電極（1)型半 導體區域15以及p型井HPW2)，施加例如9 v左右之正電 壓。又，通過導體部7a，對p型井HPW3施加例如〇 v。 又’自上述遠擇線GS通過導體部7f而對選擇mis.FETQS之 閘極電極FGS，施加例如〇 v。又，自上述源極線乩通過 導體部7d而對資料讀出用MIS.FETQR之其中一個n型半導 體區域12，施加例如〇 ν。又，自資料讀出用位元線rbl 通過導體部7g而對選擇^418.1^丁(^8之其中一個n型半導體 區域12，施加例如〇 V。藉此，藉由整個通道2Fn穿隧電 流，將選擇圮憶單元MCsel(MCse2)的資料寫入·消除用電 容部CWE之電容電極FGC1(浮動閘極電極FG)中所儲存的 127241.doc -35- 200840027 電子e通過電容絕緣膜l〇d而放出至p型井HPW2中，從而消 除資料。 其次，圖16係圖11之Y2-Y2線之剖面圖，表示本實施形 態1之快閃記憶體之資料讀出動作時對各部分施加之施加 電壓。
此處’通過導體部7b，對n型井HNW以及n型嵌埋井 DNW施加例如3 V左右之電壓，進行基板18與？型井 HPW1〜HPW3之電性隔離。又，自上述控制閘佈線^^通過 導體部7e而對電谷部C之控制閘極電極cgw，施加例如3 V 左右之正控制電壓。藉此，對資料讀出用MIS.FETQR之閘 極電極FGR施加正電壓。又，通過導體部乃，對p型井 HPW3施加例如〇 V。又，自上述選擇線〇}8通過導體部汀而 對遠擇MIS.FETQS之閘極電極fgs，施加例如3 V。又，自 上述源極線SL通過導體部7d而對資料讀出用MIS,FETQR之 其中一個η型半導體區域1 2，施加例如〇 v。又，自資料讀 出用位元線RBL通過導體部7g而對選擇mis.FETQS之其中 一個η型半導體區域12，施加例如1 v。又，自上述資料寫 入·消除用位元線WBL通過導體部7e而對電容部CWE之其 中一個電極（p型半導體區域15以及口型井11]?冒2)，施加例 如〇 v之電壓。藉此，將選擇記憶單元MCr之資料讀出用 MIS’FETQR作為接通條件，根據該資料讀出用mis fetqR 之通道中有無汲極電流流動，而讀出選擇記憶單元MCr中 所記憶之資料為〇/1中之哪一個。 根據如此之本實施形態1，於各個p型井HPW1〜HP W3内 127241.doc .. 200840027 分別形成資料覆寫區域（電容部CWE)、資料讀出區域（資料 讀出用MIS.FETQR)以及電容耦合區域（電容部c)，並藉由 n型井HNW以及n型嵌埋井DNW而使各個區域彼此隔離。 藉由分別於各個p型井HPW2、HPW3内形成資料覆寫區 域（電容部CWE)及資料讀出區域（資料讀出用 MIS’FETQR)，可使資料覆寫穩定化。因此，可提高快閃 記憶體之動作可靠性。 其次，根據圖17〜圖32而說明本實施形態}之半導體裝置 之製造方法之一例。圖17〜圖32係本實施形態i之半導體裝 置製造步驟中的同一基板丨s(此處係稱為半導體晶圓之平 面圓形半導體薄片）之主要部分剖面圖。 首先，如圖17以及圖18所示，準備p型基板ls(半導體晶 圓），於其高耐壓部中，藉由光微影（以下簡稱為微影）步驟 以及離子注入步驟等，形成？型嵌埋井Dpw。微影步驟係 藉由塗佈光阻蝕劑（以下簡稱為光阻）膜、曝光以及顯影等 而形成所需之光阻圖案之一系列步驟。於離子注入步驟 中，將經過微影步驟而於基板1S之主面上形成之光阻圖案 作為光罩，將所需之雜質選擇性地導入至基板18之所需部 分。此處之光阻圖案係使雜質導入區域露出但覆蓋其他區 域之圖案。 繼而，於高耐壓部、低耐壓部以及快閃記憶體之記憶單 元陣列中，藉由微影步驟以及離子注入步驟等同時形成η 型嵌埋井DNW。隨後，於基板18之主面之隔離區域中形 成隔離槽之後，向該隔離槽内嵌埋絕緣膜，藉此形成槽形 127241.doc •37- 200840027 隔離部τι。藉此規定活性區域。 繼而，如圖1 9以及圖20所示，於高耐壓部之η通道型 MIS.FET形成區域中，藉由微影步驟以及離子注入步驟等 形成η型半導體區域NV。該η型半導體區域NV係具有高於η 型嵌埋井DNW之雜質濃度之區域。繼而，於高耐壓部之ρ 通道型MIS’FET形成區域中，藉由微影步驟以及離子注入 步驟等形成ρ型半導體區域PV。該ρ型半導體區域PV係具 有高於P型嵌埋井DPW之雜質濃度之區域。 fx 繼而，於低耐壓部之η通道型MIS’FET形成區域中，藉 由微影步驟以及離子注入步驟等形成ρ型井PW。該ρ型井 PW係具有高於ρ型嵌埋井DPW之雜質濃度之區域，亦係具 有高於ρ型半導體區域PV之雜質濃度之區域。繼而，於低 耐壓部之ρ通道型MIS.FET形成區域中，藉由微影步驟以及 離子注入步驟等形成η型井NW。該η型井NW係具有高於η 型嵌埋井DNW之雜質濃度之區域，亦係具有高於η型半導 體區域NV之雜質濃度之區域。 繼而，於快閃記憶體之記憶單元陣列中，藉由微影步驟 以及離子注入步驟等同時形成ρ型井HPW1〜HPW3。上述ρ ^ 型井HPW1〜HPW3係具有高於ρ型嵌埋井DPW之雜質濃度 、 之區域，亦係具有與Ρ型半導體區域PV同程度之雜質濃度 之區域。 又，上述η型嵌埋井DNW、ρ型嵌埋井DPW、η型半導體 區域NV、ρ型半導體區域PV、η型井NW、ρ型井PW、ρ型 井HPW1〜HPW3之雜質濃度之大小關係，於下述實施形態 127241.doc -38- 200840027 中亦同樣。 隨後’在藉由熱氧化法等而形成閘絕緣膜1〇b、i〇e、 10f、l〇g以及電容絕緣膜l〇c、10d之後，於基板1S(半導體 晶圓）之主面（第1主面）上，例如藉由CVD(Chemical Vapor Deposition，化學氣相沈積）法等形成由低電阻之多晶矽膜 所構成之導體膜20。此時，高耐壓部之MIS.FETi閘絕緣 * 膜10f，係由膜厚厚於低耐壓部之MIS.FET之閘絕緣膜i〇g 之閘絕緣膜所形成，以可經受25 V之耐壓。高耐壓 MIS.FET之閘絕緣膜i〇f之厚度例如為5〇〜1〇〇 nm。除了藉 由上述熱氧化法而形成之氧化膜以外，亦可積層藉由 法專而沈積之絕緣膜。 又，於本實施形態1中，非揮發性記憶體之閘絕緣膜 10b、10e以及電容絕緣膜丨以、1〇d係藉由與低耐壓部之 MIS.FET(此處係動作電壓例如為6 〇 v之mis.fet)之閘絕 緣膜l〇g相同的步驟而形成。因此’快閃記憶體之間絕緣 〇 膜10b、1〇6以及電容絕緣膜i〇d之厚度形成為與上述 低耐壓部之MIS.FET之閘絕緣膜1〇g之厚度相同。考慮到與 上述絕緣膜l〇a等相同之原因，較好的是’閘絕緣膜⑺匕、 10e、10g以及電容絕緣膜1〇c、1〇(1之膜厚為1〇 以上、 • 2〇 nm以下，例如形成為13 5 。 繼而’如圖2丨以及圖22所示，藉由微影步驟以及姓刻步 驟而對上述導體膜20進行圖案化，藉此，同時形成問極電 極FGH、FGL、FGS以及浮動阳（閘極電極fgr以及電容電 極FGC1、FGC2)。繼而，於高耐壓部之p通道型廳 127241.doc -39- 200840027 域、電容部c之形成區域以及資料寫入消除用電容 口:⑽之形成區域中，藉由微影步驟以及離子注入法等同 鴨P-型半導體區域21a、13b、15a。繼而，於高耐麼部 之η通道型胳FET形成區域、資料讀出用咖備砂之 形成區域、電容部C之形成區域、資料寫入消除用電容部 WE之形成區域以及選擇顯術㈨之形成區域中，藉由 微影步驟以及離子注入法等同時形成η·型半導體區域二
Ο …、1仆、16a。繼而，於低耐麼部之卩通道型娜谓形 成區域中，藉由微影步驟以及離子注入法等形成〆型半導 體區域23a。繼而’於低耐壓部之n通道型misf卿成區 域中’藉由微影步驟以及離子注入法等形成^型半導體區 域 2 4 a 〇 繼而，如圖23以及圖24所示，於基板1§(半導體晶圓）之 主面上，例如藉由CVD法等而沈積由氧化石夕所構成之絕緣 膜之後’藉由異向性乾絲刻對其進行回钱，藉此，於閉
極電極顺、FGL、FGR、FGS以及電容電極FGd、WO 之側面形成側壁s W。 繼而，於高耐壓部以及低耐壓部之口通道型以…即丁形 成區域、電容部以及寫入·消除用電容部形成區域以及P型 井HP W3之引出區域中，藉由微影步驟以及離子注入法等 同時形成P+型半導體區域21b、23b、13a、i5b、以。藉 此，於咼耐壓部中，形成源極以及汲極用之p型半導體區 域21，並形成P通道型MIS.FETQpH。又，於低耐壓部中， 形成源極以及汲極用之p型半導體區域23，並形成p通道型 127241.doc -40- 200840027 mIS.fetqpl。又，於電容部形成區域中，形成口型半導體 區域13。又，於寫入·消除用電容部形成區域中，形成p型 半導體區域1 5。 繼而，於高耐壓部、低耐壓部、讀出部、電容部、寫 入·消除用電容部形成區域以及選擇部之η通道型misfet 形成區域中，藉由微影步驟以及離子注人法等同時形成n + 型半導體區域2213、2413、咖、143、別。藉此，於高财 "Λ Ο 壓部中’形成源極以及沒極用之n型半導體區域22，並形 成η通道型MIS.FETQNH。又，於低耐壓部中，形成源極 以及汲極用之η型半導體區域24，並形成η通道型 MIS.FETQNL。X，於讀出部以及選擇部中，形成η型半導 體區域12，ϋ形成資料讀出用刪托谭以及選擇 謂.FETQS。又，於電容部形成區域中，形成n型半導體 區域14。又’於寫入·消除用電容部形成區域中，形成η型 半導體區域1 6。 龜而，如圖25以及圖26所示，選擇性地形成石夕化物層 5a ▲而，如圖27以及圖28所示，於基板以（半導體晶圓） 之主面上，例如藉由CVD法等，以覆蓋浮動閘極電極FG以
及閘極電極FGH、FGL之太彳、士扯丄X + 之方式沈積由氮化矽膜所構成之絕 緣膜2a。於該階段，於兮樯 _ 、 白又於口己L早兀陣列以及[CD驅動電路區 域此兩者中均沈積有絕緣膜2a。 ▲而，如圖29以及圖30所示，經過微影步驟而於絕緣膜 以上形成光阻圖㈣。該光阻圖案Rp，係覆蓋lcd驅動電 路區域以及快閃記憶體之周邊電路區域等記憶單元陣列以 127241.doc 200840027 外之區域，而使記憶單元陣列露出之圖案。繼而，將該光 阻圖案RP作為蝕刻光罩，去除記憶單元陣列之絕緣膜2a。 隨後，去除光阻圖案RP。 繼而，如圖31以及圖32所示，於基板18之主面上，例如 藉由CVD法等而沈積由氧化矽膜所構成之層間絕緣膜几， 使其厚於下層絕緣膜2a，進而對層間絕緣膜2b之上表面實 施化學機械研磨（Chemical Mechanical p〇Hshing, CMp)處 理’使層間絕緣膜2b之上表面平坦化。 、、驢而，於圯憶單元陣列之層間絕緣膜2b以及LCD驅動電 路區域之絕緣膜2a、2b中，藉由微影步驟以及㈣步驟而 形成接觸孔CT。隨後，於基板18(半導體晶圓）之主面上， 例如藉由CVD法等而沈積由鎢（w)等構成之導體膜之後， 藉由CMP法等對其進行研磨，藉此於接觸孔CT内形成導體 部7a、 7c〜7k〇 此時，絕緣膜2a於用以形成接觸孔„之_時作為姓刻
、、止層而發揮功能。藉由設置如此之絕緣臈&，主要可縮 小主電路區域N之元件尺寸。此處，記憶單元陣列脈側之
半導體區域12、13、14、15、_成得廣於主電路區域N 之半導體區域23、24。因此，於接觸孔„之位置對準時留 有餘地，Θ此無需於記憶單元陣列廳中設置絕緣膜以即 可形成接觸孔CT。 此後’經過通常之佈線形成步驟、檢查步驟以及裝配步 驟而製造半導體裝置。 根據如此之本實施形態】之半導體裝置製造方法，可同 127241.doc -42- 200840027
時形成LCD驅動電路用MIS FETQPH、QNH、QPL、QNL 之構成部、記憶單元MC之電容部C、CWE以及 MIS.FETQR、QS之構成部，因此可簡化半導體裝置之製 造步驟。藉此，可縮短半導體裝置之製造時間。又，可降 低半導體裝置之成本。 • (實施形態2)於本實施形態2中，根據圖33〜圖35而說 ^ 明上述圖4結構之半導體裝置之具體例。 Γ 圖33係本實施形態2之半導體裝置中之快閃記憶體之記 憶單tgMC之一例的平面圖，圖34係圖33之丫3_丫3線之剖面 圖，圖35係本實施形態2之半導體裝置之主電路區域之主 要部分剖面圖。再者，於圖33中，為易於觀察圖式而對一 部分標註有影線。 於本實施形態2中，於記憶單元陣列％&上形成有覆蓋絕 緣膜（絕緣膜）3a。覆蓋絕緣膜3a例如係由氧化矽膜所構 成，且以覆蓋浮動閘極電極！^(電容電極FGC1、FgC2、 〇 閘極電極]?(}反等）之上表面、側壁SW之整個表面以及其外 周之基板1S之一部分主面之方式而形成。 然而，於汜憶單元陣列“&上並不形成上述絕緣膜h， 且覆蓋絕緣膜3a係在與層間絕緣膜2b相接觸之狀態下覆 • 蓋。即，於本實施形態2中，如圖35所示，於LCD驅動電 路區或以及决閃兒憶體之周邊電路區域等快閃記憶體以外 之電路區域中，形成絕緣膜2a，且如_所示，於快閃記 憶體之記憶單元陣列腿上並不形成絕緣膜^。藉此，可 #夺D驅動i路區域、快閃記憶體之周邊電路區域等快 127241.doc -43 - 200840027 閃記憶體以外之電路區域中的元件之微細化，並且可抑制 或防止記憶單元陣列MR中浮動閘極電極fg之電荷e之洩 漏，從而提高快閃記憶體之資料保持特性。 又，藉由設置如此之覆蓋絕緣膜3&，而可於去除記憶單 元陣列MR之絕緣膜2&時利用覆蓋絕緣膜&來保護浮動閑 極電極FG之上表面，因此可提高半導體裝置之良率以及可 - 靠性。 P 又’覆蓋絕緣膜3a係藉由於上述矽化物層5a之形成步驟 W進行圖案化而形成。即，經過上述實施形態所說明 之圖1〜圖24之步驟之後，將覆蓋絕緣膜“沈積於基板以之 主面上，並經過微影步驟以及蝕刻步驟而對其進行圖案 化。隨後，形成矽化物層5a，並以與上述實施形態丨相同 之方式沈積絕緣膜2a，並對其進行圖案化。以後之步驟與 上述實施形態1相同，因而省略。 因此，覆蓋絕緣膜3a亦可用於選擇性地形成矽化物層 i； 5a。例如，覆蓋絕緣膜h亦可形成於基板IS主面之其他區 域中所设置的電阻元件（未圖示）上。此電阻元件例如係由 夕S曰石夕膜所構成’且利用與例如上述電容電極fgci、 FGC2以及閘極電極FGR、FGS、FGS2等相同之步驟而形 ' 成。藉由於如此之電阻元件上設置覆蓋絕緣膜3a，而可於 電阻元件上擇性分開製作形成石夕化物層$ a之區域與不形 成石夕化物層5 a之區域，因此可將電阻元件之電阻值設定為 所需之值。如此，藉由在形成用以分開製作矽化物層化之 絕緣膜時同時形成覆蓋絕緣膜3a，從而即便形成覆蓋絕緣 127241.doc -44- 200840027 膜3a亦不會增加半導體裝置之製造步驟。 又，例如覆蓋絕緣膜3a係以覆蓋P+型半導體區域13a、 15b、nH'型半導體區域14a、16b以及n+型半導體區域12b之 通道側上表面之通道側的一部分之方式而形成。藉由如此 設置覆蓋絕緣膜3a，可無需於p+型半導體區域13a、15b、 n +型半導體區域丨4a、16b以及n +型半導體區域12b上之通 道側一部分中形成矽化物層5a。其原因如下所述。 即’若矽化物層5a成長至低雜質濃度之ρ·型半導體區域 13b、、η·型半導體區域丨扑、i6a以及n-型半導體區域 1 2a中’則有時接合漏電流會流入至矽化物層5a與基板i s 之間。尤其，當與上述動作電壓為15 V之低耐壓MIS.FET 之源極、汲極用的半導體區域（尤其係低雜質濃度之半導 體區域）同時（以相同之導入濃度）形成低雜質濃度的p-型半 導體區域13b、15a、η-型半導體區域14b、16a以及η·型半 導體區域1 2a時，上述接合漏電產生之可能性會變高。 因此，於本實施形態2中，使矽化物層5 a以藉由覆蓋絕 緣膜3a而與低雜質濃度之p-型半導體區域ub、15&以及& 型半導體區域12a隔開之方式而形成，從而可抑制或防止 上述接合漏電之產生。 再者，上述矽化物層5a係在對覆蓋絕緣膜3a進行圖案化 之後形成，因此並不形成於浮動閘極電極FG之上表面上。 (實施形態3)於本實施形態3中，根據圖36以及圖37而 說明上述覆蓋絕緣膜3 a之變形例。 圖36係圖η之Y2-Y2線之剖面^，表#本實施形態3之半 127241.doc -45- 200840027 導體裝置中之快閃記憶體之記憶單元MC的叫列，圖㈣ 本實施形態3之半導體裝置之主電路區域之主要部分剖面 圖。再者’快閃記憶體之記憶單元Mc之平面圖與上述圖 1 1相同。 於本實施形態3中，於快閃記憶體之記憶單元陣列“&上 形成有覆蓋絕緣膜3b，以取代上述覆蓋絕緣膜3a。此覆蓋 絕緣膜3b與上述覆蓋絕緣膜3a同樣係由氧化矽膜所形成。 然而，覆蓋絕緣膜3b係以僅覆蓋浮動閘極電極FG(電容電 極FGC1、FGC2、閘極電極FGR等）之上表面以及選擇 MIS.FETQS之閘極電極FGS之上表面之方式而形成。 覆蓋絕緣膜3b係於沈積絕緣膜2a之前形成的。藉此，於 去除記憶單元陣列MR之絕緣膜2a時，可利用覆蓋絕緣膜 3b來保護浮動閘極電極FG之上表面以及選擇MIS·FETQS之 閘極電極FGS之上表面，因此可提高半導體裝置之良率以 及可靠性。 (實施形態4)圖38表示本實施形態4之半導體裝置之快 閃記憶體之記憶單元陣列MR之主要部分平面圖。本實施 形態4之半導體裝置之剖面結構與上述實施形態丨〜3中所示 之剖面結構相同，因而省略圖示及說明。絕緣膜2a以及覆 蓋絕緣膜3a、3b之配置結構亦與上述實施形態1〜3中所說 明之配置結構相同，因而省略說明。 於本實施形態4中，於構成半導體晶片之基板is之主面 (第1主面）的快閃記憶體之記憶單元陣列MR中，例如呈陣 列狀（矩陣狀）地規則排列配置有8x2位元結構之複數個上 127241.doc -46- 200840027 述記憶單元MC。 P型井HPW卜HPW3於第2方向X上延伸而形成。於口型井 HP W1中，配置有複數個位元之電容部◦。 於P型井 HPW2中，配置有複數個位元之資料寫入消除用電办咅 CWE。又，於p型井HPW3中，配置有複數個位元之資 出用MIS.FETQR以及選擇MIS.FETQS。 口貝 藉由形成如此之陣列結構，可縮小快閃記情 、 ^丨心脱〈佔有區 域，因此可提高半導體裝置之附加價值而不會招致半導體 晶片之尺寸增大。 (實施形態5)圖39係本實施形態5之半導體裝置中 閃記憶體之平面圖。 ' 於本實施形態5中，於上述實施形態4之記憶單元陣列 MR的基板is之空白區域上，配置有虛設閘極電極。該 虛設閘極電極DG係考慮到了層間絕緣膜沘之平坦性及圖Λ 案之反覆配置而設置的，係尤其不會與其他部分電性連接 之圖案。 藉由設置如此之虛設閘極電極〇(3，可提高層間絕緣膜 2b之平坦性。因此，可提高例如形成於層間絕緣膜u上之 佈線及形成於層間絕緣膜2b上之接觸孔CT之加工精度。 虛設閘極電極DG之結構與上述浮動閘極電極FG之結構 相同，且利用相同之步驟而形成。藉it匕，尤其無需追加製 以步驟即可於记憶單元陣列MR内配置虛設閘極電極dg。 又，於本實施形態5中，係以上述實施形態4之記憶單元 陣列MR為例進行了說明，但應用於上述實施形態丨〜]之記 127241.doc -47- 200840027 憶單元MC時亦可獲得同樣之效果。 (實施形態6) 圖40係本實施形態6之半導體裝置中之快 閃記憶體之平面圖。 於本實施形態6中，於上述實施形態4之記憶單元陣列 MR的基板1S之空白區域上，配置有虛設活性區域dl。該 虛設活性區域DL係考慮到了隔離部TI之平坦性而設置的， 因此係並不形成有半導體元件之區域。 藉由設置如此之虛設活性區域DL，可提高隔離部TI上 表面之平坦性。因此，可提高例如形成於隔離部丁〗上之層 間絕緣膜2b及佈線之平坦性。 虛設活性區域DL之結構與上述活性區域l相同。又，虛 。又活性區域DL與活性區域L同時形成。藉此，即便設置有 虛設活性區域DL亦不會增加半導體裝置之製造步驟。 再者，此處係例示了配置有平面正方形之複數個虛設活 性區域DL之情形，但並不限定於此，例如亦可將虛設活 性£域DL之平面形狀設為長方形或者條狀。 又於本汽施形恶6中，係以上述實施形態*之記憶單元 陣列MR為例進行了說明，但應用於上述實施形態工〜）之記 憶單元MC時亦可獲得同樣之效果。 又，亦可將本實施形態之虛設活性區域DL與上述實施 形態5之虛設閘極電極dG組合應用。此時，可進一步提高 層間絕緣膜2 b之平坦性。 以上，根據實施形態對本發明者所研發之發明進行了具 體說明，但本發明並不限定於上述實施形態，當然可於不 127241.doc •48- 200840027 脫離本發明精神之範圍内進行各種變更。 於上述實施形態中’對由兩個記憶單元MC構成丨位元（1 位元/2單元結構)之情形進行了說明，但並不限定於此，亦 可由個e己憶單tlMC構成i位元（1位元/;[單元結構）。如上 述κ ^形悲般，當由兩個記憶單元MC構成i位元時，即便 =其中-個記憶單元Mc產生了問題而導致無法保持資料 時’亦可藉由另一個記憶單元MC來進行補償，因此可進 Ο Ο 一步提高資料保持之可靠性。又，由-個記憶單元MC構 成1位70之情形與由兩個記憶單元妮構成i位元之情形相 =道可減少每1位元之記憶單元之佔有面積，因此可促進 半導體裝置之微細化。 二！明中，主要針對將本發明者所研發之發明應用於 乍為^景之使用領域即半導體裝置之製造方法中 進仃了說明，但並不！rp〜μ , 旧❿ 亦τ座 一 疋於此，亦可進行各種應用，例如 亦可應用於微機器之製造方法 Ά m Τ 此柃可糟由於形成右 诞枝：為、之基板上形成上述 ^ 單資訊。 述厌門°己丨思體，而記憶微機器之簡 [產業上之可利用性] 本發明可適用於具有非揮發性 造業中。 之+導體裝置之製 【圖式簡單說明】 圖1係本發明者所研穿 Ψ w ^ ± ^ 八有非揮發性記憶體之半導@ 衣置之主要部分剖面圖。 干等體 圖2係本發明者所研且 〃有非揮發性記憶體之半導體 127241.doc -49- 200840027 裝
置之其他結構之主要部分剖面圖。 圖3係本發明一實施形態之半導體裝置之主要部八剖 面 置之主要部分剖 圖4係本發明其他實施形態之半導體裝 面圖。 圖5係對圖1〜圖4之半導體裝置之非揮發性記憶 j , 貝不午 保持特性加以比較而示之圖表。
圖6係本發明一實施形態之半導體裝置中之非揮發性士 憶體之主要部分電路圖。 & 圖7係表示圖6之非揮發性記憶體之資料寫入動作時對各 部分施加之施加電壓之電路圖。 圖8係表示圖6之非揮發性記憶體之資料成批消除動作時 對各部分施加之施加電壓之電路圖。 圖9係表示圖6之非揮發性記憶體之資料·位元單位、、肖陝 動作時對各部分施加之施加電壓之電路圖。 圖1 〇係表示圖6之非揮發性記憶體之資料讀出動作時對 各部分施加之施加電壓之電路圖。 圖11係本發明一實施形態之半導體裝置中之非揮發性記 憶體之1位元之記憶單元之平面圖。 圖12係圖11之Y2-Y2線之剖面圖。 圖13係本發明一實施形態之半導體裝置中之主電路區域 之主要部分剖面圖。 圖14係圖n2Y2_Y2線之剖面圖，表示本發明一實施形 態之半導體裝置中之非揮發性記憶體之資料寫入動作時記 127241 ,doc -50- 200840027 之一例。 ，表示本發明一實施形 之資料消除動作時對各 憶單元中對各部分施加之施加電塵 圖15係圖11之Y2_Y2線之剖面圖 態之半導體裝置之非揮發性記憶體 部分施加之施加電壓。 &圖16係圖μ™線之剖面圖，表示本發明—實施形 態之半導體裝置之非揮發性記憶體之資料讀出動作時對各 部分施加之施加電壓。 圖17係本發明其他實施形態之半導體裝置製造步驟中之 主電路形成區域之半導體基板之主要部分剖面圖。 圖18係與® 17同—步驟時之非揮發性記憶體區域之半導 體基板之主要部分剖面圖。 圖19係緊跟著圖17及圖18之半導體裝置製造步驟中之主 電路形成區域之半導體基板之主要部分剖面圖。 圖20係與圖19同—步驟時之非揮發性記憶體區域之半導 體基板之主要部分剖面圖。 圖21係緊跟著圖19及圖2〇之半導體裝置製造步驟中之主 電路形成區域之半導體基板之主要部分剖面圖。 圖22係與圖21同-步驟時之非揮發性記憶體區域之半導 體基板之主要部分剖面圖。 圖23係緊跟著圖21及圖22之半導體裝置製造步驟中之主 電路形成區域之半導體基板之主要部分剖面圖。 圖24係與圖23同一步驟時之非揮發性記憶體區域之半導 體基板之主要部分剖面圖。 圖25係緊跟著圖23及圖24之半導體裝置製造步驟中之主 127241.doc 200840027 電路形成區域之半導體基板之主要部分剖面圖。 圖26係與圖25同—步驟時之非揮發性記憶體區域之半導 體基板之主要部分剖面圖。 圖27係緊跟著圖25及圖％之半導體裝置製造步驟中之主 電路形成區域之半導體基板之主要部分剖面圖。 圖28係與圖27同一步驟時之非揮發性記憶體區域之半導 • 體基板之主要部分剖面圖。 p 圖29係緊跟著圖27及圖28之半導體裝置製造步驟中之主 電路形成區域之半導體基板之主要部分剖面圖。 圖30係與圖29同一步驟時之非揮發性記憶體區域之半導 體基板之主要部分剖面圖。 圖3 1係緊跟著圖29及圖3〇之半導體裝置製造步驟中之主 電路形成區域之半導體基板之主要部分剖面圖。 圖32係與圖3丨同一步驟時之非揮發性記憶體區域之半導 體基板之主要部分剖面圖。 Q 圖33係本發明另一實施形態（實施形態2)之半導體裝置 中之非揮發性記憶體之記憶單元之一例之平面圖。 圖34係圖33之Y3-Y3線之剖面圖。 圖35係本發明另一實施形態（實施形態2)之半導體裝置 ’ 之主電路區域之主要部分剖面圖。 圖36係圖11之Y2-Y2線之剖面圖，表示本發明另一實施 形態（實施形態3)之半導體裝置中之非揮發性記憶體之記憶 單元之一例。 圖37係本發明另一實施形態（實施形態3)之半導體裝置 127241.doc -52- 200840027 之主電路區域之主要部分剖面圖。 圖38係本發明另一實施形態（實施形態4)之半導體裝置 之非揮發性記憶體區域之主要部分平面圖。 圖39係本發明另一實施形態（實施形態5)之半導體裝置 中之非揮發性記憶體區域之平面圖。 圖40係本發明另一實施形態（實施形態6)之半導體裝置 中之非揮發性記憶體區域之平面圖。 【主要元件符號說明】 1S 半導體基板 2a 絕緣膜 2b 層間絕緣膜 3a 覆蓋絕緣膜 3b 覆蓋絕緣膜 5a 矽化物層 6a P+型半導體區域 7a 〜7k 導體部 8a n+型半導體區域 10a 閘絕緣膜 10b 閘絕緣膜（第2絕緣膜） 10c 電容絕緣膜（第3絕緣膜） lOd 電容絕緣膜（第1絕緣臈） 1 Oe、1 Of、1 〇g 閘絕緣膜 12 n型半導體區域 12a n_型半導體區域 127241.doc -53 - n+型半導體區域 ρ型半導體區域 Ρ+型半導體區域 ρ_型半導體區域 η型半導體區域 η+型半導體區域 η_型半導體區域 ρ型半導體區域 ρ_型半導體區域 Ρ+型半導體區域 η型半導體區域 型半導體區域 η+型半導體區域 導體膜 ρ型半導體區域 Ρ_型半導體區域 Ρ+型半導體區域 22 22a 22b p唆苹猿1 23 P-M導髏 23 a 23b 4苹導德 \2ΐ2^'ά〇° 200840027 24a n_型半導體區域 24b n+型半導體區域 TI 隔離部 DNW η型嵌埋井（第1井） HPW1 Ρ型井（第4井） * HPW2 Ρ型井（第2井） . HPW3 ρ型井（第3井） HNW η型井 Γ CT 接觸孔 L、Ll〜L5 活性區域 QR 資料讀出用MIS+ET FGR 閘極電極（第2電極） C 電容部 CGW 控制閘極電極 FGC1 電容電極（第1電極） , FGC2 L: 電容電極（第3電極） MR 記憶單元陣列（第1電路區域） PR 周邊電路區域 * WBL、WBLO、 * WBL1 資料寫入·消除用位元線 RBL、RBLO、 RBL1 資料讀出用位元線 CG、CGO、CGI 控制閘佈線 SL 源極線 127241.doc -55 - 200840027 Γ
GS 選擇線 MC 記憶單元 CWE 資料寫入·消除用電容部 QS 選擇MISFET FGS 閘極電極 DPW P型欲埋井 PV P型半導體區域 NV η型半導體區域 PW Ρ型井 NW η型井 FGH 閘極電極 FGL 閘極電極 QPH ρ通道型MIS FET QPL ρ通道型MIS FET QNH η通道型MIS FET QNL η通道型MIS*FET SW 側壁 FG 浮動閘極電極 MS 半導體區域 MSI 低雜質濃度之半導體區域 MS2 南雜質濃度之半導體區域 N 主電路區域（第2電路區域） G 閘極電極 NS 半導體區域 127241.doc -56- 200840027 NSl NS2 Q PLG RP DG DL Γ 低雜質濃度之半導體區域 高雜質濃度之半導體區域 MIS.FET 插塞 光阻圖案 虛設閘極電極 虛設活性區域 127241.doc -57-

Claims (1)

  1. 200840027 十、申請專利範圍：
    1. 一種半導體裝置，其特徵在於：包括具備沿著厚度方向 而相互位於相反側之第丨主面以及第2主面之半導體基 板於上述半導體基板之第1主面上，形成有配置有非 揮毛D己隐體之弟1電路區域及配置有上述非揮發性記 憶體以外之電路之第2電路區域，於上述第丨電路區域上 2成有··第i導電型第^，其形成於上述半導體基板之 第1主面上；第2井，其係具有與上述第丨導電型相反導 電型之第2導電型井，且以内包於上述第1井之方式配 置；第3井，其係上述第2導電型之井，且以在與上述第 2井電性隔離之狀態下對於上述第2井順沿，以内包於上 述第1井之方式配置；第4井，其係上述第2導電型之 井，且以在與上述第2井及上述第3井電性隔離之狀態下 對於上述第2井順沿，卩内包於上述第}井之方式配置 及非揮發性記憶單元，其以平面重疊於上述第2井、上 述第3井以及上述第4井之方式配置；並且，上述非揮發 性記憶單元包括：浮動閘極電極，其以平面重疊於上‘ 第2井、上述第3井以及上述第4井之方式延伸配置於第} 方向上；資料寫入及消除用元件，其形成於上述浮動閘 T電極平面重疊於上述第2井之第"立置上；資料讀出用 易文電aa冑其形成於上述浮動閘極電極平面重疊於上 述第3井之第2位置上；及電容元件，其形成於上述浮動 閘極電極平面重疊於上述第4井之第3位置上；並且，上 述資料寫入及消除用元件包括：第！電極，其形成於上 127241.doc 200840027 述子動閘極電極之上述第i位置上；絕緣膜，其形成於 上述第1電極以及上述半導體基板之間；一對第2導電型 半導體區域’其等形成於在上述第2井内夾持上述第丄電 極之位置上’及上述第2井；並且，上述資料讀出用場 效電晶體包括：第2電極，其形成於上述浮動閘極電極 之上述第2位置上；絕緣膜，其形成於上述第2電極以及 . 上述半導體基板之間；及一對第1導電型半導體區域， a等开乂成於在上述第3井内夾持上述第2電極之位置上； 並且，上述電容元件包括：第3電極，其形成於上述浮 =閘極電極之上述“位置上；絕緣膜，其形成於上述 第3¾極以及上述半導體基板之間；一對第2導電型半導 體區域’其等形成於在上述第4井内夹持上述第3電極之 位置上；及上述第4井；並且’於上述第2電路區域上形 成有閘極電極，於上述半導體基板之第丨主面上，以覆 蓋上述浮動閘極電極以及上述閘極電極之方式沈積有含 Ο 氧之絕緣膜，於上述第2電路區域♦，於上述含氧之絕 緣膜與上述半導體基板之第！主面之間，以覆蓋上述問 極電極之方式形成有含氮之絕緣膜，於上述第1電路區 域中，於上述含氧之絕緣膜與上述半導體基板之第 面之間’未形成上述含氮之絕緣膜。 2. 如請求…之半導體裝置，其中上述資料寫入及消除用 兀件之資料重寫’係藉由通道全面之FN穿隨電流而進 行。 3. 如請求項丨之半導體裝置，其中上述第3電極之與上述第 127241.doc 200840027 1方向交叉之第2方向之長度，大於上述第1電極以及上 述第2電極之上述第2方向之長度。 4·如請求項1之半導體裝置，其中於上述第1電路區域中， 於上述含氧之絕緣膜與上述半導體基板之第1主面之 間’以覆蓋上述浮動閘極電極之上表面之方式形成有含 _ 氧之覆蓋絕緣膜。 ‘ 5·如請求項4之半導體裝置，其中上述含氧之覆蓋絕緣膜 (、 形成為··覆蓋上述半導體基板之第1主面之一部分，以 使幵/成於上述半導體基板之第1主面上的石夕化物層離開 上述浮動閘極電極之側面。 6·如請求項5之半導體裝置，其中於上述第2電路區域上， 配置有以第1動作電壓來驅動之低耐壓場效電晶體、及 以阿於上述第1動作電壓之第2動作電壓來驅動之高耐壓 %效電晶體；上述資料寫入及消除用元件、上述資料讀 出用場效電晶體以及上述電容元件之上述半導體區域係 Q 與上述低耐壓場效電晶體之半導體區域同時形成。 汝明求項1之半導體裝置，其中上述含氧之絕緣膜係由 氧化矽膜形成，上述含氮之絕緣膜係由氮化矽膜形成。 8· —種半導體裝置，其特徵在於··包括具備沿著厚度方向 而相互位於相反側之第1主面以及第2主面之半導體基 板，於上述半導體基板之第丨主面上，形成有配置有非 揮發性記憶體之第丨電路區域及配置有上述非揮發性記 憶體以外之電路之第2電路區域，於上述第丨電路區域之 上述半導體基板之主面上，經由絕緣膜而形成有上述非 127241.doc 200840027 揮發性記憶體之浮動閘極電極，於上述第2電路區域之 上述半導體基板之主面上，經由絕緣膜而形成有閘極電 極，於上述半導體基板之第丨主面上，以覆蓋上述浮動 閘極電極以及上述閘極電極之方式沈積有含氧之絕緣 膜，於上述第2電路區域中，於上述含氧之絕緣膜與上 述半導體基板之第1主面之間，以覆蓋上述閘極電極之 方式形成有含氮之絕緣膜，於上述第丨電路區域申於
    上述含氧之絕緣膜與上述半導體基板之第丨主面之間， 未形成上述含氮之絕緣膜。 9. 一種半導體裝置之製造方法，其特徵在於包括以下步 驟.（a)準備具備沿著厚度方向而相互位於相反側之第1 主面以及第2主面之半導體基板；（b)於上述半導體基板 之第1主面上，經由絕緣膜而沈積導體膜；（c)藉由對上 述導體膜進行圖案化，而於上述半導體基板之第丨主面 之第1電路區域上形成非揮發性記憶體用浮動閘極電 極，且於上述半導體基板之第i主面之上述第1路區域 以外的第2電路區域上形成閘極電極；（d)於上述半導體 基板之第丨主面上，以覆蓋上述浮動閘極電極以及上‘ 閘極電極之方式沈積含氮之絕緣膜；⑷於上述⑷步驟之 ，，對上述含氮之絕緣膜實施蝕刻處理，藉此去除上述 第1電路區域之上述含敗之絕緣膜，並於上述第2電路區 域上形成上述含氮之絕緣膜圖帛；⑴於上述⑷步驟之 後，以覆蓋上述含氮之絕緣膜圖案之方式於上述半導體 基板之第！主面上沈積含氧之絕緣膜；⑷於上述咐 127241.doc 200840027 驟之後，於上述第i電路區域以及上述第2電路區域之上 述含氧之絕緣膜上同時形成連接孔。 ο .如請求項9之半導體裝置之製造方法，其中於上述第1 路區域上形成有：第1導電型第1井，其形成於上述半導 體基板之第1主面上；第2井，其係具有與上述第i導電 型相反導電型之第2導電型井，且以内包於上述第！井之 方式配置；第3井，其係上述第2導電型之井，且以在與 上述第2井電性隔離之狀態下對於上述第2井順沿，以内 包於上述第1井之方式配置；第4井，其係上述第2導電 =之井i以在與上述第2井及上述第3井電性隔離之狀 下對於上述第2井順沿，以内包於上述第j井之方式配 置；及非揮發性記憶單元，其以平面重疊於上述第2 井、上述第3井以及上述第4井之方式配置；並且，上述 非揮發性記憶單元包括：浮動閘極電極，其以平面重4 於上述第2井、上述第3井以及上述第4井之方式延伸配 置於第1方向上；資料寫入及消除用元件，其形成於上 述浮動閘極電極平面重疊於上述第2井之第丨位置上；資 料項出用场效電晶體’其形成於上述浮動閘極電極平面 重詩上述第3井之第2位置上；及電容元件，其形成於 上述洋動閘極電極平面重疊於上述第4井之第3位置上，· 並且’上述貝料寫入及消除用元件包括：第工電極，其 形成於上述浮動閘極電極之上述第丨位置上；絕緣膜， 其形成於上述第1電極以及上述半導體基板之間；一對 第2導電型半導體區域’其等形成於在上述第2井内央持 127241.doc 200840027 Ο 11 12. Ο 13- 上述第1電極之位置上；及上述第2井；並且，上述資料 讀出用場效電晶體包括：第2電極，其形成於上述浮動 閉極電極之上述第2位置上；絕緣膜，其形成於上述第2 電極以及上述半導體基板之間；及一對第1導電型半導 體區域’其等形成於在上述第3井内夾持上述第2電極之 位置上’並且’上述電容元件包括：第3電極，其形成 於上述浮動閉極電極之上述第3位置上；絕、緣膜，其形 成於上述第3電極以及上述半導體基板之間；一對第縛 ―電型半導體區域，其等形成於在上述第4井内夾持上述 第3電極之位置上；及上述第4井。 .如請求項10之半導體裝置之製造方法，其中包括以下步 =:於上述⑷步驟之後、上述⑷步驟之前，以覆蓋上述 子動閘極電極上表面之方式形成含氧之覆蓋絕緣膜。 如請求項11之半導體裝置之製造方法，其中包括以下步 驟：於㈣上述含氧之覆蓋絕緣膜之後，於上述半導體 基板之第1主面上形成矽化物層；並且，於上述含氧之 覆蓋絕緣狀形成㈣巾，以上述含氧之覆蓋絕緣膜之 :部分覆蓋上述半導體基板之^主面之—部分之方式 形成上述含軋之覆蓋絕緣膜，以便上述矽化物層離開上 述浮動閘極電極之側面。 如請求項10之半導體裝置之製造方法，其中於上述第2 電路區域上，配置有以第1動作電壓來驅動之低耐壓場 效電晶體、及以高於上述第i動作電壓之第2動作電壓來 驅動之高耐壓場效電晶體，並且使上述資料寫入及消除 127241.doc 200840027 用元件、上述資料讀出用場效電晶體以及上述電谷元件 之上述半導體區域與上述低耐壓場效電晶體之半導體區 域同時形成。 I4·如請求項9之半導體裝置之製造方法，其中上述含氮之 〇 絕緣膜係由氮化砂滕 矽臈形成。 形成 上述含氧之絕緣膜係由氧化 127241.doc
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