SU907846A1 - Декодирующее устройство - Google Patents

Description

(54) ДЕКОДИРУЮЩЕЕ УСТРОЙСТВО

1Изобретение относитс  к технике передачи дискретных сообщений и может быть использовано при построении системы передачи информации с решающей обратной св зью. Известно декодирующее . устройство, содержащее первый элемент ИЛИ, к одному из входов которого подключен выход сумматора по модулю два, ко входам которого подключены соответственно выход накопител  и выход второго элемента ИЛИ, к одному из входов которого подключен один из выходов блока обнаружени  ощибок через счетчик тактовых импульсов, причем другой вход первого .элемента ИЛИ  вл етс  входом устройства 1. Однако достоверность декодировани  в этом устройстве невысока. Цель изобретени  - повышение достоверности декодировани . Эта цель достигаетс  тем, что в декодирующее устройство, содержащее первый элемент ИЛИ, к одному из входов которого подключен выход сумматора по модулю два, ко входам которого подключены соответственно выход накопител  и выход второго элемента ИЛИ, к одному из входов которого подключен один из выходов блока обнаружени  ощибок через счетчик тактовых импульсов, причем другой вход первого элемента ИЛИ  вл етс  входом устройства, введены последовательно соединенные счетчик циклов, первый элемент И-ИЛИ, к другому входу которого подключен первый выход регистра сдвига через элемент И-НЕ, и триггер, пр мой и инверсный выходы которого подключены- соответственно к первому входу и ко второму входу второго элемента И-ИЛИ, при этом первый дополнительный выход блока обнаружени  ощибок подключен к первому входу счетчика циклов, второй вход которого объединен со входом регистра сдвига и с соответствующим входом первого элемента И-ИЛИ и подключен ко второму дополнительному выходу блока обнаружени  ошибок , второй выход регистра сдвига подключен к соответствующему входу второго элемента ИЛИ, третий вход второго элемента И-ИЛИ подключен к выходу накопител , четвертый вход - к выходу первого элемента ИЛИ и ко входу блока обнаружени  ощибок , второй вход объединен с соответствующим входом первого элемента И-ИЛИ, а выход второго элемента И-ИЛИ подключен . ко входу накопител .

На чертеже представлена структурна  электрическа  схема декодирующего устройства .

Декодирующее устройство содержит элементы ИЛИ 1 и 2, блок 3 обнаружени  ощибок , элементы И-ИЛИ 4 и 5, триггер 6, счетчик 7 циклов, счетчик 8 тактовых импульсов , регистр 9 сдвига, элемент И-НЕ 10, накопитель 11 и сумматор 12 по модулю.два.

Устройство работает следующим образом .

В исходном состо нии сигналы на выходе счетчика 7 циклов отсутствуют, а триггер б установлен в состо ние, при котором элемент И-ИЛИ 4 открыт по первому входу, второй вход которого заблокирован потенциалом с пр мого выхода триггера 6.

При приеме комбинации запускаетс  счетчик 8 тактовых импульсов, не прекращающий работу до перехода устройства в режим приема очередной комбинации, а принимаема  комбинаци  через элемент ИЛИ 1 записываетс  в блок 3 обнаружени  ощибок, вход которого через элемент И-ИЛИ 4 соединен с иакопителем 11.

При необнаружении ощибок в комбинации блок 3 обнаружени  ошибок разрешает выдачу информационных элементов комбинации из накопител  11 получателю, а устройство переходит в режим приема очередной комбинации.

При обнаружении ошибок-устройство переходит в режим исправлени  ошибок. При этом первый импульс обнаружени  ошибок поступает в счетчик 7 циклов, а через элемент И-ИЛИ 5 поступает на счетный вход триггера 6, измен   состо ние последнего на противоположное. С изменением состо ни  триггера б потенциал пр мого выхода последнего деблокирует второй вход элемента И-ИЛИ 4, а потенциал инверсного выхода триггера б блокирует первый вход последнего и первый вход элемента И-ИЛИ 5.

В первых п циклах режима исправлени  ошибок исходна  комбинаци  через сумматор 12 по модулю два и элемент ИЛИ 1 записываетс  в блок 3 обнаружени , а через элемент И-ИЛИ 4 и в накопитель И. По окончании каждого из циклов блок 3 обнаружени  ощибок формирует импульсы необнаружени  или иЛпульсы обнаружени  ошибок. Поступающие в счетчик 7 циклов, и в регистр 9,сдвига.

В каждом из п циклов на исходную комбинацию в сумматоре 12 по модулю два накладываетс  вектор одиночной ошибки. В первом цикле режима исправлени  ошибок счетчик 8 тактовых импульсов с емкостью (n-f-1) выдает импульс переполнени , по вл ющийс  через элемент ИЛИ 2 на втором входе сумматора 12 по модулю два в момент поступлени  на первом входе последнего первого разр да исходной комбинации, обеспечивающий инвертирование этого разр да. Таким образом, в блок 3 обнаружени  ошибок записываетс  исходна  комбинаци  с

наложенным на нее вектором одиночной ошибки. Во втором цикле вектор одиночной ошибки накладываетс  на второй разр д исходной комбинации и. т.д.

С завершением п-го цикла режима исправлени  ощибок в регистре 9 сдвига зарегистрирована п-разр дна  комбинаци , содержаща  единицы в разр дах, номера которых совпадают с номером цикла, заверщивщегос  обнаружением ощибки.

По окончании п-го цикла режима исправлени  ощибок счетчик 7 циклов с емкостью (п+1) выдает импульс переполнени  через элемент И-ИЛИ 5 на счетный вход триггера б лищь при наличии на выходе элемента И-НЕ 10 разрещающего потенциала, по вл ющегос  по окончании п-го цикла лищь при регистрации в регистре 9 сдвига меньще чем п импульсов обнаружени  ощибки, при этом импульс переполнени  счетчика 7 циклов установит триггер б в исходное состо ние и потенциал пр мого выхода триггера б

S блокирует первый вход элемента И-ИЛЙ4, первый вход которого деблокируетс  потенциалом инверсного выхода триггера б.

При реализации (пЧ-1) цикла режима исправлени  ощибок на исходную комбинацию в сумматоре 12 по модулю два налагаетс  п-разр дный вектор ощибок, поразр дно подаваемый на второй вход сумматора 12 по модулю два через элемент ИЛИ 2 с выхода регистра 9 сдвига.

При этом в накопителе 11 запищетс  комбинаци  с исправленными ощибками и блок 3 обнаружени  ошибок разрешает выдачу информационных элементов комбинации из накопител  1 получателю, а устройство переходит в режим приема очередной комбинации.

Если по окончании п циклов режима исправлени  ошибок отождествление комбинации не произойдет, то исходна  комбинаци  стираетс , а устройство переходит в режим

S приема очередной комбинации.

Введение регистра сдвига, счетчика циклов , триггера элементов И и И-ИЛИ с соответствующими св з ми позвол ет исправл ть как однократные, так и многократные ощибки, что снижает число переспросов информации в системах с решающей обратной св зью, снижает потери информации в системах со стиранием и обеспечивает повыщение достоверности принимаемой информации.

Claims (1)

1. Формула изобретени 

   Декодирующее устройство, содержащее первый элемент ИЛИ, к одному из входов

   которого подключен выход сумматора по модулю два, ко входам которого подключены соответственно выход накопител  н выход второго элемента ИЛИ, к одному нз входов которого подключен однн нз выходов блока обнаружени  ошибок через счетчик тактовых импульсов причем другой вход первого элемента ИЛИ  вл етс  входом устройства, отличающеес  тем, что, с целью повышени  достоверности декодировани , введены последовательно соединенные счетчик циклов, первый элемент И-ИЛИ , к другому входу которого подключен первый выход регистра сдвига через элемент И-НЕ, и триггер, пр мой и инверсный выходы которого подключены соответственно к первому входу и ко второму входу второго элемента И-ИЛИ, при этом первый дополнительный выход блока обнаружени  ошибок подключен к . первому входу счетчика

   циклов, второй вход которого объединен со входом регистра сдвига и с соответствующим входом первого элемента И-ИЛИ и подключен ко второму дополнительнол у выходу блока обнаружени  ошибок, второй выход регистра сдвига подключен к соответствующему входу второго элемента ИЛИ, третий вход второго элемента И-ИЛИ подключен к выходу накопител , четвертый вход - к выходу первого элемента ИЛИ и ко входу блока обнаружени  ошибок, второй вход объединен с соответствующим входом первого элемента И-ИЛИ, а выход второго элемента И-ИЛИ подключен ко входу накопител .

   Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР № 625312, кл. Н 04 L 1/10, 1978 (прототип ).