. - . . Изобретение относитс к импульсной технике, предназначено дл синхронизации импульсов и может быть использовано в автоматике, приборостроении , вычислительной технике, особенно в интерфейсных блоках, например в автоматизированных системах управлени в различных отрасл х народного хоз йства. Известно устройство дл синхронизации импульсов, содержащее последовательно , соединенные три триггера и злемент исключающее ИЛИ П 3. Недостатком данного устройства в л етс невысока помехозащищенность. Наиболее близким по д-ехнической сущности вл етс устройство дл син хронизации импульсов, содержащее клю вход которого подключен к источнику синхронизируемых импульсов, а выход соединен со входом установки первого триггера, выход которого св зан с од ним входом первого разр да сдвиговог сегистра, другой вход которого подключей к источнику тактовых импульсов , а также второй триггер, вход установки которого пoдкJШ)чeн к источнику синхронизируемых импульсов, а выход соединен со вторым входом ключа , а входы сброса первого и второго триггеров подключены к выходу первого разр да сдвигового регистра 2 . Известное устройство обладает следующими существенными недостатками: сложность схемы, что при необходимости синхронизации большого количества устройств требует большого количества микросхем, мала помехоустойчивость , из-за чего на выходе устройства по вл етс сигнал.даже при коротко/} помехе на входе. Целью изобретени в.л етс повышение помехоустойчивости устройства. Поставленна цель достигаетс тем, что в устройстве дл синхронизации импульсов , содержшцем триггер и сдвиговый регистр, вход первого разр да которого соединен с выходом триггера. выход триггера дополмнтельно подключен к управл ющему входу и входу последнего разр да сдвигового регистра, который выполнен реверсивным. Использование реверсивного сдвигового регистра и управление направлением сдвига от входного сигнала позвол ет добитьс высокой помехоустойчивости при подаче как положительных так и отрицательных перепадов сигналй на вход устройства, причем глубина помехоустойчивости (максимальна допустима длительность помехи) может измен тьс простым добавлением числа разр дов регистра. На фиг. 1 представлена структурна схема устройства; на фиг. 2 - вариант реализации на стандартном сдвиговом регистре (155ИР1); на фиг. 3 - временна диаграмма; на фиг. 4 - график переходов. Устройство дл синхронизации импульсов содержит триггер 1, 2п+ раз р дный сдвиговый регистр 2, шину 3 . тактовых импульсов, входную шину 4 (вход), выходную шину 5 (выход). Работа устройства происходит следующим образом. В начальном состо нии на входной шине 4 устройства логический ноль и во всех разр дах регистра 2 Написан логический ноль. При этом сдвиговый регистр установлен в режиме сдвига вправо. При подаче на вход 4 устройства логической 1 по первом синхроимпульсу уровень 1 запишетс в триггер 1. При этом сдвиговый регистр 2 переводитс в режим сдвига влево. По следующему синхроимпульсу произойдет запись 1 в (2,+ ) разр д и затем продвижение 1 влево с заполнением всех пройденных разр дов Через (п+2) тактов после подачи входного сигнала на вход устройства на вьпсоде 5 (п+1)-го разр да, вл ющемс выходом устройства, по витс 1, Еще п синхроимпульсов весь регистр заполнитс единицами. Если за врем действи входного сигнала на шину 3 поступит менее п+1 синхроимпульсов , сигнал на выходе устройства не по витс , регистр перейдет в режим сдвига вправо, выталкива записанные сигналы 1 и заполн регистр 2 сигналами О. Если в исходном состо нии все разр ды регистра находились в состо нии 1, а на вход поступает сигнал О, после первого синхроимпульса регистр переходит в режим сдвига вправо, через п+2 такта сигнал О по вл етс на выхопе, а еще через п тактов сигналы О заполн ют весь регистр. Таким образом, повышение помехоустойчивости достигаетс благодар применению реверсивного регистра и управлению направлением сдвига (влево или вправо) от входного сигнала. Пример выполнени данного устройства с использованием серийно выпускаемого промышленностью последовательнопараллельного сдвигового регистра 155ИР1 показан на фиг. 2, его временна диаграмма - на фиг. 3, график переходов - на фиг. 4. Регистр 155ИР1 при подаче высокого потенциала на управл ющий вход S работает как регистр с параллельной записью информации по тактовым импульсам , поступающим на вход С-2, при подаче низкого потенциала происходит сдвиг информации, подаваемой на информационный вход А первого разр да регистра по тактам, подаваемым на вход С-1. Работа регистра илгаострируетс таблицей. В первом столбце таблищ указан номер текущего состо ни , во втором осто ние регистра, в третьем - номер оследующего состо ни при подаче на ход уровн о или 1. Это устройство (. 2) работает следующим образом. Предположим, в начальном состо -ИИ на входе устройства«.0 (состо ие 1 - см. фиг. 3, фиг. 4 и таблиу ) , тогда на выходе первого разр а - уровень О, при этом регистр аботает в режиме последовательного . -. . The invention relates to a pulse technique, is intended to synchronize pulses, and can be used in automation, instrument making, computer engineering, especially in interface units, for example, in automated control systems in various sectors of the national economy. A device for synchronizing pulses, containing in series, connected three triggers and an element exclusive OR P 3, is known. A disadvantage of this device is the low noise immunity. The closest in d-technical essence is a device for synchronizing pulses, containing a key whose input is connected to a source of synchronized pulses, and the output is connected to the installation input of the first trigger, the output of which is connected to one input of the first discharge of the segistra shift, another input which is connected to the source of clock pulses, as well as the second trigger, the installation input of which is sent to the source of synchronized pulses, and the output is connected to the second input of the key, and the reset inputs of the first and second triggers Erov connected to the output of the first discharge shift register 2. The known device has the following significant drawbacks: the complexity of the circuit, which, if it is necessary to synchronize a large number of devices, requires a large number of microcircuits, low noise immunity, due to which a signal appears at the output of the device. Even for short /} input noise. The aim of the invention is to improve the noise immunity of the device. The goal is achieved by the fact that in the device for synchronizing the pulses, the trigger trigger and the shift register, the input of the first bit of which is connected to the trigger output. the trigger output is additionally connected to the control input and the input of the last digit of the shift register, which is made reversible. The use of a reverse shift register and control of the direction of the shift from the input signal allows to achieve high noise immunity when applying both positive and negative signal drops to the device input, and the depth of noise immunity (maximum permissible duration of interference) can be changed by simply adding the number of register bits. FIG. 1 shows a block diagram of the device; in fig. 2 - an embodiment on a standard shift register (155IR1); in fig. 3 - time diagram; in fig. 4 - transition schedule. The device for synchronization of pulses contains a trigger 1, 2n + a random shift register 2, a bus 3. clock pulses, input bus 4 (input), output bus 5 (output). The operation of the device is as follows. In the initial state, on the input bus 4 of the device is a logical zero and in all bits of the register 2 a logical zero is written. In this case, the shift register is set to the right shift mode. When applied to the input 4 of the device of the logical 1 according to the first clock pulse, level 1 is written to the trigger 1. In this case, the shift register 2 is switched to the left-shift mode. On the next clock pulse, 1 will be recorded in (2, +) bit and then 1 will advance to the left with filling all the passed bits. Through (n + 2) cycles after input signal is input to the device input on the 5th (n + 1) -th bit Yes, which is the output of the device, according to Wits 1, Else more sync pulses the whole register is filled with units. If the input signal on bus 3 receives less than n + 1 clock pulses, the output signal of the device does not go well, the register will go to the right shift mode, pushing the recorded signals 1 and filling the register 2 with signals O. If in the initial state all bits the register was in state 1, and the signal O arrives at the input; after the first clock pulse, the register goes to the right shift mode, after n + 2 clock cycles the signal O appears at the output, and after n clock cycles the signals O fill the entire register. Thus, an increase in noise immunity is achieved by applying a reverse register and controlling the direction of the shift (left or right) from the input signal. An example of the implementation of this device using a commercially available serially parallel shift register 155IR1 is shown in FIG. 2, its timing diagram in FIG. 3, the transition graph is shown in FIG. 4. Register 155IR1 when a high potential is applied to control input S operates as a register with parallel recording of information on clock pulses received at input C-2; when a low potential is applied, information supplied to information input A of the first bit of register is shifted supplied to input C-1. The operation of the register is indicated by a table. The first column of the tables shows the current state number, the second one is the register, the third one shows the next state number when the level or 1 is applied to the course. This device (. 2) works as follows. Suppose, in the initial state of the device at the input of the device ".0 (state 1 - see Fig. 3, Fig. 4 and table), then at the output of the first bit it is the level O, while the register operates in the sequential mode
продвижени информации, все разр ды регистра наход тс в состо нии О. При по влении на входе 4 уровн 1 по первому такту в первый разр д по входу А записываетс 1, прикладываема далее ко входу S (состо ние 2), при этом регистр переходит в режим параллельного занесени информации и по следующим тактам 1 по вл етс на выходе 9 (состо ние 3) и затем на выходе 8 (состо ние 4), т.е. на выходе 5 устройства по вл етс уровень 1. В следующем такте уровень 1 записьшаетс во второй разр д (состо ние 5). Последующие та товые импульсы не измен ют состо ние регистра.advancement of information, all bits of the register are in state O. When the input at input 4 is level 1 by the first clock, the first discharge is recorded at input A 1, applied further to input S (state 2), and the register goes In the parallel information input mode, and according to the following cycles 1, it appears at output 9 (state 3) and then at output 8 (state 4), i.e. At output 5 of the device, level 1 appears. In the next cycle, level 1 is recorded in the second bit (state 5). Subsequent output pulses do not change the state of the register.
При подаче на вход уровн О по первому такту устройство перейдет в состо ние 6 (фиги 4), на выходе первого разр да по витс, О, регистр переходит в режим последовательного сдвига. Уровень О записьшаетс последовательно во второй (состо ние 7 и третий разр ды (состо ние 8), при этом на выходе устройства по вл етс уровень О. Следующий тактовый импульс переводит устройство в начальное состо ние (состо ние 1),When a level O feeds into the input at the first clock cycle, the device enters state 6 (figs 4), at the output of the first bit, Vits, O, the register changes to the sequential shift mode. Level O is recorded sequentially in the second (state 7 and third bit (state 8), with the O level appearing at the device output. The next clock pulse puts the device into the initial state (state 1),
Помеха с длительностью меньшей периода синхронизации не вызовет по влени сигнала на выходе устройства (фиг. 3).Interference with a duration shorter synchronization period will not cause the appearance of a signal at the output of the device (Fig. 3).