Claims (1)
Дл дост1Г/кени целн в устройство асинхронного сопр жени цифровых сигналов, содержащее на передающей стороне блок форкпфовапи опорных импульсов и последовательно соедшгенные управл емый распределите и блок пам ти, причем первые управл ющие входы управл емого распределител и блока пам т : соедшшны с первым выходом формировател опорных импульсов, а на приемной стороне последовательно соединенные блок формировани тактовых импульсов, управл емый распределитель и блок пам ти, введены на передающей стороне кодер стаффкнговых интервалов и последовательно соединенные счетчик, дешифратор и формирователь псевдослучайных сигналов , причем второй управл ющий вход управ л емого распределител соединен с первым входом блока формировани опорйых импульсов , информационный выход управл емого распределител подключен к первому входу кодера стаффинговых интервалов, второй вход которого соединен со вторым выходом форми ровател опорных импульсов, первый и второй выходы кодера стаффинговых интервалов подключены соответственно ко второму и третьему управл ющим входам блока пам ти, информационные выходы которого подключены к информаютонным входам счетчика, при этом вторые входы формировател опорных импульсов и дешифратора соединены между собой, причем второй выход дешифратора под ключен к управл ющему входу счетчика, а на приемной стороне введены декодер стаффинговых интервалов, регистр сдвига, блок сравнени , формирователь псевдослучайных сиг налов, блок управлени , счетшк и последовательно соединенные блок запуска и блок задержки , причем первый и второй входы регистра сдвига соединены соответственно с первым и вторым входами блока запуска, выход которого подключен к первым управл ющим входам блока сравнени и формировател псе дослучайных сигналов, выходы которого подключены к первым информационным входам блока сравнени , вторые информационные вхо ды которого соединены с выходами регистра сдвига, первый выход блока сравнени подкл чен ко входу блока управлени , выход которого соединен со вторым управл ющим входом формировател псевдослучайных; сигналов и с первым входом счетчика, выходы которо го подключены к Ш1формащюнным входам блока пам ти, первый и второй выходы кото рого подключены соответственно к первому и второму входам декодера стаффинтовых интервалов , первый и второй выходы которого соединены соответственно с управл ющими входами блока пам ти и блока формировани тактовых импульсов, при этом выход блока задержки подключен ко вторым входам управл емого распределител и счетчюса, третий управл ющий вход, формировател псевдо случайных сигналов соед1ше11 с третьим входом счетчика, четвертый вход которого соеди нен со вторым выходом блока сравнени . На чертежах приведена структурна электрическа схема устройства. На фиг. I показано устройство, передающа сторона; на фиг. 2 - то же, приемна стор Устройство содержит на передающей сторое управл емый распределитель 1, блок 2 ам ти, кодер 3 стаффинговых интервалов, чгтшк 4, дешифратор 5, формирователь 6 севдослучайных сигналов, блок 7 формироваи опорных импульсов; на приемной стороне регистр 8 сдвига, блок 9 сравнени , регистр 10 сдвига, бдок 11 управлени , счетчик 12, декодер 13 стаффинговых интервалов , блок 14 пам ти, управл емый распределитель 15, блок 16 формировани тактовых импульсов, блок 17 запуска и блок 18 задержки . УСТРОЙСТВО работает следующим образом. Дл сопр жени синхронных двоичных сигналов , следующих с тактовой частотой f с, и сигналов дифрового канала св зи, следующих с частотой ц , несущей последовательность, на передающей стороне устройства в блоке 7 формируютс опорные импульсы с частотой f(,|N. Синхронные двоичные сигналы, соответствующие тактовым импульсам, поступают на блок 2 пам ти. Эти сигналы, по вл ющиес в интервале от одного опорного импульса до другого, образуют информащтонный цикл, который подлежит передаче по Ш1фровому каналу . Опорными импульсами частотой запускаетс управл емый распределитель 1, представл ющий регистр сдвига. Разр ды регистра, за исключением первого, обнул ютс опорными импульсами. В первый разр д регистра записываетс 1, котора продвигаетс по разр дам импульсами тактовой частоты f. до тех пор, пока не по вл етс следующий опорный импульс. Запись синхронных двоичных сигналов в блок 2 пам ти осуществл етс на частоте ( тактовыми импульсами, поступающими с выходов управл емого распределител 1. Сигналы информационного цикла анализируютс затем в кодере 3 стаффинговых интервалов. По сигналам из кодера 3 информационный цикл переменной длины в блоке 2 пам ти трансформируетс в цикл посто нной длины, содержащий (п 2) единичных двоичных интервала . Кодер 3 стаффинговых интервалов управл етс сигналами из блока 7. Считывание информации цикла посто 1шой из чеек блока 2 пам ти производитс на частоте опорных импульсов танна информаци в параллельном коде поступает на соответствующие входы счетчика 4 и затем на вход дещифратора 5. Если полученна комбинаци отличаетс от нулевой, то дешифратор выдает сигаал, по которому быстрые тактовые импульсы (БТИ) поступают на счетный вход счетчика 4. Эти импульсы подаютс до тех пор, пока счетчик не устанавливаетс в нулевое положение. Одновременно с 5 подачей БТИ на счетчик 4 эти импульсы поступают на вход формировател 6 с логической обратной св зью. При этом формируема псевдоспучайна последовательность сигналов из мен ет начальную фазу на число злеметарратх шатов, равное дес тичному числу, соответству щему двоичной кодируемой комбинации. С установкой, счетчика 4 в нулевое положение дешифратор 5 прекращает подачу БТИ в счет чик 4 и в формирователь 6. С этого момента в формирователь 6 через дешифратор 5 на чинают поступать импульсы с частотой i несущей последовательности. С их помощью производитс - считывание информации из фор мировател 6 в канал св зи. Блок 7 служит дл осуществлени запуска и работы устройства по циклам. На прием юй стороне после осуществлени запуска (начального фазировани , при котором блок 17 запуска, получа из канала начальную фазирующую комбинацию, выдает первый опорный фмпульс) происходит запись информации, поступающей из канала на частоте j в регистр 8 сдвига. После заполнени регистра, имеющего N выходов, соединенных блоком 9 сравнени , в последнем происходит логическое сложение по модулю два по ступившей из канала N элемеетной комбшгации с такими же N элементами, формируемыми в регистре 10 сдвига со схемой логической обратной св зи. Если эти комбинации (представл ющие собой фазы псевдослучайной последовательности) отличаютс более чем D одном элементе, то на выходе схемы сравнени по вл етс сигнал, который воздействует на блок управлени 11, с выхода последнего на вход счетчика 12 поступают БТИ. Одновременно БТИ поступают на вход регистра 10, причем с приходом очередного БТИ фаза фор мируемой в этом регистре псевдослучайной по следовательности измен етс на один шаг и сравниваетс с фазой поступивщей из канала комбинации. Процесс происходит таким образо до тех пор пока фазы не сравн ютс или будут отличатьс лишь одним элементом. Тогда с выхода блока 9 сравнешш поступит сигнал на блок 11 управлени , который прекратит подачу БТИ в счетчик 12, па выходах которого двоична кодова комбинаци соответствует числу поступивишх БТИ. Формирование псевдослучайной последователь ности в регистре 10 осуществл етс за врем одного единичного интервала, т.е. за. врем длительности каждого опорного импульса поступающего в блок 11 управлени , причем за это врем фаза псевдослучайной последовате ь ност принимает все возможные значени из 2 и возвращаете в исходное нулевое состо ние. 6 Двоита кодова комбинаци , соответствующа числу БТИ поступивших на вход счетчика 12 параллельным кодом считываетс задержанным опорным импульсом, при этом два последних элемента поступают в декодер 13 стаффигповых 1штервалов, а остальные - в блок 14 пам ти. В декодере 13 двухэлементна комбинада преобразуетс в сигналы управлени схемой ФАПЧ блока 16 формировани тактовых импульсов, а также в сигнал информации, который поступает в блок 14 и соответствует действительному (п+1)-ому единичному интервалу. Блок 14 пам ти, наход щийс на выходе приемной части устройства сопр жени , позвол ет сч1ггывать информацию на тактовой частоте fc, вырабатываемой блоком 16 и корректируемой по сигналам декодера 13 в зависимости от числа единичных информационных интервалов в цикле (п-1 или n+l), при помощи схемы ФАПЧ, вход щей в состав блока 16. Считывание ипформащш цикла из блока 14 пам ти производитс при помощи управл емого распределител 15, который представл ет собой регистр сдвига с (п+1) выходом. Этот регистр тактируетс скорректированной тактовой частотой ;. ,а управл етс задержанными опорными импульсами с частотой тн/.Двоична информаци , считанна из блока 14 пам ти образует информационный цикл и в виде непрерывной последовательности поступает в абонентскую ли}шю. Блок 17 запуска, блок 18 задержки служат дл запуска приемной части устройства и осуществлени последующей работы по циклам. Таким образом, введение р да новых блоков позвол ет повысить помехозащищенность устройства асинхронного сопр жени цифровых сигналов и тем самым увеличить достоверность передаваемой 1шформации по цифровым каналам св зи. Формула изобретени Устройство ас1шхро1шого сопр жени цифровых сигналов, содержащее на передающей стороне блок формировани опорных импульсов и последовательно соещшенные управл емый распределитель и блок пам ти, причем первые управл ющие входы управл емого распределител и блока пам ти соединены с первым выходом формировател опорных импульсов , а на приемной стороне последовательно соединегпшге блок формировани тактовых импульсов, управл емый распределитель и блок пам ти, отличающеес тем, го целью повыщеш1 помехозащищенности, вве ены на пертдающей стороне кодер стаффиновых интервалов и последовательно соединенные счетчик, дешифратор и формирователь псевдослучайных сигналов, причем второй управл ющий вход управл емого распределител соединен с первым входом блока формировани опорных импульсов, информационный выход управл емого раснределотел подключен к первому входу кодера стаффтпп-овых интервалов , второй вход которого соединен со вторым выходом формировател импуль сов, первый и второй выходы кодера стаффин говых интервалов подключены соответственно ко второму и третьему управл ющим входам блока пам ти, информационные выходы которого подключены к информационным входам счетчика, при этом вторые входы-формировател опорных импульсов и дешифратора соеди нены между собой, причем второй выход дешифратора подключен к управл ющему входу счетчика, а на приемной стороне введены декодер стаффинговых интервалов, регистр сдвига , блок сравнени , формирователь псевдослучайных сигналов, блок управлени , счетчик и последовательно coeflvmemttie блок запуска и блок задержки, причем первый и второй входы регистра сдвига соещтнены соответственно с первым и вторым входами блока запуска, выход которого подключен к первым управл ющим входам бтгока сравнени и формироФг/г ./ вател псевдослучайных сигналов, выходы которого подключены к первым информационным входам блока сравнени , вторые информационные входы которого соединены с выходами регистра сдвига, первый выход блока сравнени подключен ко входу блока управлени , выход которого соединен со вторым управл ющим входом формировател псевдослучайных сигналов и с первым входом счетгшка, выходы которого подключены к информационным входам блока пам ти, первый и второй выходы которого под1слючены соответственно к первому и второму входам декодера стаффкнговых интервалов, первый и второй выходы которого соединен соответственно с управл ющими входами блока пам ти и блока формировани тактовых импульсов, при этом выход блока задержки подключен ко вторым входам управл емого распределител и счетчика , третий управл ющий . ьход формировател псевдослучайных сигналов соединен с третьим входом счетчика, четвертый вход которого соединен со вторым выходом блока сравнетш . Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР № 510792, кл. И 04 J 3/00 (прототип). Вы X offFor accessibility, a digital asynchronous interface device containing a forklip unit for the reference pulses and a sequentially controlled control unit and a memory unit, the first control inputs of the controllable distributor and the memory unit: is connected to the first driver reference pulses, and at the receiving side serially connected clock pulse shaping unit, a controlled distributor and a memory block, are introduced on the transmitting side Pervals and serially connected counter, decoder and pseudo-random signal shaper, the second control input of the controlled distributor connected to the first input of the reference pulse shaping unit, the information output of the controlled distributor connected to the first input of the staffing intervals coder, the second input of which is connected to the second output shaper reference pulses, the first and second outputs of the encoder of the stuffing intervals are connected respectively to the second and third control inputs am of the memory unit whose information outputs are connected to the information inputs of the counter, while the second inputs of the reference pulse generator and the decoder are interconnected, the second output of the decoder is connected to the control input of the counter, and the decoder of the intervals is entered on the receiving side, the shift register , the comparison unit, the pseudo-random signal shaper, the control unit, the counter and the serially connected start block and the delay unit, the first and second inputs of the shift register are connected respectively, with the first and second inputs of the startup unit, the output of which is connected to the first control inputs of the comparison unit and the driver of random signals, the outputs of which are connected to the first information inputs of the comparison unit, the second information inputs of which are connected to the outputs of the shift register, the first output of the comparison unit connected to the input of the control unit, the output of which is connected to the second control input of the pseudorandom generator; signals and with the first input of the counter, the outputs of which are connected to Ш1 formate inputs of the memory block, the first and second outputs of which are connected respectively to the first and second inputs of the decoder of the time intervals, the first and second outputs of which are connected respectively to the control inputs of the memory block and the clock pulse shaping unit, while the output of the delay block is connected to the second inputs of the controllable distributor and counter, the third control input, the pseudo-random pseudo signal generator with the third the counter stroke, the fourth input of which is connected to the second output of the comparison unit. The drawings show the structural electrical circuit of the device. FIG. I shows the device transmitting side; in fig. 2 - the same, receiving device The device contains, on the transmitting side, a controlled distributor 1, unit 2 ami, encoder 3 stuffing intervals, unit 4, decoder 5, imager 6 of sevdrandom signals, unit 7 of forming reference pulses; on the receiving side, a shift register 8, a comparison block 9, a shift register 10, a control bit 11, a counter 12, a stuffing interval decoder 13, a memory block 14, a controlled valve 15, a clock generating unit 16, a start block 17 and a delay block 18 . DEVICE works as follows. To pair the synchronous binary signals following the clock frequency f with and the signals of the diffuse communication channel following the frequency c, the carrier sequence, on the transmitting side of the device, in block 7, reference pulses are formed with a frequency f (, | N. Synchronous binary signals , corresponding to the clock pulses, are sent to the memory block 2. These signals, which appear in the interval from one reference pulse to another, form an information cycle that is to be transmitted over a 1-channel. The controlled shift register 1, which represents the shift register. The bits of the register, with the exception of the first one, are nullified by the reference pulses. The first bit of the register is written 1, which is advanced on the bits by the pulses of the clock frequency f. The following reference pulse. Synchronous binary signals are recorded in memory block 2 at the frequency (clock pulses from the outputs of the controlled distributor 1. The information cycle signals are then analyzed in the encoder 3 staffing intervals ov According to signals from encoder 3, the variable-length information loop in memory block 2 is transformed into a constant-length loop containing (n 2) single binary intervals. The encoder 3 of the stuffing intervals is controlled by signals from block 7. Reading the cycle information constantly from the cells of memory block 2 is performed at the frequency of the reference pulses. The tan information in the parallel code goes to the corresponding inputs of counter 4 and then to the input of the decipher 5. If the resulting combination differs from zero, the decoder generates a sigal, through which fast clock pulses (BTI) are fed to the counting input of counter 4. These pulses are applied until the counter is set to the zero position. Simultaneously with the 5 feed of the BTI to the counter 4, these pulses are fed to the input of the imaging unit 6 with logical feedback. At the same time, the formed pseudogamous sequence of signals changes the initial phase by the number of zlemetarratkh shatov, which is equal to the decimal number corresponding to the binary coded combination. With the installation of counter 4 to the zero position, the decoder 5 stops the flow of the BTI in the count 4 and into the driver 6. From this moment on, the driver 6 through the decoder 5 begins to receive pulses with frequency i of the carrier sequence. With their help, information is read from the former 6 to the communication channel. Block 7 is used to implement the launch and operation of the device in cycles. At the reception side, after starting up (initial phasing, in which the starting block 17, receiving the initial phasing combination from the channel, gives the first reference pulse), the information coming from the channel at frequency j to the shift register 8 is recorded. After filling the register with N outputs connected by comparison unit 9, in the latter there is a logical modulo-two addition of the N element-by-element stepping from the channel with the same N elements formed in the shift register 10 with the logical feedback circuit. If these combinations (representing the phases of a pseudo-random sequence) differ by more than D of one element, then the output of the comparison circuit is a signal that acts on the control unit 11, the output of the last to the input of the counter 12 is the BTI. At the same time, the BTI is fed to the input of register 10, and with the arrival of the next BTI, the phase of the pseudo-random sequence formed in this register changes by one step and is compared with the phase of the combination coming from the channel. The process takes place in this way until the phases are comparable or will differ by only one element. Then, from the output of block 9, a signal will go to the control block 11, which will stop feeding the BTI to counter 12, the outputs of which are binary code combination corresponding to the number of received BTIs. The formation of a pseudo-random sequence in register 10 is performed during one unit interval, i.e. behind. time duration of each reference pulse arriving at control unit 11, during which time the phase of the pseudo-random sequence takes all possible values from 2 and returns to the initial zero state. 6 The double code combination corresponding to the number of BTIs received at the input of the counter 12 is read by a parallel code with a delayed reference pulse, with the last two elements being fed to the decoder 13 of the 1 st ehrfalov 13, and the rest to the block 14 of memory. In the decoder 13, the two-element combination is converted into control signals of the PLL circuit of the clock generating unit 16, as well as into the information signal, which is supplied to the block 14 and corresponds to the actual (n + 1) -th unit interval. The memory unit 14 located at the output of the receiving part of the interface device allows information to be scooped at a clock frequency fc produced by the block 16 and corrected by the signals of the decoder 13 depending on the number of single information intervals in the cycle (n-1 or n + l ), using the PLL circuitry included in block 16. The readout and looping of the memory block 14 is performed by means of a controlled distributor 15, which is a shift register with (n + 1) output. This register is clocked by the adjusted clock frequency; , and is controlled by delayed reference pulses with a frequency tn /. Binary information, read from memory block 14, forms an information cycle and in a continuous sequence enters the subscriber line. The start block 17, the delay block 18 are used to start the receiving part of the device and carry out subsequent work in cycles. Thus, the introduction of a number of new blocks allows us to increase the noise immunity of the asynchronous interface device of digital signals and thereby increase the reliability of the transmitted information over digital communication channels. Claims of digital signal interface device comprising, on the transmitting side, a unit for generating reference pulses and successively connected controlled distributor and memory unit, the first control inputs of the controlled distributor and the memory unit being connected to the first output of the reference pulse generator, and to the receiving side, in series, a clock pulse shaping unit, a controlled distributor, and a memory unit, characterized by the purpose of raising 1 interference-free For example, on the transmitting side, the encoder is a staffing interval and a serially connected counter, a decoder and a pseudo-random signal shaper; of the new intervals, the second input of which is connected to the second output of the pulse former, the first and second outputs of the encoder of the staffing intervals are connected respectively Respectively to the second and third control inputs of the memory block, whose information outputs are connected to the information inputs of the counter, the second inputs of the reference pulse and the decoder are connected to each other, and the second output of the decoder is connected to the control input of the counter, and at the receiving end the side entered the decoder of the stuffing intervals, the shift register, the comparison unit, the pseudo-random signal generator, the control unit, the counter and the coeflvmemttie sequentially the start unit and the delay unit, the first and the second inputs of the shift register are respectively connected with the first and second inputs of the triggering unit, the output of which is connected to the first control inputs of the comparison module and the formuliFr / g / pseudo-random signal gate, the outputs of which are connected to the first information inputs of the comparison unit, the second information inputs of which are connected with the shift register outputs, the first output of the comparison unit is connected to the input of the control unit, the output of which is connected to the second control input of the pseudo-random signal shaper and to the first the input of the counting board, the outputs of which are connected to the information inputs of the memory block, the first and second outputs of which are connected respectively to the first and second inputs of the decoder of the staffing intervals, the first and second outputs of which are connected respectively to the control inputs of the memory block and the block of formation of clock pulses, In this case, the output of the delay unit is connected to the second inputs of the controllable distributor and the counter, the third control. The input of the pseudo-random signal generator is connected to the third input of the counter, the fourth input of which is connected to the second output of the comparator unit. Sources of information taken into account during the examination 1. USSR Author's Certificate No. 510792, cl. And 04 J 3/00 (prototype). You are X off
eI eI