SU1755284A1 - Устройство дл контрол информации - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в системах управлени  техноло- гическими процессами и в системах автоматизированного проектировани . Целью изобретени   вл етс  повышение достоверности контрол . В устройство введены шифратор, два блока сравнени , элемент ИЛИ, три триггера, два элемента И, что обеспечивает предотвращение выдачи устройством неверных результатов контрол , искаженных произвольной записью информации в блоки пам ти. 2 ил.

Description

Изобретение относитс  к области автоматике и вычислительной техники и может быть использовано в системах управлени  технологическими процессами.

Цель изобретени  - повышение достоверности контрол .

На фиг. 1 приведена структурна  схема устройства; на фиг. 2 - структурна  схема блока пам ти.

Устройство содержит мультиплексор 1, группу 2 блоков пам ти, счетчик 3, дешифратор 4, триггер 5, генератор тактовых импульсов 6, элементы 7 и 8 И, мультиплексор 9, группу элементов 10 ИЛИ, счетчики 11 и 12, дешифратор 13, элемент 14 ИСКЛЮЧАЮЩЕЕ ИЛИ, шифратор 15, блоки сравнени  16 и 17, 18, 19, 20, элементы 21 и 22 И, элементы 23 ИЛИ, группы входа контролируемой информации 24 устройства, входы 25 и 26 задани  начальных условий устройства , синхровход 27 устройства, вход 28 задани  режима работы устройства, адресные входы 29 устройства, выход30, контрольный выход устройства, выходы 31 и 32 адресов анализируемых слов устройства, выход 33 кода числа тактов контрол  устройства, выходы 34 и 35 индикации.

Устройство работает следующим образом .

В исходном состо нии в блоки пам ти 2 записана некотора  начальна  информаци  с входов 24 устройства. Параллельна  запись информации во все разр ды соответствующего блока пам ти осуществл етс  следующим образом: на входы данных регистра Д1-Д4 подаетс  информаци , на вход V2 подаетс  единичный сигнал, и запись информации в регистр осуществл етс  фронтом импульса на входе 29 соответствующего блока 2.

В устройстве реализованы два основных режима контрол  информации: режим

01 СЛ

Ю

последовательного контрол  и режима выборочного контрол . В этих режимах на входах блоков 2 пам ти устанавливаетс  нулевой потенциал. После общего сброса и запуска генератора б по входу 28 (цепи общего сброса не показаны) через элемент И 7 на входы выборки дешифраторов 4 и 13 поступают импульсы с генератора 6j которые по вл ютс  на выходах дешифратора, соответствующих кодам, содержащимс  соответственно в счетчиках 3 и 11. Эти сигналы используютс  в блоках пам ти 2 в качестве сдвиговых. Адресные сигналы с выходов счетчиков 3 и 11 поступают тачже на мультиплексоры 1 и 9, коммутиру  из их выходы поразр дно информацию с выходов соответствующих блоков пам ти; на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 14 в случае несовпадени  значений отдельных разр дов сравниваемых слов данных по вл ютс  единичные импульсы длительностью тактового периода. Одновременно информаци  с выхода блока пам ти 2 записываетс  в младший его разр д, обеспечива  неразрушающее считывание и формации из блока пам ти,

В режиме последовательного контрол  осуществл етс  попарное сравнение содержимого всех блоков пам ти. После общего сброса устройства счетчики 3, 11, 12, триггеры 18, 19 и 20 обнулены,а триггер 5 - в единичном состо нии. Триггер 5 разрешает после запуска устройства прохождение одного импульса с генератора через элемент И 8 на вход сброса триггера 5 и на счетный вход счетчика 11, инкрементиру  его содержимое . Таким образом, обеспечиваетс  содержимое О и 1 соответственно счетчиков 3 и 11. Это содержимое определ ет адреса информационных слов в первой паре сравниваемых блоков пам ти 2.

При переходе тритера 5 в нулевое состо ние элемент И 8 закрываетс  и открываетс  элемент И 7, разрешал прохождение следующих импульсов с генератора на входы выборки дешифраторов 4 и 13. Начинаетс  этап сравнени  двух слов в блоках пам ти 2. Через К+1 импульс (где К - разр дность слов в блоках пам ти 2) счетчик 12 обнул етс  и выдаетс  сигнал переполнени , который поступает на вход установки в единицу триггера 5. Элемент И 8 пропускает оп ть один импульс, инкрементиру  содержимое счетчика 11 и вновь устанавливает триггер 5 в нулевое состо ние, обеспечива  сравнение следующей пары слов,

Таким образом, перебор участвующих в сравнении блоков 2 пам ти осуществл етс  счетчиками 3 и 11. Первоначально эти счетчики наход тс  соответственно в состо ни х О и 1, после первого импульса переполнени  со счетчика 12 - в состо ни х О и 2 и т.д., до достижени  состо ний О и n-Г. Затем с выхода переполнени  счетчика 11 поступает сигнал, инкрементирующий содержимое счетчика 3 и начинающий новый цикл сравнени - с О, и т.д.-до с п-1. Так продолжаетс  до тех пор, пока не произойдет сравнение всех пар блоков

0 пам ти 2. При этом на выходах 31 и 32 в любой момент времени содержатс  адреса сравниваемых слов, на выходе 33-номер такта (номер разр да) сравниваемой пары слов, а на контрольном выходе 30 - единич5 ный сигнал в случае несовпадени  соответствующего разр да сравниваемых слов,

Б режиме выборочного контрол  счетчика 3 и 11 путем подачи сигнала управлени  на вход 27 перевод тс  в режим

0 параллельной записи, и в них записываютс  требуемые адреса по входам соответственно 25 и 26, Далее процесс сравнени  производитс  аналогично описанному,

Возможен и вывод из устройства неко5 торой информации в неизменном виде, без сравнени . Дл  этого необходимо записать в един из блоков пам ти нулевое слово и в режиме выборочного контрол  осуществить контроль требуемого слова, сравнива  его с

0 нулевым.

Устройство обеспечивает также запись новой информации в произвольный блок пам ти в требуемые моменты времени. Если запись информации в некоторый блок пам 5 ти производитс  в момент времени, когда этот блок не участвует в поразр дном сравнении , искажений результатов контрол  не возникает в принципе. Если же запись производитс  в блок пам ти, участвующий в

0 данный момент времени в сравнении, устранение искажений результатов контрол  в устройстве осуществл етс  следующим образом .

Запись новой информации в некоторый

5 блок пам ти 2 производитс  путем установки нового слова на входах Д1-Д4/Дк при К-разр дных слов дачного блока указанным . При этом сигнал с входа 29 устройства поступает также на соответствующий вход

0 шифратора 15. преобразующего позиционный код на входах в выходной двоичный код. Этот двоичный код представл ет собой адрес блока 2 пам ти, в который в данный момент записываетс  информаци . Этотад5 рее сравниваетс  в блоках сравнени  16 и 17 с адресами блоков, участвующих в контроле в момент записи и формируемых соответственно счетчиками 3 и 11. Если он не совпадает ни с одним из двух адресов, искажени  информации (результатов) произойти

не может, и при данной ситуации работа устройства не отличаетс  от описанной. Если же адрес с выхода шифратора 15 совпадает с одним из адресов - в счетчике 3 или 11, результаты контрол  данной пары слов будут неверными, так как в результате записи новой информации сравнение данной пары частично произведетс  со старым словом, а частично - с новым. При этом по вл етс  положительный сигнал с выхода Равно соответствующего блока сравнени  16 или 17, устанавливающий в единичное состо ние соответственно триггеры 19 и 20, сигнализиру  о том, что данный этап сравнени  содержит неверный результат, и, кроме того, указыва  какой конкретно блок пам ти изменил содержимое в результате записи новой информации.

Одновременно сигнал Равно поступает через элемент ИЛ И 23 на вход установки триггера 18, который закрывает элемент И 22 и открывает элемент / 21. При этом сформированный в дальнейшем сигнап переполнени  с выхода счетчика 12 сбрасывает в нулевой состо ние триггер 18, но не уста- навл ивэеттриггер 5, запреща  имкременти- рование счетчика 11. Таким образом, этап контрол , в котором получен неверный результат из-за записи новой информации а один из блоков пам ти, повтор етс .

Устройство позвол ет реализовать последовательный и выборочный режимы работы контрол  информации и режим непосредственного вывода данных. При этом в устройстве предотвращаетс  выдача пользователю неверных результатов контрол , искаженных произвольной записью информации в блоки пам ти, обеспечивающей , в свою очередь, отсутствие процессов старени  информации вследствие своевре- менной записи новых данных практически без задержки в соответствующие блоки пам ти .

Сигналы о нарушении процесса контрол  поддерживаютс  до тех пор, пока поль- зователю не будет выдан результат (корректный) сравнени  содержимого данной пары блоков пам ти; эти сигналы снимаютс  одновременно с установкой в единичное состо ние триггера 5.

Claims (1)

1. Формула изобретени  Устройство дл  контрол  информации, содержащее два дешифратора, группу элементов ИЛИ, группу блоков пам ти, два мультиплексора, три счетчика, два элемента И, генератор тактовых импульсов, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, первый триггер, причем группы разр дных выходов первого и второго счетчиков соединены соответственно с группами адресных входов первого и второго мультиплексоров и группами информационных входов первого и второго дешифраторов ,группывходов контролируемой информации устройства соединены соответственно с группами информационных входов соответствующих блоков пам ти, входы синхронизации которых соединены соответственно с выходами соответствующих элементов ИЛИ группы, первые и вторые входы которых соединены с выходами первого и второго дешифраторов , стробирующие входы которых соедине ны с выходом первого элемента И, входы управлени  записью блоков пам ти группы соединены с группой адресных входов записью устройства, выход 1-го блока группы блоков пам ти, (где i 1-n, п - число слов в контролируемой информации) соединен с одноименными информационными входами первого и второго мультиплексоров, выходы которых соединены с первым и вторым входами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого  вл етс  контрольным выходом устройства, синхровход устройства соединен с синхровходами первого и второго счетчиков, суммирующий вход первого счетчика соединен с выходом переполнени  второго счетчика, вход задани  режима работы устройства соединен с входом запуска генератор тактовых импульсов, выход которого соединен со счетным входом третьего счетчика, с первыми входами первого и второго элементов И, разр дные выходы третьего счетчика  вл ютс  выходами кода числа тактов контрол  устройства, выход второго элемента И соединен с входом суммировани  второго счетчика и с входом сброса первого триггера, пр мой и инверсный выходы которого соединены соответственно с вторыми входами второго и первого элемента И, группы информационных входов первого и второго счетчиков  вл ютс  первой и второй группами входов задани  начальных условий , устройства, отличающеес  тем, что, с целью повышени  достоверности контрол , в него введены шифратор, два блока сравнени , элемент ИЛИ, три триггера, два элемента И, причем группа адресных входов устройства соединена с группой информационных входов шифратора, группа выходов которого соединена с первыми группами входов первого и второго блоков сравнени , вторые группы входов которых соединены соответственно с группами выходов первого и второго счетчиков,  вл ющихс  соответственно выходами адреса первого и второго анализируемых слов устройства , выходы Равно первого и второго

   блоков сравнени  соединены соответственно с первым и вторым входами элемента ИЛИ и с входами установки второго и третьего триггеров, пр мые выходы которых  вл ютс  выходами индикации о корректности проверки данных устройства, выход элемента ИЛИ соединен с входом установки четвертого триггера, пр мой и инверсный выходы которого соединены соот24

   ветстаенно с первыми входами третьего и четвертого элементов И, выход третьего элемента И соединен с входом сброса четвертого триггера, выход четвертого элемента И соединен с входами сброса второго и третьего триггеров и входом установки первого триггера, выход переполнени  третьего счетчика соединен с вторыми входами третьего и четвертого элементов И.

   М Ј-4- &о$29

   Otnlvl,

   ft4