SU1636846A1 - Устройство дл распределени заданий процессорам - Google Patents
Устройство дл распределени заданий процессорам Download PDFInfo
- Publication number
- SU1636846A1 SU1636846A1 SU884626346A SU4626346A SU1636846A1 SU 1636846 A1 SU1636846 A1 SU 1636846A1 SU 884626346 A SU884626346 A SU 884626346A SU 4626346 A SU4626346 A SU 4626346A SU 1636846 A1 SU1636846 A1 SU 1636846A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- outputs
- channel
- input
- elements
- Prior art date
Links
Landscapes
- Hardware Redundancy (AREA)
Abstract
Изобретение относитс к вычисли- тельной технике и может быть использовано в отказоустойчивых многопроцессорных системах дл распределени задач между процессорами. Цель изобретени - повышение производительности за счет определени отказавшего.процессора одновременно с повторным решением задачи. В устройство введены третий коммутатор, блок сравнени , блок управлени ,, группа элементов ИЛИ, а в каждый канал - группа элементов И и четвертый элемент ИЛИ, Устройство может работать в режиме повышенной производительности решени задач и в , режиме повышенной надежности решени задач. 1 з.п, , 4 ил.
Description
Изобретение относитс к вычислительной технике и может быть исполь- эовано в отказоустойчивых многопроцессорных системах дл распределени задач между процессорами.
Целью изобретени вл етс повышение производительности за счет определени ютказавшего процессора одновременно с повторным решением за дачи.
На фиг.1 и 2 приведена функциональна схема устройства; на фиг.З - функциональна схема блока регистров; на Лиг. 4 - функциональна схема блока сравнени ; на фиг. 5 - функциональна схема блока управлени .
Устройство дл распределени заданий процессорам содержит блок 1 регистров, коммутатор 2, коммутатор 3, элемент ИЛИ-НЕ 4S элемент И 5,-- элемент И-НЕ 6, каналы 7, группу ин-1 (Ьормационньгх входов 8, в каждом канале элемент 9 сравнени , регистр 10, триггеры 11, блоки элементов И 12, элементы И 13-1.8, регистр 19, элементы ИЛИ 20 и 21, регистры 22, элемент ИЛИ 23, триггер 24, группу элементов И 25, одновибратор 26, синхронизирующие входы 27 и 28, вход 29 режима, элементы ИЛИ 30, коммутатор 31, блок 32 сравнени , блок 33 управлени , первые управл ющие входы 34 и 35 блока 1 регистров, выходы 36 и 37 блока 1 регистров, группу информа- 1ционных входов 38-40 блока 33 управлени , группу информационных выходов 41 и 42 блока 33 управлени , информационные , выходы 43 каналов 7, сигнальные входы 44, группу информационных выходов 45, выходы 46 триггеров 24, группу кодовых выходов 47, синхронизирующий вход 48, выходы 49 прерывани , триггер 50.
(Л
сэ со оэ оо
4 О
Блок 1 регистров (Фиг.З) содержит каналы и в каждом регистр 51, блок 52 элементов ИЛИ, элементы ИЛИ 53 и 54, элемент И 55, триггер 56, элементы И 57 и 58, блок элементов И 59.
Блок 32 сравнени (Ьиг.4) содержит элементы 60 сравнени ,
Блок 33 управлени (фиг,5) содержи регистры 61-63, блок элементов И 64, преобразователь 65 кода.
Блок 33 управлени (фиг, 5) пред« назначен дл выдачи управл ющих сигналов на входы коммутатора 31 и дл
Триггер 50 в каждом канале предназначен дл фиксации момента отказа соответствующего канала 7. Триггер 50 имеет два входа, св занные конъюнк- тивно. Установка его в единицу осуществл етс по заднему фронту импульса на входе синхронизации, если на обоих входах присутствуют единичные сигналы Установка триггера 50 в единичное состо ние осуществл етс в случае повтор ного несравнени результатов решени ;
управлени сбросом регистров 10. Блок задачи в данном канале. В этом случае
33 управлени содержит преобразователь 65 кода. Преобразователь кода преобразует код, поступающий с выходов регистров 61 и 62. В регистр 61 код записываетс с выхода элементов ИЛИ 30 по переднему фронту импульса с входа 48, В соответствии с этим кодом преобразователь кода выдает управл ющие сигналы на входы коммутатора 31.
триггер 24 уже установлен в единичное состо ние и на выходе элемента 9 сравнени присутствует единичный сигнал, по заднему фронту импульса с 20 входа 28 триггер 50 устанавливаетс в единичное состо ние. Установка триггера 50 в нулевое состо ние осуществл етс после проверки процессоров соответствующего канала 7 внеш-
триггер 24 уже установлен в единичное состо ние и на выходе элемента 9 сравнени присутствует единичный сигнал, по заднему фронту импульса с 20 входа 28 триггер 50 устанавливаетс в единичное состо ние. Установка триггера 50 в нулевое состо ние осуществл етс после проверки процессоров соответствующего канала 7 внеш-
В блоке 32 сравнени выполн етс срав1 25 ним сигналом (цепи установки на фиг.1
некие кодов, результаты сравнени ПО ступают на вход регистра 62. В регистр 62 этот код записываетс по заднему Фронту импульса с входа 48, Таким образом, длительность импуль - са на входе 48 должна быть больше дли-4 тельности переходных процессов при последовательном срабатывании коммутатора 31 и блока 32 Сравнени ,В соот- ветствии с кодами, поступившими на входы, преобразователь 65 кода выдает другой код, который поступает на информационные входы регистра 63 и блока элементов И 64.
В устройстве через выходы 43 коды задач поступают дл решени . Работа процессоров синхронизируетс импульсами с входов 27 и 28 На входы 45 выдаютс коды результатов решени задачи , причем код выставл етс после прохождени заднего фронта импульса с входа 28, но до поступлени пе- реднего фронта импульса на вход 48.- На входах 44 по вл ютс сигналы после того, как соответствующий процессор решит задачу. Сигналы на этих выходах должны по вл тьс после прохождени заднего фронта импульса с входа 28 и сниматьс после прохождени заднего Фронта следующего импульса с этого же входа. Если хоть один из процессоров во врем решени задачи дал сбой или отказ в режиме повышенной достоверности решени
30
35
40
не показаны).
Устройство работает следующим образом
В начальный момент все элементы пам ти наход тс в нулевом состо нии. Ёлок 1 регистров не содержит информации . На выходах элементов И-НЕ 6 и ИЛИ-НЕ 4 присутствуют единичные сигналы (цепи установки в исходное состо ние не показаны).
Устройство может работать в режиме Т повышенной производительности решени задач и в режиме II повышенной надежности решени задач.
Рассмотрим работу устройства в режиме I. В этом режиме на входе 29 при сутствует нулевой сигнал. Он обеепе-- чивает поступление задачи дл решени в один процессор. Задачи, пришедшие де на вход 8 устройства, поступают в бло
Iрегистров, откуда последовательно через коммутатор 3 поступают на информационные входы блоков элементов
И 12. Однако, код задачи пройдет только на выход 43, так как только на выходе элемента ИЛИ 21 присутствует единичный сигнал. После поступлени за- дачи в процессор очередной синхроим- пульс с входа 27, пройд через открытый элемент И 5, установит триггер
I1в единичное состо ние. Нулевой сигнал с инверсного выхода этого триггера через ; элемент ИЛИ 20 откроет элемент И 13, поэтому втора за50
55
16368464
задачи, то оба процессора перевод 1 1-
с в режим контрол .
Триггер 50 в каждом канале предназ начен дл фиксации момента отказа соответствующего канала 7. Триггер 50 имеет два входа, св занные конъюнк- тивно. Установка его в единицу осуществл етс по заднему фронту импульса на входе синхронизации, если на обоих входах присутствуют единичные сигналы Установка триггера 50 в единичное состо ние осуществл етс в случае повтор ного несравнени результатов решени ;
задачи в данном канале. В этом случае
триггер 24 уже установлен в единичное состо ние и на выходе элемента 9 сравнени присутствует единичный сигнал, по заднему фронту импульса с входа 28 триггер 50 устанавливаетс в единичное состо ние. Установка триггера 50 в нулевое состо ние осуществл етс после проверки процессоров соответствующего канала 7 внеш-
ним сигналом (цепи установки на фиг.1
ним сигналом (цепи установки на фиг.1
не показаны).
Устройство работает следующим образом
В начальный момент все элементы пам ти наход тс в нулевом состо нии. Ёлок 1 регистров не содержит информации . На выходах элементов И-НЕ 6 и ИЛИ-НЕ 4 присутствуют единичные сигналы (цепи установки в исходное состо ние не показаны).
Устройство может работать в режиме Т повышенной производительности решени задач и в режиме II повышенной надежности решени задач.
Рассмотрим работу устройства в режиме I. В этом режиме на входе 29 присутствует нулевой сигнал. Он обеепе-- чивает поступление задачи дл решени в один процессор. Задачи, пришедшие на вход 8 устройства, поступают в блок
Iрегистров, откуда последовательно через коммутатор 3 поступают на информационные входы блоков элементов
И 12. Однако, код задачи пройдет только на выход 43, так как только на выходе элемента ИЛИ 21 присутствует единичный сигнал. После поступлени за- дачи в процессор очередной синхроим- , пульс с входа 27, пройд через открытый элемент И 5, установит триггер
I1в единичное состо ние. Нулевой сигнал с инверсного выхода этого триггера через ; элемент ИЛИ 20 откроет элемент И 13, поэтому втора за
дача с выхода коммутатора 3 поступит , через блок элементов И 12 во второй процессор. По очередному синхроимпульсу с входа 27 триггер 11 уста- новитс в единичное состо ние. После этого по витс , единичный сигнал на выходе элемента И 18. Этот сигнал откроет элемент И 13 и на его выходе по витс управл ющий сигнал дл приема очередной задачи в соответствующий процессор. Задача в процессор поступит аналогично описанному. После того, как все процессоры включатс в, работу, на выходе элемента И-НЕ 6 по витс нулевой сигнал. Этот сигнал поступит в блок 1 регистров и последний перестанет выдавать задачи дл распределени Если какой-нибудь процессор выполнил поступившую на его вход задачу, то на входе 44 по витс единичный сигнал.
, Дл нормальной работы устройства (необходимо, чтобы сигналы на входах J44 выставл лись в паузах между импульсами с входов 28 и 27 и снимались после прохождени импульса с входа 28 но до импульса с входа 27. Задачи на вход 8 устройства должны поступать в паузах между импульсами с входов 28 и 27 и сниматьс после прохождени очередного импульса с входа 27, но до импульса с входа 28.
Так как на входе 29 действует ну- левой сигнал, который запрещает работу элементов 9 сравнени , то на выходе элемента 9 сравнени .будет нулевой сигнал. Этот сигнал открывает элементы И 14.К,1 и 14.К.2. Поэтому очередной импульс с входа 28 пройдет через открытый элемент И 14 и установит триггер И в нулевое состо ние. Соответствующий процессор вновь готов прин ть задачу дл обслуживани .
Рассмотрим работу устройства в режиме II, Сущность этого режима заключаетс в следующим.. Пусть необходимо решить пакет задач с повышен ной надежностью получени достоверного результата, Если учесть, что во врем решени задачи процессор может дать сбой или отказать, то на выход , поступит неверный результат решени . Чтобы этого избежать, в данном устройстве кажда задача решаетс на двух процессорах одновременно, После решени задачи в процессорах сравнение результатов решени позвол ет определить, правильно решена за 846«
дача или нет. В случае несовпадени кодов результата задача передаетс другой паре процессоров, котора дала несравнение с целью определени причины несовпадени (сбой или отказ). В режиме II на входе 29 посто нi
5
0
0
но присутствует единичный сигнал. Этот сигнал, поступа на входы элемента. ИЛИ 20, позвол ет вырабатывать управл ющие сигналы, разрешающие поступление очередной задачи одновременно на выходы двух блоков элементов И 12. Поэтому кажда задача будет поступать дл решени одновременно в два процессора . Сигнал с входа 29 разрешает работу элементов 9 сравнени .
При распределении задач по процессорам устройство в режиме II работает аналогично режиму I, за исключением , того, что одна задача поступает в два процессора. При выполнении задачи процессоры одного канала выставл ют коды результатов решени задачи 5 на выходы 45, По переднему фронту
импульсов, сигнализирующих об оконча-. нии решени задачи, эти коды записываютс в регистры 22,
Далее возможно несколько вариантов работы устройства.
Рассмотрим самый простой случай, когда коды решени задачи,выданные процессорами, совпали. В этом случае на выходе элемента 9 сравнени будет нулевой сигнал. Этот сигнал откроет элементы И 14. Следовательно, синхронизирующий сигнал с входа 28 пройдет через элементы И 14 на установочное входы триггеров 11 соответственно, В результате канал вернетс в исходное положение и будет готов к приему очередной задачи.
Рассмотрим случай, когда коды решени задач, поступившие на выходы 45, 5 не совпали. В этом случае на выходе элемента 9 сравнени будет единичный сигнал. Этот сигнал закроет элементы И I4 и поэтому сигнал с входа 28 не пройдет на сброс триггеров 11. Единич- сигнал с выхода элемента 9 (сравнени поступит на вход элемента -И 16, на выходе которого по витс единичный сигнал. Единичный сигнал по витс только в том случаеэ если нет аналогичной ситуации в канале с меньшим пор дковым номером, который обладает-/большим приоритетом. Сигнал с выхода элемента И 16 откроет коммутатор 2 дл прохода кода задачи t
5
0
5
выхода регистра 10 (код задачи ъ ре гистр 10 записываетс одновременно с поступлением задачи в процессор дл обслуживани по заднему фронту импульса с выхода соответствующего элемента И 13), Задача с выхода коммутатора 2 через коммутатор 3 поступит дл распределени в каналы 7 где она распределитс в свободный ка- нал дл решени Одновременно с этим задача повторно поступит в канал 7. Повторное поступление задачи обеспечит единичный сигнал с выхода элемен- та И 16, который через элементы ИЛИ 21 откроет блоки элементов И 12. Код отказавшего канала запишетс в ре- гистр 19 канала, вз вшего на обслуживание задачу отказавшего канала. Пр по влении единичного сигнала на выходе элемента и 16 открываетс элемент-И 17 дл прохождени синхро- импульсов с входа 27. Элемент И 17 от кроетс , если в устройстве есть сво-i бодные каналы.Если свободных кана- лов нет, то нерешенна (отказавша ) задача ожидает освобождени процессоров в регистре 10, При освобождении процессоров по вл етс единичный сигнал на выходе элемента ИННЕ 6. Очередной синхроимпульс с входа 27 трот идет через открытый элемент И 17 и задним фронтом запустит одновибра- тор 26. Импульсом с выхода одновибра- тора 26 процессоры данного канала устанавливаютс в нулевое состо ние. Импульс с выхода одновибратора 26 установит триггер 24 в единичное состо ние и сбросит регистры 22 в ноль,
На выходе элемента 9 сравнени по витс нулевой сигнал. На выходе элемента И I 6 также установитс нулевой сигнал.
После решени задачи в каналах 7 в регистры 22 записываютс коды ее решени . На выходах элементов 9 сравнени по вл ютс соответствующие сигналы . Если задача решена правильно 4 в обоих каналах, то аналогично описан ному триггеры 11 устанавливаютс в нулевое состо ние, Кроме того, в канале 7 триггер 24 устанавливаетс в нулевое состо ние импульсом с выхода элемента И 14. Каналы 7 готовы к
50
выдает сигнал несовпадени кодов, а элемент 9К сравнени - сигнал совпа дени кодов. В этом случае единичный сигнал с выхода Кто разр да регистра 19 поступает на вход элемента ИЛИ 23. Единичный сигнал с выхода, элемента ИЛИ 23 откроет элемент И 15, на выходе которого по витс единичный сигнал. Этот сигнал поступит на вход элемента ИЛИ 30 и откроет элементы И 25, Так как в регистре 19 единица записа на только в К-м разр де, то, следова тельно, по витс единичный сигнал - только на выходе элемента И 25. Таки образом, по вл ютс единичные сигналы на выходах элементов ИЛИ 30, Эти сигналы поступают на входы регистра блока 33 управлени . По переднему фронту импульса с входа 48 коды двух каналов,, решающих одну задачу, запишутс в регистр 61, т.е. в регистр 6 запишетс код, содержащий единицы только в разр дах К и М. На выходе преобразовател 65 кодов по витс ко который разрешит проход через четыре коммутатора 31 кодов результатов реш ни задач с выходов регистров 22 соответственно , Коды результатов решени задачи в процессорах каналов 7 поступ т в блок 32 сравнени , где пр изойдет сравнение каждый с каждым. Результат сравнени по заднему фронту импульса с входа 48 запишетс в регистр 62. Длительность импульса на входе 48 должна быть больше длительности переходных процессоров в
прин тию новых задач. При этом делает- 3 цепочке последовательного срабатыва - 5 8468
Если элемент 9 сравнени выдает4 сигнал несовпадени кодов, а элемент 9 сравнени выдает сигнал совпадени кодов, то устройство работает следующим образом. По очередному синхроим-- пульсу с входа 28 триггер 50 устанавливаетс в единичное состо ние. Сигнал с его инверсного выхода закрывает элемент И 16, На его выходе не будет единичного сигнала. Таким образом, делаетс вывод, что один или оба процессора канала отказали, о чем выдаетс информационный сигнал на выход 49 устройства. Канал 7 в этом случае работает без изменений. ,
Рассмотрим вариант работы устройства , когда элемент 9М сравнени
выдает сигнал несовпадени кодов, а элемент 9К сравнени - сигнал совпадени кодов. В этом случае единичный сигнал с выхода Кто разр да регистра 19 поступает на вход элемента ИЛИ 23. Единичный сигнал с выхода, элемента ИЛИ 23 откроет элемент И 15, на выходе которого по витс единичный сигнал. Этот сигнал поступит на вход элемента ИЛИ 30 и откроет элементы И 25, Так как в регистре 19 единица записана только в К-м разр де, то, следовательно , по витс единичный сигнал - только на выходе элемента И 25. Таким образом, по вл ютс единичные сигна лы на выходах элементов ИЛИ 30, Эти сигналы поступают на входы регистра 61 блока 33 управлени . По переднему фронту импульса с входа 48 коды двух каналов,, решающих одну задачу, запишутс в регистр 61, т.е. в регистр 61 запишетс код, содержащий единицы только в разр дах К и М. На выходе преобразовател 65 кодов по витс код, который разрешит проход через четыре коммутатора 31 кодов результатов решени задач с выходов регистров 22 соответственно , Коды результатов решени задачи в процессорах каналов 7 поступ т в блок 32 сравнени , где произойдет сравнение каждый с каждым. Результат сравнени по заднему фронту импульса с входа 48 запишетс в регистр 62. Длительность импульса на входе 48 должна быть больше длительности переходных процессоров в
цепочке последовательного срабатыва
с вывод, что в канале 7 при первом цикле решени задачи произошел сбой и процессоры исправны.
ни коммутаторов 31 и блока 32 сравнени . Поступив на вход преобразовател 65, результат сравнени изменит код на выходе преобразовател 65 кодов. На его выходах по в тс сигналы , соответствующие процессорам, которые выдали неправильные коды решени .
Эти сигналы поступ т на выход 4. Кроме того, поступит соответствующий код на вход блока элементов И 64. По сигналу с входа 28 этот код пройдет на выход блока Элементов И 64 и установит регистры 10 в нулевое состо ние так как задача решена,
Рассмотрим работу устройства в случае, когда оба канала 7 «К и 7.М при решении одной задачи выдали несовпадение кодов результатов решени , В этом случае в канапе 7,К по очередному синхроимпульсу с входа 28 триггер 50,К установитс в единичное состо ние. Поэтому элемент И 16.К будет закрыт, Канал выведен из конфигурации устройства, Дл включени канала в работу после проведени профилактических меропри тий необходимо обнулить триггеры 24.К и 50,К, а также регистры 22,К,1 и 22.К.2 (цепи установки исходчого состо ни не пока заны).
В этом случае возможны два варианта работы устройства. Это св зано с тем, что в каждом из двух каналов может отказать по одному процессору, а в двух других процессорах задача решена правильно, поэтому неэффективно задачу еще раз посылать на обслуживание в один из каналов.
Рассмотрим этот вариант работы Устройства.
В этом случае аналогично описанному код каналов 7.К и 7.М, в которых решалась одна задача, запишетс в регистр 61 Преобразователь 65 кода выдаст код, разрешающий проход через коммутатор 31 кодов результатов решени задачи из регистров 22.К.1, 22.К.2, 22.М.1 и 22.М.2. Код результата сравнени запишетс в регистр 62 Преобразователь 65 кода выдаст на соответствующие входы регистра 63 единичные сигналы соответствующим процессорам , которые выдали неправильный код решени задачи. По очередному синхроимпульсу с входа 28 разр д регистра 63, соответствующий отказавшему процессору канала 7.К, установитс в 1, Таким образом, сразу же имеетс информаци об отказавшем процессоре в канале и не надо прове-
0
5
р ть оба процессора. На вход блока элементов И 64 поступит код каналов 7.К и 7.М дл того, чтобы установить регистры 10.К и 10.М в нулевое состо ние , так как задача решена.
В случае, если блок 32 сравнени выдает код, обозначающий, что все процессоры выдали различные результаты решени задач, то оба разр да регистра 63, соответствующие каналу 7,К, устанавливаютс в единичное состо ние, а на вход блока элементов И 64 подаетс нулевой код, В этом случае задача из канала 7.М поступит на обслуживание в другой канал аналогично описанному.
Claims (1)
1. Устройство дл распределени заданий процессорам, содержащее.блок регистров, первый и второй коммутаторы , элемент ИЛИ-НЕ, элемент И, эле- 5 мент И-НЕ, каналы, а в каждом канале элемент сравнени , четыре регистра, четыре триггера, два блока элемен- тов И, восемь элементов И, три элемента ИЛИ, одновибратор, причем группы выходов первого и второго блоков элементов И каждого канала вл ютс соответствующими группами информа, ционных выходов устройства, группа информационных выходов блока регистров подключена к первой группе информационных входов первого коммутатора , выходы которого подключены к информационным входам блоков элементов И всех каналов, в каждом канале инверсный выход первого и второго триггеров подключены к первым входам первого и второго элементов И своего канала, группа информационных входов устройства подключена к группе ин- (Ьормационных входов блока регистров, выход элемента И-НЕ подключен к первому управл ющему входу блока регистров , выход элемента ИЛИ-НЕ подключен к второму управл ющему входу блока регистров, в каждом канале выход первого и второго элементов И подключены к единичным входам соответствующего первого и второго триггеров, в каждом канале инверсный выход первого триггера подключен к инверсному входу первого элемента ИЛИ, выход JJQ- торого подключен к второму входу второ-i го элементаИ своего канала, выходы первого и второго элементов И в каждом ка
0
5
0
5
0
5
П 16
нале подключены к первым входам соответственно второго и третьего элементов ИЛИ, выходы которых подключены к управл ющим входам -соответственно первого и второго блоков элементов И, в каждом канале выходы второго блока элементов И подключены к информационным входам первого регистра, выходы которого подключены к соответствую- щим информационным входам второго коммутатора , выходы второго коммутатора подключены к второй группе информа- ционных входов первого коммутатора, .в каждом канале выход второго элемента И подключен к входам синхронизации первого и второго регистров, в каждом канале сигнальные входы устройства подключены к входам синхронизации третьего и четвертого регистров и к первым пр мым входам третьего и чет- вертого элементов и своего канала, выходы которых подключены к входам сброса соответственно первого и второго триггеров своего канала, в
каждом канале выход четвертого элемен та И подключен к первому входу сброса второго регистра и к входу сброса третьего триггера своего канала, вы- ход которого подключен к первому установочному входу четвертого триггера своего канала, инверсный выход четвертого триггера в каждом канале подключен к первому входу п того элемента И своего канала, выход которого подключен к вторым входам второго и третьего элементов ИЛИ своего канала , к первому входу шестого элемента И своего канала, к информационным входам вторых регистров всех каналов , к инверсным входам п тых элементов И каналов с большим пор дковым номером и к соответствующему управл ющему входу второго коммутатора, кодовые входы устройства в каждом канале подключены к информационным входам третьего и четвертого регистров, выходы которых подключены к входам элемента сравнени своего канала, выход элемента сравнени в каждом канале подключен к инверсным входам третьего и четвертого элементов И, к второму установочному входу четвертого триггера, к второму входу п того элемента И и к первому входу седьмого элемента И, пр мые выходы первого и второго триггеров в каждом канале подключены соответственно к первому и второму входам восьмого элемен12
Т,
5
0
та И своего канала, выход восьмого элемента И подключен к второму входу первого и к третьему входу второго элемента И каналов с большим пор дковым номером, в каждом канале выход шестого элемента И через одновибратор подключен к входу установки в l третьего триггера и к второму входу сброса второго и к входам сброса третьего и четвертого регистров своего канала, первый синхронизирующий вход устройства подключен Гк первому синхронизирующему входу блока регистров, к первому входу элемента И, к вторым входам шестых элементов И всех каналов, второй синхронизирующий вход устройства подключен к второму синхронизирующему входу блока регистров, к вторым пр мым входам третьего и четвертого элементов И всех каналов, к тактовым входам четвертых , триггеров всех каналов, вход режима устройства подключен к пр мым вхо5 Дам первых элементов ИЛИ всех каналов и к входам разрешени элементов срав- нени всех каналов, выходы восьмых элементов каналов соединены с входами элемента И-НЕ, выход элемента И-НЕ
Q подключен к третьим входам шестых элементов И всех каналов, инверсные выходы четвертых триггеров каналов вл ютс выходами прерывани устройства, выход элемента ИЛИ-НЕ подключен к пр мому и инверсному управл ющим входам первого ко ммутатора, сигнальный выход блока регистров подключен к второму входу элемента И, выход которого подключен к тактовым входам первого и второго триггеров всех каналов, входы элемента ИЛИ-НЕ соединены с выходами второго коммутатора, о т- личающеес тем, что, с целью повышени производительности за счет определени отказавшего процессора одновременно с повторным решением задачи, в устройство дополнительно введены третий коммутатор, блок сравнени , блок управлени , группа элементов ИЛИ, а в каждый канал - , группа элементов И и четвертый элемент ИЛИ, причем в каждом канале выходы второго регистра подключены к входам четвертого элемента ИЛИ, выход которого подключен к второму входу седьмого элемента И, в каждом канале выход седьмого элемента И подключен кУинверсиым входам седьмых элементов И каналов с большими пор дковыми но5
0
5
0
5
13
мерами, выход седьмого элемента И каждого канала подключен к первым входам элементов И группы, к первому входу одноименного элемента ИЛИ группы , в каждом канале выходы второго ре
гистра подключены к вторым входам элементов И группы,выходы которых подключены к соответствующим входам одноименных элементов ИЛИ группы, выходы третьего и четвертого регистров всех каналов подключены к соответствующим информационным входам третье- го коммутатора, выходы которого подключены к входам блока сравнени , выход блока сравнени подключен к первой группе информационных входов блока управлени , выходы группы элементов ИЛИ подключены к второй группе информационных входов блока управлени , каждый выход первой группы информационных выходов которого подключен к входу сброса первого регистра одноименного канала, а втора труп- па информационных выходов блока управ-25 двоичного кода в позиционныйfвходы
лени подключена к управл ющим входам третьего коммутатора, выходы третьих триггеров всех каналов подключены к третьей группе информационных входов блока управлени , второй и тре-эп тий входы синхронизации устройства подключены соответственно к первому и второму входам синхронизации блока управлени , вход сброса которого соединен с первым входом синхронизации
35
которого соединены с выходами первого и второго регистров, установоч ные входы третьего регистра соедине с его выходами, с выходами преобраз вател двоичного кода в позиционный и с второй и третьей группами инфор ционных выходов блока, перва групп информационных выходов которого сое динена с группой выходов блока элементов Ив
1636846
14
5
10
15
20
устройства, группа кодовых выходов которого соединена с третьей группой информационных выходов блока управлени .
2, Устройство по п. отличающеес тем, что блок управлени содержит три регистра,преобразователь двоичного кода в позиционный и блок элементов И, причем группы информационных входов первого, второго и третьего регистров соединены соответственно с первой, второй и третьей группами информацоинных входов блока соответственно, входы синхронизации и входы сброса первого и второго регистров соединены соответственно с вторым входом синхрониза- ции и входом сброса блока, вход синхронизации третьего регистра соединен с первым входом синхронизации блока и с управл ющим входом блока элементов И, информационные входы которого соединены с выходами преобразовател
которого соединены с выходами первого и второго регистров, установочные входы третьего регистра соединены с его выходами, с выходами преобразовател двоичного кода в позиционный и с второй и третьей группами информационных выходов блока, перва группа- информационных выходов которого соединена с группой выходов блока элементов Ив
9t789Ј9l
#0
Г
ГЈ5
IIS
a
o- ZЈ
iis
TiS
TbS
X-
v
ЙТ
2 гл
Г
H SS
т
u bS
w
JЈ. /7ф
TO
r
ISS
fl
TbS
Jl
гк
j
; i
MS9
81 &
M
a
U SS
i 6
8
J
Ј91
ПИ
riii
47 i
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884626346A SU1636846A1 (ru) | 1988-12-26 | 1988-12-26 | Устройство дл распределени заданий процессорам |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884626346A SU1636846A1 (ru) | 1988-12-26 | 1988-12-26 | Устройство дл распределени заданий процессорам |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1636846A1 true SU1636846A1 (ru) | 1991-03-23 |
Family
ID=21417850
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU884626346A SU1636846A1 (ru) | 1988-12-26 | 1988-12-26 | Устройство дл распределени заданий процессорам |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1636846A1 (ru) |
-
1988
- 1988-12-26 SU SU884626346A patent/SU1636846A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 1269136, кл. G 06 F 9/46, 1986 Авторское свидетельство СССР по за вке № 4429222, 16.02.89. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
RU2156035C2 (ru) | Синхронизация передачи данных в двусторонней линии связи | |
US3626383A (en) | Process for automatic system maintenance | |
US3909795A (en) | Program timing circuitry for central data processor of digital communications system | |
SU1636846A1 (ru) | Устройство дл распределени заданий процессорам | |
RU105039U1 (ru) | Трехканальная отказоустойчивая система на базе конфигурируемых процессов | |
RU2029365C1 (ru) | Трехканальная асинхронная система | |
SU1569831A1 (ru) | Устройство дл распределени заданий процессорам | |
SU1347081A1 (ru) | Устройство дл распределени заданий процессорам | |
SU1603386A1 (ru) | Устройство дл контрол цифровых блоков | |
SU1113790A1 (ru) | Устройство дл сопр жени электронной вычислительной машины с каналами св зи | |
SU1751859A1 (ru) | Многоканальный преобразователь последовательного кода в параллельный | |
SU1374235A1 (ru) | Устройство дл резервировани и восстановлени микропроцессорной системы | |
SU1282108A1 (ru) | Устройство дл сопр жени датчиков с ЭВМ | |
SU1109730A1 (ru) | Устройство дл сопр жени с микропроцессором | |
SU1067493A1 (ru) | Устройство дл сопр жени нескольких ЦВМ | |
SU1264206A1 (ru) | Устройство коммутации дл систем многоканального контрол и управлени | |
SU1543404A1 (ru) | Устройство дл распределени заданий процессорам | |
SU1120333A1 (ru) | Устройство дл контрол коммутации информационных каналов | |
SU1104696A1 (ru) | Трехканальна мажоритарно-резервированна система | |
SU1365086A1 (ru) | Устройство дл контрол блоков управлени | |
RU1820386C (ru) | Устройство дл мажоритарного выбора асинхронных сигналов | |
SU1594549A1 (ru) | Устройство дл сопр жени многомашинного комплекса с контролем | |
SU1336006A1 (ru) | Сигнатурный анализатор | |
SU1287138A1 (ru) | Устройство дл синхронизации вычислительной системы | |
SU1420653A1 (ru) | Устройство дл синхронизации импульсов |