SU1679640A1

SU1679640A1 - Устройство синхронизации преобразователя линейного сигнала в блочном коде

Info

Publication number: SU1679640A1
Application number: SU894631460A
Authority: SU
Inventors: Vladimir V Dundukov
Original assignee: Vladimir V Dundukov
Priority date: 1989-01-03
Filing date: 1989-01-03
Publication date: 1991-09-23

Description

Изобретение относится к электросвязи и может быть использовано в системах передачи с импульсно-кодовой модуляцией. Цель изобретения - повышение помехо2

устойчивости. Устройство синхронизации преобразователя линейного сигнала в блочном коде содержит регистр 1 сдвига, блок 2 буферной памяти, обнаруживатель 3 ошибок входного сигнала, делитель 4 частоты, обнаружитель 5 единичных сбоев синхронизации, блок 6 временной привязки, формирователь 7 сигнала интервала, анализа, формирователь 8 сигналов направления счета, реверсивный счетчик 9, формирователь 10 импульсов сдвига. Устройство обеспечивает компенсацию импульса ложного единичного сбоя синхронизации импульсом ошибки вне зависимости от их временного расположения, что повышает помехозащищенность устройства. 1 ил.

Изобретение относится к электросвязи и может быть использовано в системах передачи с импульсно-кодовой модуляцией.

Целью изобретения является повышение помехоустойчивости.

На чертеже представлена структурная электрическая схема устройства синхронизации преобразователя линейного сигнала в блочном коде.

Устройство содержит регистр 1 сдвига, блок,буферной памяти 2. обнаружитель 3 ошибок входного сигнала, делитель 4 частоты, обнаружитель 5 единичных сбоев синхронизации, блок временной привязки 6, формирователь 7 сигнала интервала анализа, формирователь 8 сигналов направления счета, реверсивный счетчик 9 и формирователь 10 импульсов сдвига.

Устройство работает следующим образом.

Рассмотрим работу устройства синхронизации преобразователя линейного сигнала в блочном коде на примере входного сигнала в коде шВпВ.

В исходном состоянии при отсутствии блочной синхронизации входной сигнал поступает на регистр сдвига 1 и блок буферной памяти 2, преобразующие последовательный код входного сигнала в параллельный код с блоками из η бит.

При отсутствии блочной синхронизации, т.е. неправильного разделения входного сигнала на блоки, обнаружитель 5 будет выдавать на вход формирователя 8 импульсы единичных сбоев синхронизации, количество которых будет зависеть от структуры входного сигнала и метода определения

5 Ц π,, 1679640 А1

1679640

единичных сбоев синхронизации, При выходе этих импульсов на формирователь 8 счетчик 9 будет установлен в режиме сложения.

Формирователь 10, обнаружив, что реверсивный счетчик 9 за время интервала анализа накопил не менее N единиц, дает запрет на один такт на делитель 4, сдвинув при этом блочную синхронизацию на один такт. Сдвиг на один такт блочной синхронизации будет продолжаться до тех пор, пока не найдется ее истинное положение.

Интервал анализа N рассчитывается, исходя из допустимой аварийной достоверности передачи информации, требуемой вероятности ложного выхода из синхронизации и вероятности обнаружения единичных сбоев синхронизации.

Ошибка в линейном сигнале приводит к появлению не только импульса с обнаружителя 3, но и импульса с обнаружителя 5. Вероятность обнаружения ошибки линейного сигнала обнаружителем 3 зависит от статистики линейного сигнала, частоты ошибок и метода их обнаружения. Вероятность появления ложного единичного сбоя синхронизации в результате появления ошибки в линейном сигнале зависит от статистики линейного сигнала, частоты ошибок в сигнале и от метода обнаружения единичных сбоев синхронизации.

Момент обнаружения ошибки обнаружителем 3 и момент обнаружения единичного сбоя синхронизации, возникшего из-за этой ошибки при разных методах их обнаружения могут опережать друг друга во времени. Возможность появления этих сигналов на входах установки режима реверсивного счетчика 9 в разное время определяет метод определения необходимости формировать импульс сдвига блочной синхронизации в конце интервала анализа. В том случае, если сначала приходит импульс ошибки, происходит вычитание единицы из состояния реверсивного счетчика 9. Затем на него приходит импульс единичного сбоя синхронизации, что приводит к записи единицы в реверсивный счетчик 9, и наоборот, если импульс единичного сбоя синхронизации приходит раньше импульса ошибки. Если импульсы ошибки и сбоя синхронизации отсутствуют или приходят одновременно, то реверсивный счетчик 9 находится в режиме хранения информации. Таким образом, происходит компенсация импульса ложного единичного сбоя синхронизации импульсом ошибки вне зависимости от их временного расположения, что и повышает помехозащищенность устройства синхронизации преобразователя линейного сигнала в блочном коде.

Работа обнаружителя 3 построена на том, что сигнал в коде тВпВ имеет ограниченную текущую цифровую сумму, не более п. При этом ошибка, возникшая в сигнале, приводит к появлению запрещенных значений текущей цифровой суммы, которые обнаруживаются в обнаружителе 3.

Обнаружитель 5 выполнен в виде постоянного запоминающего блока, в котором записана программа, позволяющая обнаруживать единичные сбои синхронизации. Сигнал отслеживания алгоритма смены приходящих блоков в коде тВпВ поступает на блок буферной памяти 2. При нарушении данного алгоритма на выходе сигнала сбоя синхронизации обнаружитель 5 формирует импульс, который поступает на формирователь 8.

Блок временной привязки 6 осуществляет привязку сигнала ошибок с выхода обнаружителя 3 к блочной тактовой частоте.

Claims

Формула изобретения

Устройство синхронизации преобразователя линейного сигнала в блочном коде, содержащее последовательно соединенные регистр сдвига, блок буферной памяти и обнаружитель единичных сбоев синхронизации, выход которого подсоединен к дополнительному входу блока буферной памяти, а также формирователь сигнала интервала анализа и делитель частоты, выход которого подсоединен к считывающему входу блока буферной памяти, причем информационный вход регистра сдвига и соединенные между собой тактовые входы регистра сдвига и делителя частоты являются соответственно информационным и тактовым входами устройства, а выходы блока буферной памяти - информационными выходами устройства, отличающееся тем, что, с целью повышения помехоустойчивости, в него введены последовательно соединенные обнаружитель ошибок входного сигнала, блок временной привязки, формирователь сигналов направления счета, реверсивный счетчик и формирователь импульсов сдвига, выход которого подсоединен к управляющему входу делителя частоты, при этом входы обнаружителя ошибок входного сигнала подключены к соответствующим выходам регистра сдвига, выход делителя частоты подсоединен к тактовым входам реверсивного счетчика и формирователя сигналов направления счета, допол-. нительный информационный вход которого подсоединен к выходу сигнала сбоя синхронизации обнаружителя единичных сбоев синхронизации, выход формирователя сиг5

1679640

6

нала интервала анализа подсоединен к установочному входу формирователя сигналов направления счета и разрешающему входу формирователя импульсов сдвига, а тактовые входы обнаружителя ошибок вход- 5

ного сигнала и формирователя импульсов сдвига подключены к тактовому входу регистра сдвига, причем выход делителя частоты является синхронизирующим выходом устройства.

К преобразоба/пелю

•