[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

SU1383361A1 - Устройство дл контрол логического блока - Google Patents

Устройство дл контрол логического блока Download PDF

Info

Publication number
SU1383361A1
SU1383361A1 SU864136134A SU4136134A SU1383361A1 SU 1383361 A1 SU1383361 A1 SU 1383361A1 SU 864136134 A SU864136134 A SU 864136134A SU 4136134 A SU4136134 A SU 4136134A SU 1383361 A1 SU1383361 A1 SU 1383361A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
error
trigger
block
Prior art date
Application number
SU864136134A
Other languages
English (en)
Inventor
Сергей Сергеевич Ширяев
Original Assignee
Предприятие П/Я А-1680
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я А-1680 filed Critical Предприятие П/Я А-1680
Priority to SU864136134A priority Critical patent/SU1383361A1/ru
Application granted granted Critical
Publication of SU1383361A1 publication Critical patent/SU1383361A1/ru

Links

Landscapes

  • Debugging And Monitoring (AREA)

Abstract

Изобретение относитс  к автоматике, вычислительной технике и св зи. Цель изобретени  состоит в повышении достоверности контрол  и быстродействи  за счет обнаружени  сбоев в работе механизма прот жки перфоленты. Цель достигаетс  введением элемента 13 задержки, элементов И 12, ИЛИ 14, триггера 15, которые позвол ют реверсировать формирователь 7 эталонных сигналов и осуществл ть дополнительное сравнение дл  обнаружени  сбоев механизма прот жки. В случае обнаружени  сбо  прот жки осуществл етс  автоматический запуск устройства, благодар  чему исключаетс  останов и повыщаетс  быстродействие контрол . 1 3. п. ф-лы, 1 ил.

Description

02
ас
со
со 05
Изобретение относитс  к автоматике, вычислительной технике и св зи.
Цель изобретени  - повь1шение достоверности контрол  и быстродействи .
На чертеже представлена схема устройства .
Устройство содержит блок 1 управлени , генератор 2 импульсов, элемент И 3, формирователь 4 импульса, элемент 5 задержки, , контролируемый блок 6, формирователь 7 эталонных сигналов, блок 8 регистрации ошибок, схему 9 сравнени , элемент 10 запрета , триггер 11 отсутстви  ошибки, элемент И 12, элемент 13 задержки, элемент ИЛИ 14, триггер 15 ошибки.
Устройство работает следуюш,им образом.
К входам и выходам устройства подключаетс  контролируемый блок (трансмиттер) 6, в который заправлена перфолента с перфорацией , информаци  которой идентична информации, выдаваемой формирователем 7 эталонных сигналов.
Импульсы с генератора 2 через открытый элемент И 3 поступают на вход элемента 10 запрета, в котором осуществл етс  опрос результатов сравнени  сигналов с блока 6 и формировател  7 эталонных сигналов. После окончани  опроса через элемент 5 задержки запускаютс  формирователь 4 импульса, обеспечивающий переход блока 6 на чтение следующей строки перфоленты, и формирователь 7 эталонных сигналов, переход щий в следующее состо ние.
Если блок б исправен, результат сравнени  в схеме 9 положительный. При этом элемент 10 запрета закрыт, триггер 11 в исходном состо нии, сигнал с его выхода поддерживает открытое состо ние элемента И 3, разреша  прохождение очередных импульсов запуска.
Если сигналы с блока 6 отличаютс  от сигналов с формировател  7, результат сравнени  в схеме 9 отрицательный, элемент 10 запрета открываетс  и пропускает импульс опроса, который запускает триггер 11, после чего происходит обнаружение сбо  механизма прот жки.
Сбой механизма прот жки приводит к тому, что в узле считывани  блока 6 остаетс  предыдуща  строка перфоленты, в то врем  как формирователь 7 переходит в следующее состо ние. Поэтому дл  обнаружени  сбо  прот жки необходимо вернуть формирователь 7 в предыдущее состо ние и произвести дополнительное сравнение сигналов с контролируемого блока 6 и формировател  эталонных сигналов, которое в случае сбо  прот жки должно дать положительный результат .
Сигнал ошибки с выхода элемента 10 запрета поступает на реверсирующий вход формировател  7, который при этом возвращаетс  в предыдущее состо ние (формирователь 7 может быть выполнен, например.
на основе счетчика, работающего в режиме сложени  и вычитани ).
Кроме того, сигнал ошибки через элемент 13 задержки (на врем  реверса формировател  7) поступает на вход элемента И 12, в котором осуществл етс  опрос результата дополнительного сравнени  с предыдущим состо нием формировател  7. Если результат дополнительного сравнени  положительный (имеет место сбой прот жки ), импульс опроса с выхода элемента 13 задержки через открытый элемент И 12 запускает триггер 15, регистрирующий сбой прот жки, и через элемент ИЛИ 14 сбрасывает триггер 11, который открывает элемент И 3, разреща  дальнейший контроль трансмиттера - блока 6.
Если результат дополнительного сравнени  отрицательный, импульс опроса через закрытый элемент И 12 не проходит, триггер 15 остаетс  в исходном состо нии, триг гер 11 не сбрасываетс , удержива  в закрытом состо нии элемент И 3, запреща  проверку трансмиттера до устранени  причин ошибки считыва ни .

Claims (2)

1. Устройство дл  контрол  логического блока, содержащее блок управлени , формирователь эталонных сигналов и блок регистрации ошибок, причем первый выход блока управлени   вл етс  выходом устрой0 ства дл  подключени  к синхровходу контролируемого блока, а второй и третий выходы подключены соответственно к входу формировател  эталонных сигналов и разрешающему входу блока регистрации ощибок, перва  группа информационных входов ко5 торого  вл етс  группой входов устройства дл  подключени  к выходам контролируемого блока, а втора  группа информационных входов соединена с группой входов фор.ми- ровател  эталонных сигналов, выход отсутQ стви  ошибки блока регистрации ощибок соединен с разрешающим входом блока управлени , отличающеес  тем, что, с целью повышени  достоверности контрол  и быстродействи , оно содержит элемент И, элемент ИЛИ, элемент задержки и триггер
5 ошибки, а блок регистрации ошибок содержит схему сравнени , элемент запрета и триггер отсутстви  ошибки, причем перва  и втора  группы входов схемы сравнени  образуют первую и вторую группы информационных входов блока регистрации оши0 бок, разрешающий вход и выход отсутстви  ошибки которого подключены соответственно к первому входу элемента запрета и нулевому выходу триггера отсутстви  ошибки, выход схемы сравнени  соединен с вторым
е входом элемента запрета и первым входом элемента И, второй вход которого соединен с выходом элемента задержки, а выход соединен с первым входом элемента ИЛИ и единичным входом триггера ошибки, нулевой
3 13833614
вход которого и второй вход элемента ИЛИимпульсов, элемент И, элемент задержки
объединены и  вл ютс  входом сброса уст-и формирователь импульса, причем выход
ройства, выход элемента запрета соединенгенератора импульсов соединен с первым
с единичным входом триггера отсутстви входом элемента И, второй вход которого
ошибки, входом элемента задержки и входом5  вл етс  разрешающим входом блока, а вывозврата формировател  эталонных сигна-ход - третьим выходом блока, и через элелов , выход элемента ИЛИ соедннен с входоммент задержки соединен с входом формиросброса триггера отсутстви  ошибки.вател  импульса, выход которого и выход
2. Устройство по п. 1, отличающеес  тем,элемента задержки  вл ютс  соответственно
что блок управлени  содержнт генераторпервым и вторым выходами блока.
SU864136134A 1986-10-15 1986-10-15 Устройство дл контрол логического блока SU1383361A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU864136134A SU1383361A1 (ru) 1986-10-15 1986-10-15 Устройство дл контрол логического блока

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU864136134A SU1383361A1 (ru) 1986-10-15 1986-10-15 Устройство дл контрол логического блока

Publications (1)

Publication Number Publication Date
SU1383361A1 true SU1383361A1 (ru) 1988-03-23

Family

ID=21263403

Family Applications (1)

Application Number Title Priority Date Filing Date
SU864136134A SU1383361A1 (ru) 1986-10-15 1986-10-15 Устройство дл контрол логического блока

Country Status (1)

Country Link
SU (1) SU1383361A1 (ru)

Similar Documents

Publication Publication Date Title
SU1383361A1 (ru) Устройство дл контрол логического блока
US4656634A (en) Skew insensitive fault detect and signal routing device
US4852104A (en) Solid-state reader device for a cumulative operations measurement system
US4618965A (en) Monitoring of data transfer system having serially distributed data ports
JPS6155759A (ja) インタフエ−ス制御装置
US4327409A (en) Control system for input/output apparatus
SU903989A1 (ru) Устройство дл контрол и коррекции адресных сигналов дл пам ти последовательного действи
SU1661840A1 (ru) Запоминающее устройство с самоконтролем
SU1305682A1 (ru) Устройство дл фиксации сбоев ЭВМ
SU1293761A1 (ru) Устройство дл контрол блоков буферной пам ти
SU1023399A1 (ru) Устройство дл коррекции адресных сигналов в пам ти последовательного действи
SU1140138A1 (ru) Устройство дл считывани информации
SU561965A1 (ru) Устройство дл обнаружени неисправностей цифровых систем
SU545996A1 (ru) Устройство дл индикации
SU830477A1 (ru) Преобразователь угла поворотаВАлА B КОд
SU1501064A1 (ru) Устройство дл контрол последовательностей импульсов
SU1499451A1 (ru) Цифрова лини задержки
SU1267415A1 (ru) Микропрограммное устройство управлени
SU720719A1 (ru) Преобразователь кода во временной интервал
SU1619276A1 (ru) Устройство дл оперативного контрол цифровых блоков
SU962913A1 (ru) Устройство дл фиксации сбоев электронно-вычислительной машины
SU684620A1 (ru) Запоминающее устройство с автономным контролем
SU1142836A1 (ru) Устройство дл обработки прерываний
SU869052A1 (ru) Устройство дл контрол последовательности импульсов
SU1387044A1 (ru) Устройство дл контрол блоков посто нной пам ти