SU1292188A1

SU1292188A1 - Преобразователь двоично-дес тичного кода в двоичный код

Info

Publication number: SU1292188A1
Application number: SU853867608A
Authority: SU
Inventors: Виктор Иванович Омельченко
Original assignee: Таганрогский радиотехнический институт им.В.Д.Калмыкова
Priority date: 1985-03-12
Filing date: 1985-03-12
Publication date: 1987-02-23

Abstract

Изобретение относитс к области автоматики и вычислительной техники и может быть использовано в устройствах обработки двоичной информации Цель изобретени упрощение преобразовател . Поставленна цель достигаетс тем, что в преобразователь, содержащий генератор 1 одиночных импульсов, три элемента 9, 19, 20 задержки, счетчик 5, распределитель 4 импульсов, генератор 3 тактовых импульсов, дешифратор 6, блок 7 пам ти , элементы 8, 12-14 И, регистр 10 числа, двоичные сумматору 16,17, : регистр 18 сдвига, дополнительно .введен элемент ИЛИ 21 и изменены межэлементные св зи. 1 ил.

Description

Изобретение относитс к автоматике и вычислительной технике и может быть использовано в устройствах обработки двоичной информации.

Цель изобретени - упрощение пре- образовател .

На чертеже представлена структурна схема предлагаемого преобразовател .

Преобразователь содержит генератор 1 одиночных импульсов, синхро- вход 2, генератор 3 тактовых им- пульсов, распределитель4 импульсов счетчик 5, дешифратор 6, блок 7 пам ти , первый элемент И 8, первый элемент 9 задержки, регистр 10 числа, информационный вход 11 преобразовател , второй 12, третий 13 и четвертый 14 элементы И, первый 15, второй 16 и третий 17 (одноразр дные) двоичные сумматоры, регистр 18 сдвига , второй 19 и третий 20 элементы задержки, элемент ИЛИ 21.

Преобразователь работает следую- щим образом.

При включении питани генератор 3 вырабатывает серию тактирующих импульсов , поступающую на генератор 1 одиночных и{ пульсов и распредели- тель 4 импульсов. Преобразование осуществл етс путем одновременного суммировани двоичных эквивалентов, соответствующих весам преобразуемой тетрады, по формуле:

n .

А Ц Ц В 2- (10- I

где А - искома правильна двоична

дробь; i - номер разр да правильной

двоично-дес тичной дроби; В - двоична цифра О или 1; (10) - двоичный эквивалент

младшего разр да тетрады двоично-дес тичного числа вида ,

Б регистр 10 числа по информационому входу 11 последовательно, разр за разр дом, начина со старшего, поступают тетрады двоично-дес тично го числа. Одновременно с ка;ждой тетрадой на синхровход 2 поступает синхроимпульс, обеспечивающий старт стопный режим работы преобразовател Генератор 1 одиночных импульсов вы- рабатывает сигнал, запускающий распределитель 4 импульсов и устанавливающий счетчик 5 в единицу. Дешифратор 6 выбирает соответствующий

2

Ш

20

5

, 25

,., .

40

5

н д - 50 - . 55

35

882

преобразуемой тетраде двоичный эквивалент в блоке 7 пам ти, а распределитель 4 импульсов производит его считывапие последовательным кодом, начина с младшего разр да.

Считанный двоичный эквивалент младшего разр да тетрады одновременно поступает на первый элемент И 8 и первый элемент 9 задержки, сдвинута информаци на один, два и три такта поступает с выходов первого 9, второго 19 и третьего 20 элементов задержки на второй 12,третий 13 и четвертый 14 элементы И, Первый, второй, третий и четвертый элементы И коммутируютс соответствугощими разр дами регистра 10. Еднршчиое состо ние разр да регистра 10 разрешает прохождение соответствующего двоичного эквивалента разр да тетрады . Нулевое состо ние разр да запре- щг1ет прохождение двоичного эквивалента . Двоичный эквюзалент, соответствующий младшему разр ду тетрады, с выхода первого элемента И 8 поступает на первый вход первого двоичного сумматора 15 и суммируетс с эквивалентом , у которогоВр представл ет собой 2. Так как тетрада в случае двоично-дес тичного числа не может одновременно содерашть единицу в разр дах, соответствующих весам 4 и 8, то двоичный эквивалент этих весов с выхода третьего и четвертого элементов И поступает iepe3 элемент ИЛИ 21 на второй цвоичньт сумматор 16 и суммируетс с двоичным эквивалентом, снимаемым с первого сумматора 15.

После того, как распределитель 4 импульсов отработает один-цикл, регистр 18 сдвига хранит двоичный эквивалент тетрады. Сдвиг на соответствующее число тактов осуществл ют элементы 9, 19 и 20 задержки. С приходом следующей тетрады описанный процесс формировани двоичного эквивалента повтор етс . Третий сумматор 17 cyм fflpyeт сформированный двоичный эквивалент считанной тетрады с результатом преобразовани предыдущей тетрады на регистре 18 сдвига. Таким образом дл преобразовани п разр дов двоично-дес тичного числа описаш1ый процесс считывани тетрады в регистр 10 числа, формировани двоичного эквивалента тетрады и суммировани с результатом дреобразоваии двух текущих тетрад повтор етс еще п-2 раза. С приходом п-й тетрады процесс преобразовани заканчиваетс . Результат преобразовани хранитс на регистре 18 сдвига.

Claims

Формула изобретени

Преобразователь двоично-дес тичного кода в двоичный код, содержащий три элемента задержки, генератор одиночных импульсов, синхровход которого соединен с входом, синхронизации преобразовател , а выход - с входом счетчика и входом запуска .распределител импульсов, тактовый вход которого подключен к выходу генератора тактовых импульсов, соединенному с входом пуска генератора одиночных импульсов, выход счетчика через дешифратор соединен с адресным входом блока пам ти, вход считывани которого подключен к выходу распределител импульсов, выход блока пам ти соединен с первым входом первого элемента И, второй вход которого соединен с выходом младшего разр да тетрады регистра числа, выходы осталы1ых разр дов тетрады которого по весам соединены с перРедактор Н.Тупица Заказ 286/58

Техред: И.Попович Корректор О. Лугова

Тираж 902Подписное

ВНИИШ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушска наб., д. 4/5

Производственно-полиграфическое иредпуи тие, г.Ужгород, ул.Проектна , 4

выми входами соответствующих элементов И, выход первого элемента И подключен к первому первого двоичного сумматора, выход которого

соединен с первЕЛм входом второго двоичного сумматора, выход которого соединен с первым входом третьего двоичного сумматора, второй вход - которого через регистр сдвига соединен с его выходом, отличающийс тем, что, с целью упрощени , он содержит элемент ИЛИ, причем выход блока пам ти соединен с входом первого элемента задержки,

выход которого соединен с входом второго элемента задержки и вторым входом второго элемента И, выход ко- торого подключен к второму входу первого двоичного сумматора, выход

второго элемента задержки подключен к входу третьего элемента задержки и к второму входу третьего элемента И, выход которого соединен с первым входом элемента ИЛИ, второй вход которого нодключен к выходу четвертого элемента И, второй вход которого соединен с выходом третьего элемента задержки, выход элемента ИЛИ подключен к второму входу второго двоичного сумматора.

Составитель Н.Шелобанова

Техред: И.Попович Корректор О. Лугова