Изобретение относитс к вычислительной технике и может найти применение в цифровых вычислительных устройствах , автоматике, электроизмерительной технике, в частности при умножении последовательного кода на параллельный. Известно устройство дл умножени , содержащее одноразр дные двоичные сумматоры, элементы задержки, элементы И, элементы задержки второй группы, включенные к выходу переноса соответствующего одноразр дного двоичного сумматора Недостатком устройства вл етс значительные аппаратурные затраты на реализацию элементов задержки второй группы в цепи переносов двоичных сумматоров. Наиболее близко по технической сущности к предлагаемому устройство дл умножени , содержащее трехвходовые двоичные сумматоры, элементы И, элементы задержки на один такт, вклю ченные соответственно между вторыми входами сумматоров и выходами последующих сумматоров, и элементы задерж ки поразр дного переноса, включенные каждый между выходами переносов трехвходовых сумматоров и его же входами С2. Однако и данное устройство характеризуетс значительными аппаратурнь1ми затратами на его реализацию, что обусловлено наличием элементов задержки .поразр дного переноса, и, как следствие этого, уменьшенными надежностными параметрами. Цель изобретени - упрощение уст ройства и повышение надежностных характеристик. Поставленна цепь достигаетс тем, что в устройстве, содержащем п трехвходовых сумматоров, п элементо задержки и п элементов И, причем первые входы элементов И соединены с входом множимого устройства, второй вход JL-ro элемента И соединен с входом i-ro разр да множител уст ройства соответственно (где , 2, ..., п), а выходы элементов И соединены с первыми входами соответ ствующих трехвходовых сумматоров, вторые входы которых, кроме последнего трехвходового сумматора, соеди нены с выходами соответствующих эле ментов задержки, вход i-ro элемента задержки, кррме последнего, соедине с выходом суммы (i+1)-ro трехвходового сумматора, вход п-го элемента задержки соединен с выходом поразр дного переноса п-го трехвходового сумматора, выход суммы первого трехвходового сумматора соединен с выходом устройства, вход логического 0 устройства соединен с третьим входом первого трехвходового сумматора, выход поразр дного переноса j-ro трехвходового сумматора соединен с третьим входом (j+1)-ro трехвходового сумматора (где , 2,...,п-1), выход п-го элемента задержки соединен с вторым входом п-го трехвходового сумматора. На чертеже приведена функциональна схема устройства дл умножени двоичных чисел, представленной последовательным и п-разр дным параллельным кодами. Предлагаемое устройство дл умножени двоичных чисел содержит п трехвходовых сумматоров 1 (, п элементов И 2, п элементов 3 задержки () на один такт, включенных соответственно между вторь1ми входами трехвходовых сумматоров и выходами последующих сумматоров .1, первые входы которых соединены с выходами соответствующих элементов И, выходы поразр дных переносов трехвходовых сумматоров 1 соответственно соединены с третьими входами последующих трехвходовых сумматоров, причем третий вход первого трехвходового сумматора 1 соединен с входом логического О устройства, а выход поразр дного переноса п-го трехвходового сумматора соединен с входом п-го элемента задержки 3 на один такт. Устройство дл умножени двоичных чисел функционирует следующим образом . В начале умножени все элементы 3 задержки наход тс в нулевом состо нии . Работу устройства рассмотрим на примере умножени двоичного кода 1101 (множимое, число 13), поступающего в виде последовательного кода младшими разр дами вперед на параллельный двоичный код lOll (множитель, число 11). Количество тактов дл умножени равно сумме разр дов множимого и множител , в данном случае равно 8-ми тактам. 31 Первый такт. 1 множимого через элементы И 2 запомнитс в г,, Гз элементов 3, на выходе устройства по витс 1 - младший разр д произведени . Второй такт. Разр д множимого равен О, информаци продвигаетс на один разр д вправо. В г единица, на выходе устройства по витс второй разр д произведени . Третий такт. Разр д множимого равен 1. На выходе 1 резуль тат. , перенос 1 по витс 1 и запишетс через 1.в г , Г2 1, г,,0. На выходе по витс 1. Четвертый такт. Разр д множимого равен 1. В трех сумматорах 2, Zj и сработают переносы. 1 запишет с в г. , , г 0. На выходе будет 1. В тактах п ть, шесть, семь, восем будет последовательное продвижение 1. На выходе устройства будут 6 нули, кроме восьмого такта. В восьмом такте на выходе по витс 1. Таким образом, результат умножени будет равен коду 10001111 (числу 143) 11x13 143. Количественно на реализацию данного устройства по сравнению с прототипом затрачиваетс примерно на 25% меньше Оборудовани . Это, в свою очередь, повышает надежностные характеристики устройства. Кроме того, в предложенном устройстве задержки сигналов переноса сумматоров совмещены и выполн ютс на элементах 3 задержки, включенных между сумматорами 1. При этом некоторое увеличение времени распространени переноса существенно не отражаетс на динамические параметры устройства, так как длительность тактовых сдвигающих импульсов обычно много больше времени распространени сигнала переноса.