SU1116434A1 - Арифметическое устройство дл процессоров быстрого преобразовани Фурье - Google Patents

Abstract

АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО ДЛЯ ПРОЦЕССОРОВ БЫСТРОГО ПРЕОБРАЗОВАНИЯ ФУРЬЕ, содержащее восемь входных регистров, информационные входы которых  вл ютс  первыми информационными входами устройства, преобразователь двоичного кода в модул рньй , i-й ( i 1,4). выход которого подключен к i -му входу умножител  комплексных чисел в непозиционном коде, п тый вход которого  вл етс  вторым информационным входом устрой (i ства., сумматоры по модулю Р р. вычитатели по модулю , (i 1,4), восемь выходных регистров , информационные выходы которых  вл ютс  информационными вькодами устройства, отличающеес  тем, что, с целью повьшени  точности , в него введены восемь регистров пор дка, восемь блоков посто нной пам ти, двенадцать регистров, вычитатель , сумматор, перва  группа регистров из четырех подгрупп по п ть регистров в казкдой, втора  группа регистров из четырех подгрупп по шесть регистров в каждой, треть  группа регистров из четырех подгрупп по три регистра в каждой, причем информационные выходы первого и второго регистров пор дка соединены с адресным входом первого блока посто нной пам ти, информационный выход которого подключен к информационному входу первого регистра, информационный выход которого объединен с информационным выходом третьего регистра пор дка и подключен к адресному входу второго блока посто нной пам ти, информационный выход которого соединен с информационными входами второго и третьего регистров, (/) информационные выходы которых соединены с информационным выходом четвертого регистра пор дка и подключены к адресному входу третьего блока посто нной пам ти, информационный выход которого соединен с информационными входами четвертого,п того и шестого регистров, информационные выходы четвертого и п того Од регистров соединены с информацион 4 00 4 ным выходом п того регистра пор дка и подключены к адресному входу третьего блока пам ти, информационные выходы шестого и седьмого регистров пор дка соединены с адресным входом четвертого блока посто нной пам ти, информационный выход которого подключен к информационному входу седьмого регистра, информационньй выход которого соединен с информационным выходом восьмого регистра пор дка и подключен к адресному входу второго блока пам ти,информационный выход шестого регистоа

Description

подключен к первому входу вычитател  и информат ионному входу восьмого регистра, информационный выход которого подключен к информационному входу дев того регистра, информационньй выход которого подключен к первому входу сумматора, выход которого соединен с информационным входом дес того регистра, информационньй выход которого подключен к информационным входам восьми выходны регистров, выходы младших разр дов восьми входных регистров поразр дно соединены со вторым входом вычитател , выход которого подключен к информационному входу одиннадцатого регистра, информационньй выход которого подключен к первому входу преобразовател  двоичного кода в модул рный, i-и (-1 1,4) вьгход которого подключен к .информационному входу первого регистра i -и подгруппы первой группы, информационный выход которого соединен с информационными выходами второго и третьего регистров i -и подгруппы первой группы, информационными выходами первого , второго, третьего и четвертого регистров i-й подгруппы второй группы и подключен к первым входам вычитател  по модулю Р. и сумматора по модулю р. , выходы которых подключены к информап;ионньгм входам регистров соответственно с нечетными и четными номерами i-й подгруппы второй группы и соединены соответствен6434

но с информационным входом первог. и информационными входами второго, третьего регистров i-и подгруппы третьей группы, информационные выходы которых подключены к i-му входу преобразовател  модул рного кода в двоичньй, первый и второй выходы которого соединены соответс. венно со вторым входом сумматора и информационным входом дес того регистра , выходы старших разр дов восьми входных регистров соответственно соединены со входами разр дов двенадцатого регистра, информационный выход которого подключен ко второму входу преобразовател  двоичного кода в модул рный, ,1-й (i 1,4) выход умножител  комплексных чисел в непозиционном коде подключен к информационным входам второго, третьего, четвертого и п того регистров -и .подгруппы первой группы, информационные выходы четвертого и п того регистров i-й подгруппы первой группы соединены с информационными выходами п того и шестого регистров i-и подгруппы второй группы и подключены ко вторым входам вычитател  по модулю Р. и сумматора по модулю Р. , информационные входы восьми регистров пор дка соединены соответственно с информационными входами восьми входных регистров и  вл ютс  третьими информационными входами устройства .

Изобретение относитс  к вычислительной технике и предназначено дл  использовани  в быстродействующих процессорах быстрого преобразовани  Фурье со смешанным основанием 2 и 4 конвейерного типа, ориентированных на обработку сигналов невысокой разр дности (12-24 бит).

Известно устройство дл  вычислени  быстрого преобразовани  Фурье с основанием 4, которое содержит входные и выходные регистры, умножители , сумматоры и позвол ет уменьшить общее число умножений по сравнению с алгоритмами по основанию 2.

Кроме того, алгоритмы с основанием 4 - отличаютс  более высокой точностью 1 . Недостатком известных процессоров быстрого преобразовани  Фурье,

с основанием 4, работающих в позиционной системе счислени ,  вл етс  сложность их арифметических устройств.

Наиболее близким по своей сущности и техническому решению к изобретению  вл етс  арифметическое устройство дл  процессора быстрого преобразовани  Фурье, содержащее входные и выходные шины устройства, соединенные соответственно с входными регистрами и вькодными рёгист3

рами устройства, блок,сумматороввычитателей по модул м.Р1, Р2, РЗ, Р4 используемой непозиционной системы счислени , умножитель комплексных чисел в непозиционном коде двухразр дный регистр константы сдвга , формирователь константы сдвига, два вспомогательных двухразр дных регистра, преобразователь двоичного кода в модул рный код, подключенный ко входу умножител  комплексных чисел, три входных регистр блока модул рных сумматоров-вычитателей , четьфе выходных регистра блока модул рных сумматоров-вычитателей и преобразователь модул рного кода в двоичньй код. Данное арифметическое устройство реализовано на базе модул рной арифметики и выполн ет последовательность четырехточечных преобразований в конвейерном режиме 12 .

Недостатком известного устройств  вл етс  невозможность его использовани  дл  выполнени  алгоритмов быстрого преобразовани  Фурье со смешанными основани ми 2 и 4. Кроме того, точность устройства з-аметно снижаетс  из-за того, что все отсчеты выходных сигналов каждой стадии алгоритма имеют один и тот же (максимальньй) пор док.

Цель изобретени  - повьппение точности устройства.

Поставленна  цель достигаетс  тем, что арифметическое устройство дл  процессоров быстрого преобразовани  Фурье, содержащее восемь входных регистров, информационные входы которых  вл ютс  первыми информационными входами устройства, преобразователь двоичного кода в модул рный, i-и ( i 1,4) выход которого подключен к i -му входу умножител  комплексных чисел в непозиционном коде, п тый вход которого  вл етс  вторым информационным входом устройства, сумматоры по модулю Р- ( i 1,4), вычитатели по модулю Р. ( i 1,4,), восемь выходных регистров, информационные выходы которых  вл ютс  информационными выходами устройства, введены восемь регистров пор дка, восемь .блоков посто нной пам ти, двенадцать регистров, вычитатель, сумматор, перва  группа регистров из четырех подгрупп по п ть ре164

344

гистров в каждой, втора  групла регистров из четьфех подгрупп по шесть регистров в каждой, треть  группа регистров из четьфех подгрупп по три регистра в ка одой, причем информационные выходы пер- . вого -И второго регистров пор дка соединены с адресным входом первого блока посто нной пам ти, информационньй выход которого подключен к информационному входу первого регистра , информационньм выход которого объединен с информационным выходом третьего регистра пор дка и подключей к адресному входу второго блока посто нной пам ти, информационный, выход которого соединен с информационными входами второго и третьего регистров,информационные выходы которых соединены с информационным выходом четвертого регистра пор дка и подключены к адресному входу третьего блока посто нной пам ти, информационный выход которого сое- . динен с информационными входами четвертого, п того и шестого регистров , информационные выходы четвертого и п того регистров соединены с информационным выходом п того регистра пор дка и подключены к адресному входу третьего блока пам ти, информационные выходы шестого и седьмого- регистров пор дка соединены с адресным входом четвертого блока посто нной пам ти, информационный выход которого подключен к информационному выходу седьмого регистра, информационный выход которого соединен с информационным выходом восьмого регистра пор дка и подключен к адресному входу второго блока посто нной пам ти, информационньй выход шестого регистра подключен к первому входу вычитател  и информационному входу восьмого . регистра, информационный выход которого подключен к информационному входу дев того регистра,информационньй выход которого подключен к первому входу сумматора, выход которого соединен с информационным входом дес того регистра, информационный выход которого подключен к информационным входам восьми выходных регистров, выходы младших разр дов восьми входных регистров поразр дно соединены со вторым входом вычитател , выход которого подключен к информационному входу одиннадцатого регистра, информационный выход которого подключен к первому входу преобразовател  двоичного кода в модул рньй, . ( i TT) выход ко торого подключен к информационному, входу первого регистра (i-й подгруппы первой группы,информационный вых которого соединен с информационными выходами второго и третьего регистр -и подгруппы первой группы, информационными выходами первого, второг третьего и четвертого регистров /iподгруппы второй группы и подключен к первым входам вьиитател  по м дулю Р и сумматора по модулю Р;,-, выходы которых подключены к информационным входам регистров соответственно с нечетными и четными номера ми i -и подгруппы второй группы и соединены соответственно с информационным входом первого и информационными входами второго, третьего регистров i-и подгруппы третьей группы , информационные выходы которых подключены к i-му входу преобразовател  модул рного кода в двоич ный, первый и второй выходы которог соединены соответственно со вторым входом сумматора и-информационным входом дес того регистра, выходы старших разр дов восьми входных регистров соответственно соединены со входами разр дов двенадцатого х гистра, информационный выход кото рого подключен ко второму входу пре образовател  двоичного кода в модул рный , i-й ( ,,4) выход умножител  комплексных чисел в непозиционном коде подключен к информационным входам второго, третьего, четвертого и п того регистров i-й подгруппы первой группы, информационные выходы четвертого и п того регистров i-й подгруппы первой группы соединены с информационными выходами п того и шестого регистров t-й подгруппы второй группы и подключены KU вторым входам вычитател  по модулю р. и сумматора по модулю Р., информационные входы восьми регистров пор дка соединены соответственно с информационными входами восьми входных регистров и  вл ютс  третьими информационными входами устройства. На чертеже представлена структур на  схема арифметического устройств 1 , 6 дл  процессоров быстрого преобразовани  Фурье. Устройство содержит информационные входы устройства l.i, 2., 3- (i 1,2,.,.,8), информационные выходы устройства 4.i (1 1,2,..., 8), регистры пор дка (входных от-, счетов) 5.1 .( i 1,2,. .. ,8),входные регистры 6. i (i 1,2,...,8), регистры 7-17, регистры 18.-31.Р (С 1,2,3,4), регистр 32, выходные регистры 33.1 ( 1 1,2, . . .,8), блоки посто нной пам ти 34-37, вычитатель пор дков 38, вычитатели 39.Р и сумматоры 40. по -му модулю Pg используемой непозиционной системы счислени  (С 1,2,3,4), сумматор пор дков 4t, преобразователь 42 двоичного кода в модул рный, умножитель 43 комплексных чисел в непозиционном коде и преобразователь 44 модул рного.кода в двоичный. Индексы номеров регистров 18.131 . и сумматоров и вычитателей 39.8, 40.е (г 1,2,3,4) совпадают с пор дковыми номерами модулей,св занных с этими блоками. Разр дность регистров, номера которых снабжены индексом C(f 1, 2,3,4), составл ет fg og бит, где х обозначает наименьшее целое число не меньшее действительного числа X. Вход регистра 5.i(l 1,2,...,8) подключен к соответствующей входной шине l.i (.1 1, 2, . .. ,8), по которой поступает, значение .пор дка отсчета входного сигнала. Кроме того, значение пор дка с шины 1.i поступает на первый вход регистра 6.i ( 1,2,...,8), на второй вход которого через шину 2,i поступает значение мантиссы входного сигнала -и выход преобразовател  42 соединен -м входом умножител  43 и входом регистра 18.е (К 1,2,3,4). Шина 3, подключенна  ко входу умножител . 43 комплексных чисел, служит дл  передачи в умножитель адресов, по которым в специальном блоке пам ти, содержащемс  в умножителе, записана информаци  о требующемс  поворачивающем множителе. Входы регистров 19.е-22.е (е. 1,2,3,4) подключены к К-м выходам умножител  ,43. Выходы регистров 18.С, 19.t, 20.е, 23.е-26.е (е 1,2,3,4) объединены и подключены к первым входам сумматора 40.t и вычитател  39.1

7-1

(Е 1,2,3,4), вторые входы которых подключены к выходам регистров 21.f, 22J, 27.е, 28.е се 1,2,3,4).Выход модул рного вычитател  39. И/ соединен со входами регистров 23., 25.( 27.е, 29.е (е 1,2,3,4), а выход Модул рного сумматора 40. соединен со входами регистров 24., 26.,

28.е, 30.е, 31.е (е 1,2,3,4).

Выходы регистров 29., 30. , 31. ( 1,2,3,4) объединены и подключены к соответствующим входам преобразовател  44.

Первый выход преобразовател  44 соединен со вторым входом сумматора пор дков 41, выход которого соединен с первым входом регистра 32.Вто34

256

164348

рой вход регистра 32 подключен ко второму выходу преобразовател  44. Выход регистра 32 соединен со входами выходных регистров 33.i, выходы 5 которых поступают на выходные шины устройства 4. т ( -i 1,2,..., 8).

Умножитель 43 осуществл ет умножение комплексного числа на комплексную константу за 10 тактов с пускной способностью одно комплексное число за четыре такта.

В табл.1 указаны параметры используемых блоков посто нной пам ти, а в табл.2 приведены правила фор5 мировани  их содержимого. Арифметическое устройство работает следующим образом.

Таблица

Таблица 2

91

Устройство реализует дискретное четырехточечное преобразование Фурье входной последовательности у(п) у(п) + jy(n) (п 0,1,2,3) или пару двухточечных преобразований Фурье входных последовательностей у(п) у(п) + jy(n), где п 0,2 дл  первой последовательности и п 1,3 дл  второй последовательности , причем при этом осуществл ютс  следующие операции:

масштабирование и преобразование входных чисел из двоичной системы,счислени  в модул рную по правилу у(п) fy(n) 2- и уЧп) (п). где 2 - масштабирующий множитель , а величина

х если 1/2

tx h X ;, если х -)- 1 /2 X х } умножение на соответствующий поворачиваюш 1й множитель W . (k О, 1,2,3) последовательностей у(п) у (п) + jy(n), в результате чего получаем последовательности х(п) х(п) -н jx(n) (п 0,1,2,3) четьтрехточечное преобразование Фурье последовательности х(п) х.(п) + jx(n) (п 0,1,2,3) или пару двухточечных преобразований Фурье последовательностей х(п) х(п) + jx(n), где п 0,2 дл  первой последовательности и п 1,3 дл  второй последовательности- , полученные в результате преобразований Фурье последовательности х(п) X (п) + jx(n) перевод т из модул рной системы счислени  в двоичную, восстанавлива  при этом пор док элементов последовательност Выполн емое устройством четырехточечное преобразование Фурье определ етс  следующими соотношени ми: х(0) х(0) + х(1) + х(г) -I- х(3)-, х(1) х(0) - jx(1) - х(2) + jx(3) х(2) х(0) - х(1) + х(г) - x(3)i х(3) х(0) + jx(1) - х(2) - jx(3) Разделив действительную и мнимую части, получим х(0)х (0)+х (1)-ьх (2)+х(3), х(1)х(0)+х(1)-х(2)-х(3).

11643410

x(2)x(0)-k(1)-bx(2)-x(3),

х(3)х(0)-х(1)-х(2)+х(3)

х(0)х(0)-ьх(1)+х(2)-ьх(3),

х(1)х(0)-х(1)-х(2)-ьхЧЗ).,

х(2)х(0)-х(1)-ьх(2)-х(3),

х(3)х(0)+х(1)-х(2)-хЧЗ),

Пара двухточечных преобразований Фурье определ етс  из следующих соотношений:

Первое

Второе

20 х(0)х(0)-1-х(2) х(1)х(1)н-х(3) х(2)х(0)-х(2) х(3)х(1)-х(3) Отсюда,разделив действительную и мнимую части, получим х(0)х(0)-1-х(2)x(1)x(1)-t-x43), х(2)х(0)-х1(2)х(3)х(1)-х(3), х(0)х(0)-х(2)х(1)х(1)-ьх(3), х(2)х(0)-х(2)x(3)x4l)-x(3),V Рассмотрим вначале работу арифметического устройства при выполнении четырехточёчного преобразовани  Фурье. На нулевом такте работы арифметического устройства производитс  запись во входные регистры. , По шинам 2.1. ( i 1,28) в устройство поступают мантиссы отсчетов , причем мантиссы действительных частей отсчетов у (п) (п 0,1,2,3) поступают в регистры 6 .i ( п п-И), а мантиссы мнимых частей отсчетов у(п) (,1,2,3) - в регистры 6.1, где i п-(-5. Одновременно, по шинам 1.i поступают пор дки действительных и мнимых частей отсчетов у(п), которые занос тс  в регистры 5.1 и 6.1 С 1 1,2,...,8) по указанному закону. На первом, втором и третьем такгах определ етс  максимальный пор док отсчетов входных сигналов, дл  eto на первом такте открываютс  выходы регистров 5. и значени  пор дков из этих регистров попарно поступают на входы блоков посто нной пам ти 34-37, где в соответстг

11 11

ВИИ со строками 1-4 (забл..) выбираетс  больший Из каждой пары пор ок и заноситс  в соответствующий регистр 7-10, На втором такте работы устройства открываютс  уже выходы регистров 7-10 и значени  пор дков из этих регистров поступают в блоки посто нной пам ти 36,37, а результат выбора заноситс  в регисты 11, 12. На третьем такте открываютс  выходы регистров 11, 12, значени  пор дков поступают из них на входы блока посто нной пам ти 37 и найденный максимальный пор док Мантисса числа, извлеченна  из входного регистра 6.i заноситс  в том же такте в регистр 17, а пор док поступает на вход вычитател  пор дков 38, реализованный на посто нном запоминающем устройстве, где в соответствии со строкой 5 (табл.2) определ етс  масштабный пор док tishj Q,-h-,, который заноситс  в регистр 16. В след5тощем такте (п том такте дл  числа у(2), седьмом такте дл  числа у(2) и т.д.) число из регистров 16,17 поступает на вход преобразовател  42, которьй осуществл ет масштабирование числа по формуле у(п) y(n) и перевод числа из двоичной системы счислени  в модул рную с основани ми Р g (.1 1, 2,3,4). Таким образом, на п тнадцатом такте входные регистры 5.т, 6. i (.1 1,2,...,8) освобождаютс  и на шест надцатом такте в них занос тс  отсчеты дл  следующего преобразовани  Фурье. Число проходит преобразователь 42 за три такта, таким образом на седьмом такте работы арифметического

3А12

заноситс  в регистр 13. Предварительно на нулевом такте прежнее содержимое регистра 13 передвигаетс  в регистр 14, а содержимое регистра 14 - в регистр 15. Таким образом, на третьем такте определ ют значение максимального пор дка bf..,frit Л, где Ъ - пор док отсчетов входных сигналов.

Начина  с четвертого такта, открыва  поочередно выходы одного из регистров 6. i (.1 1,2,3, ... ,8), ;извлекают содержимое этих регистров в пор дке, задаваемом табл.3.

Таблица 3 устройства число у(2) по вл етс  на выходе преобразовател  и поступает на входной регистр умножител  43. Аналогично в умножитель 43 подаютс  числа у(2), у (1), у(1), у(3), у(3) соответственно на дев том, одиннадцатом, тринадцатом , п тнадцатом и семнадцатом тактах. Числа у(0) и у(0) через умножитель не проход т, а с выхода преобразовател  на шестнадцатом и восемнадцатом тактах соответственно занос тс  в регистр 18. ( 1, 2,3,4). Умножитель 43 осуществл ет умножение числа на комплексную константу W. за дес ть тактов, причем действительна  и мнима  части числа х(п) у(п) W/ (ЬЦО, 1,2,3, k О, 1,2,3) поступают на выход умножител  в двух смежных тактах. Таким образом , на выходе умножител  комплексных чисел 43 полученные им произведени  по вл ютс  в пор дке, показанном в табл.4.С выхода умножител  43 числа поступают в один из регистров 19.,...,22.Р (f 1, 2,3,4). На семнадцатом такте открываютс  выходы регистров 18.8 и 22., модул рные коды чисел у(0) х(0) и х(2) поступает на вычитатели 39.С и сумматоры 40.С и результаты модульного вычитани  j X КО) - х (2) /Р и сложени  I X(0) + x(2)/Pg посту пают в регистры 23., 24. ( 1, 2,3,4) соответственно. На восемнадцатом такте, кай указывалось , в регистр 18. поступает модульньй код числа ) к(0). На дев тнадцатом такте открьгоаютс  выходы регистров 18.f и 21.8 сумматоры и вычитатели 40. f 39. определ ют величины (х(0) + х (2)/Р и (х(0) - x(2)/Pj и отправл ют их в регистры 26Л, 25.6 ( 1,2,3,4) соответственно. На двадцать п том такте открьгоаютс  выходы регистров 22., 20.6 числа х(1), х(3) поступают на выходы вычитателей 39.К, сумматоров 40. и вычисленные значени  (хЧО - хЧЗ)/Рг, /х(1) + х(3)/Ре записьтаютс  в регистры 27., 28. ( 1,2,3,4) соответственно. На двададть шестом такте на входы вычитателей 39. и сумматоров 40.t поступает содержимое регистров 24. 28.е (Е 1,2,3,4) и результаты вычислений х(2) /х(0) - х(1) + х(2) - х(3)/Р| и х(0) (х(0) + х(1) + х(2) + x(3)/Pg занос тс  в регистры 29.8 и 30. соответ ственно . На двадцать седьмом такте выходы регистров 29.Г ( 1,2,3,4) открьгоаютс  и модульные коды числа х(2) поступают из них на входы преобразовател  44, осуществл ющего перевод модул рного кода числа в двоичный код. На двадцать восьмом такте открываю тс  выходы регистров 25., 27. на вычитатели 39. и сумматоры 40.8 поступают числа ) хЧ2 )/Р, и fx(1) - х(3)/Р{ и

Таблица 4 сформированные модул рные коды чисел х(1), х(3) занос тс  в регистры 29.К, 31. соответственно. В этом же такте;содержимое регистров 30. (и 1,2,3,4) поступает на входы преобразовател  44. На двадцать дев том такте содержимое регистров 19. и 2,Г. Е поступает на входы вычитателей 39.Е и сумматоров 40.в и полученные ими значени  /х(1) -x43)/Pg и /х(1) + х(3)/Рп занос тс  в регистры 27.е, 28.е (Е 1,2,3,4) соответственно . На тридцатом такте сумматоры 40.С и вычитатели 39. по содержимому регистров 23. и 27. поступающему на их входы, вычисл ют величины х(3), х(1) и помещают их в регистрь 29., 30. соответственно. На тридцать втором такте открываютс  выходы регистров 26.Е и 28.С, на вычитатели 39.6 и сумматоры 40. поступают величины I х(О) + x(2)/Pg, /х(1) + х(3)/Рв и вычисленные модульные коды чисел х(2), х (0) записываютс  в регистры 29.Ь и 31.2 ( 1,:2,3,4) соответственно. Как зтсазьшалось, выходы регистров 29.е, зо.е, 31.г (г 1,2,3,4) подключены ко входам преобразовател  44 и, открыва сь поочередно, эти регистры подают числа на вход преобразовател  44 в пор дке, указанном в табл.5. На выходе преобразовател  44 числа, преобразованные из модул рного кода в двоичньй, по вл ют .с  с задержкой в семь тактов. Одновременно на первом выходе преобразовател  44 по вл етс  поправка к максимальному пор дку текущего преобразовани  Фурье, хран щемус  в регистре 15. Эта поправка вместе с максимальным пор дком поступает на входы сумматора пор дков 41, выполненного на посто нном запоминающем устройстве, который в соответствии со строкой 8 (табл.2) вычисл ет пор док выходных отсчетов и помещает его в регистр 32. Одновре- . менно с пор дком в регистр 32 зано№ I 27 28 I 29| 30 | Таким образом, через семь тактов число, поступающее в модул рной форме на вход преобразовател  44, записьшаетс  уже в двоичном коде в регистр 32, а ещечерез один такт о из регистра 32 переписываетс  в один из выходных регистров 33.i (i 1,2,...,8). При этом действительные части выходных отсчетов (h 0,1,2,3) занос тс  в регистры 33.1,где .i п + 1, а мнимые части х(п) (п 0,1,2,3)- в регистры 33.1 , где ,i п+5. Последнее число преобразовани  Фурье заноситс  в выходные регистры на сорок втором такте и на этом обработка входного сигнала у{п) завершаетс . На сорок третьем такте результат преобразов ни  извлекаетс  из выходных регист ров через шины 4.1 ( i 1,2,...,8 В случае выполнени  двухточечных преобразований Фурье на нулевом такте работы арифметического устройства во входные регистры занос тс  отсчеты дл пары преобразований . За-один цикл устройство осуществл ет два двухточечных преобразовани  Фурье. С нулевого по восемнадцатый такт включительно и с тридцать третьего по сорок третий такты арифметическое устройство работает точно так же, как и в случае четьфехточечного преобразовани  Фурье. Работа арифметического устройства при двух точечных преобразо вани х отличаетс  от работы при четырехточечном преобразовании Фурь разницей в пересылках между регистрами 18.е-31.е (г 1,2,з,4). На семнадцатомтакте открьшаютс  выходы регистров 18. и 22,; модул рные коды чисел х(0) и х(2) поступают на вычитатели 39.1 и сум маторы 40.6 (1 1,2,3,4) и резупьситс  мантисса выходного числа,прие

34 ход ща  со второго выхода преобразовател  44. ТаблицаЗ 31 1 32 | 33 1 таты модул рного вычитани  /х(0) x42)/Pg и сложени  /х(0) + X;(2)/Pg поступают в регистры 23., 24.8 соответственно. На восемнадцатом такте в регистр 18.6 постзгаает число х(0). На дев тнадцатом такте открываютс  выходы регистров 22. и 23.Р и в регистр 25.t заноситс  результат вычитани  х(0)7 2хЧ2)/Р, а в. регистр 26. - результат модул рного сложени  /fx(O) - х(2)/Рр+ х(2 ) х(0). На двадцатом такте открываютс  выходы регистров 22.t и 23.f ив регистры 27.8 и 28. занос тс  те же числа, что и в регистры 25.Р 26.е. . . На двадцать первом такте открываютс  выходы регистров 26. и 27. их содержимое поступает на вычитатели 39. и сумматоры 40.1 и разница /2х(2)/Pg поступает в регистр 23.Е а сумма 2х/(0) 2x (2)/Pg поступает в регистр 24. е (е 1,2,3,4). На двадцать втором такте открываютс  выходы регистров. 22.6 и 32.8 в результате вычитани  получаем число /2x42) - x(2)/Pg х(2), которое поступает в регистр 27, ( а результат сложени  /Зх(2)/Pg/поступает в регистр 28.t (е 1,2,3,4). На двадцать третьем такте открываютс  выходы регистров 18. и 21., на входы вычитателей 39.С и сумматоров 40. поступают числа хСО) и х(2) и вычисленные значени  х(0) и х(2) поступают в регистры 30. и 29.f (г 1, 2 ,3,4) соответственно. На двадцать восьмом такте из регистров 26. и 27.Р извлекаютс  числа х(0) и ) и вычисленные

17

значени  х(0), х(2) поступают в регистры 31.ей 29.е ( 1, 2,3,4) соответственно.

На тридцатом такте из регистров 20. и 22.Е извлекаютс  числа хС1) и х(3) и вычисленные в сумматорах 40. и вычиtaтeл x 39. значени  xid), х(3) поступают в регистры 30.Jf, 29. е (Р 1,2,3,4) соответственно. I 27 Г 28 I 29 Т 30 Такт,

Завершение цикла происходит так же, как и при четырехточечном преобразовании Фурье.

Таким образом,начина  с шестнадцатого такта предлагаемое арифметическое устройство может начать обработку нового четырехточечного или пары двухточечных преобразований Фурье. Пропускна  способность предлагаемого арифметического устройства составл ет одно четырехточечное или два двухточечных преобразований Фурье за шестнадцать тактов. Врем  выполнени  четырехточечного или пары двухточечных преобразований Фурье данным устройством занимает сорок три такта.

Дл  технической реализации предлагаемого арифметического устройст18

1116434

На тридцать втором такте числа ) из регистра 19.f и хчЗ) из регистра 21 . ; поступают на входы . сумматора 40.i и вычитател  39. и полученные значени  х(1), х(3) зан.ос тс  в регистры 31. 29. Р соответственно.

Из регистров 29.С, 30,t, 31. числа поступают на вход преобраЗовател  кодов 44 в последовательности , указанной в табл.6.

Таблица 6

34

I . . ..,. ва в случае, когда используетс  модульна  система счислени  с основани ми Р. 11, Р 13, Р 15, 4 обеспечива  врзможность работы с числами, мантиссы которых измен ютс  в диапазоне -2, , кроме входного и выходного преобразователей кодов и умножител  комплексных чисел необходимы 14 блоков посто нной пам ти емкостью 256 четьфехразр дных слоев каждый, 74 четырехразр дных , один 12 разр дный и 17 шестнадцатиразр дных регистров с трем  состо ни ми на выходе (управл емыми выходами). Таким образом , данное устройство позвол ет достичь большей точности вычислений по сравнению с прототипом . Т 31 Т 32 I 33 1

ч 1 te.

Claims (1)

1. АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО ДЛЯ ПРОЦЕССОРОВ БЫСТРОГО ПРЕОБРАЗОВАНИЯ ФУРЬЕ, содержащее восемь входных регистров, информационные входы которых являются первыми информационными входами устройства, преобразователь двоичного кода в модулярный, ί —й ( ί = 1,4). выход которого подключен к ί-му входу умножителя комплексных чисел в непозиционном коде, пятый вход которого является вторым информационным входом устройства, сумматоры по модулю Р^ ( ί = = 1,4), вычитатели по модулю Р^ (i = 1,4), восемь выходных регистров, информационные выходы которых являются информационными выходами устройства, отличающееся тем, что, с целью повышения точности, в него введены восемь регистров порядка, восемь блоков постоянной памяти, двенадцать регистров, вычитатель, сумматор, первая группа регистров из четырех подгрупп по пять регистров в каждой, вторая группа регистров из четырех подгрупп по шесть регистров в каждой, третья группа регистров из четырех подгрупп по три регистра в каждой, причем информационные выходы первого и второго регистров порядка соединены с адресным входом первого блока постоянной памяти, информационный выход которого подключен к информационному входу первого регистра, информационный выход которого объединен с информационным выходом третьего регистра порядка и подключен к адресному входу второго блока постоянной памяти, информационный выход которого соединен с информационными входами второго и третьего регистров, информационные выходы которых соединены с информационным выходом четвертого регистра порядка и подключены к адресному входу третьего блока постоянной памяти, информационный выход которого соединен с информационными входами четвертого,пятого и шестого регистров, информационные выходы четвертого и пятого регистров соединены с информационным выходом пятого регистра порядка и подключены к адресному входу третьего блока памяти, информационные выходы шестого и седьмого регистров порядка соединены с адресным входом четвертого блока постоянной памяти, информационный выход которого подключен к информационному входу седьмого регистра, информационный выход которого соединен с информационным выходом восьмого регистра порядка и подключен к адресному входу второго блока памяти,информационный выход шестого регистпа

   SU ... 1116434 подключен к первому входу вычитателя и информационному входу восьмого регистра, информационный выход которого подключен к информационному входу девятого регистра, информационный выход которого подключен к первому входу сумматора, выход которого соединен с информационным входом десятого регистра, информационный выход которого подключен к информационным входам восьми выходных регистров, выходы младших разрядов восьми входных регистров поразрядно соединены со вторым входом вычитателя, выход которого подключен к информационному входу одиннадцатого/ регистра, информационный выход которого подключен к первому входу преобразователя двоичного кода в модулярный, ϊ-й (( = 1,4) выход которого подключен к информационному входу первого регистра i-й подгруппы первой группы, информационный выход которого соединен с информационными выходами второго и третьего регистров ί -й подгруппы первой группы, информационными выходами первого, второго, третьего и четвертого регистров i-й подгруппы второй группы и подключен к первым входам вычитателя по модулю Р- и сумматора по модулю Р. , выходы которых подключены к информационным входам регистров соответственно с нечетными и четными номерами i-й подгруппы второй группы и соединены соответствен но с информацибнным входом первое· и информационными входами второго, третьего регистров i-й подгруппы третьей группы, информационные выходы которых подключены к ΐ-му входу преобразователя модулярного кода в двоичный, первый и второй выходы которого соединены соответс· венно со вторым входом сумматора и информационным входом десятого регистра, выходы старших разрядов восьми входных регистров соответственно соединены со входами разрядов двенадцатого регистра, информационный выход которого подключен ко второму входу преобразователя двоичного кода в модулярный, i-й (ί = 1,4) выход умножителя комплексных чисел в непозиционном коде подключен к информационным входам второго, третьего, четвертого и пятого регистров i-й подгруппы первой группы, информационные выходы четвертого и пятого регистров j-й подгруппы первой группы соединены с информационными выходами пятого и шестого регистров i-й подгруппы второй группы и подключены ко вторым входам вычитателя по модулю и сумматора по модулю Р·, информационные входы восьми регистров порядка соединены соответственно с информационными входами восьми входных регистров и являются третьими информационными входами устрой ства.

   .1