Изобретение относитс к импульсн технике и может быть использовано в различных устройствах вычислительно техники и систем управлени . Известно триггерное устройство, содержащее триггер, счетный вход ко рого подключен к вх-оду устройства,а входы установки и сброса соединены соответственно с выходами nepBOjjo и второго элементов И-НЕ, первые вход которых соединены с вторым входом устройства, а второй вход первого, элемента И-НЕ соединен с одним извыводов конденсатора и через резистор с выходом триггера, второй вход второго элемента И-ЙЕ соединен с вы ходом первого элемента И-НЕ, а второй вывод конденсатора подключен к одной из шин питани Cl3. Однако такое устройство характер зуетс недостаточной помехоустойчиВОСТЬЮо Известно также триггерное устрой ство, содержащее два инвертора, два элемента И-ИЛИ-ЯЕ, входна шина устройства подключена к первому вхо ду первого элемента И-ИЛИ-НЕ и через первый инвертор к его второму входу, вход и выход второго инверто ра соединены соответственно с первы и вторым входами второго элемента И-ИЛИ-НЕ Г2 J. Недостаткам устройства также вл етс низка помехоустойчивость. Цель изобретени - повышение помехоустойчивости триггерного устройства . Поставленна цель в первом варианте достигаетс тем, что в триггер ное устройство, содержащее два инг вертора, два элемег1та И-ИЛИ-НЕ, входна шина устройства подключена к первому входу первого элемента И-ИЛИ-НЕ и через первый инвертор к его второму входу, вход и выход второго инвертора соединены соответстве но с первым и вторым входами второго элемента И-ИЛИ-НЕ, введены два резистора и два конденсатора, причем третий и четвертый входы первого элемента И-ИЛИ-НЕ соединены через соответствующие конденсаторы с одной из шин питани и через соответствующие резисторы с выходами второго элемента И-ИЛИ-НЕ и второго инвертор соответственно, а третий и четвертый входы второго элемента И-ИЛИ-НЕ соединены соответственно с первым и вто рым входами первого элемента И-ИЛИНЕ , выход которого подключен к входу второго инвертора. Во втором варианте поставленна цель достигаетс тем, что в триггерное устройство, содержащее два инвер тора, элемент И-ИЛИ-НЕ и логический элемент, входна шина устройства coe динена с первым входом элемента И- ИЛИ-НЕ и через инвертор с его вторым входом, выход второго инвертора соединен с первым входом логического элемента, введены два резистора и два конденсатора, логический элемент выполнен в вид-е элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, причем третий и четвертый входы элемента И-ИЛИ-НЕ соединены через соответствующие конденсаторы с одной из шин питани и через соответствующие резисторы с выходами второго инвертора и логического элемента соответственно , а второй вход логического элемента соединен с первым входом элемента И-ИЛИ-НЕ, выход которого соединен с входом второго инвертора. На фиг. 1 изображена схема первого варианта триггерного устройства; на фиг. 2 - схема второго варианта. Первый вариант триггерного устройства содержит первый 1 и второй 2 элементы И-ИЛИ-НЕ, первый 3 и второй 4 инверторы, первый 5 и второй 6 резисторы , первый 7 и второй 8 конденсаторы , входную шину 9 и одну из шин 10 питани . Входна шина 9 соединена с входом первого инвертора, первым входом первого 1 элемента И-ИЛИ-НЕ и третьим входом второго 2 элемента И-ИЛИ- . ;НЕ. Выход первого 3 инвертора.соединен с вторым входом первого 1 элемента И-ИЛИ-НЕ и четвертым входом второго 2 элемента И-ИЛИ-НЕ.Третий вход первого 1 элемента И-ИЛИ-НЕ через резистор 6 соединен с выходом второго 2 элемента И-ИЛИ-НЕ и через конденсатор 8 - с шиной 10. Четвертый вход первого 1 элемента И-ИЛИ-НЕ через резистор 5 соединен с выходом второго 4 инвертора и через конденсатор 7 с шиной 10. Выход первого 1 элемента И-ИЛИ-НЕ соединен с входом второго 4 инвертора и первым входом второго 2 элемента И-ИЛИ-НЕ выход второго 4 инвертора соединен с вторым входом второго 2 элемента И-ИЛИ-НЕ. Второй вариант триггерного устройства содержит логический элемент И-ИЛИ-НЕ 1, логический элемент ИСКЛЮЧАЩЕЕ ИЛИ 2, первый 3 и второй 4 инверторы, первый 5 и второй б резисторы, первый 7 и второй 8 конденсаторы . Входна шина 9 соединена с входом первого 3 инвертора, первым входом логического элемента 1 И-ИЛИ- НЕ и вторым входом логического элемента 2 ИСКЛЮЧАЮЩЕЕ ИЛИ, первый ВХОД которого соединен с выходом второго 4 инвертора и через первый резистор с вторым входом логического элемента 1 И-ИЛИ-НЕ и с одним из выводов первого 7 конденсатора. Выход первого . 3 инвертора подключен к третьему входу логического элемента И-ИЛИ-НЕ 1 выход которого соединен с входом второго 4 инвертора. Выход логического элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 2 через второй резистор соединен с четвертым входом логического элемента И-ИЛИ-НЕ 1 и с первым выводом второго 8 конденсатора, второй вывод которого соединен с вторым выводом первого 7 конденсатора и подключен к одной из шин 10 питани . Первый вариант триггерного устройства работает следующим образом. Пусть дл определенности шина 1.0 вл етс нулевой шиной устройства. При включении напр жени питани и при потенциале О на шине 9 на выходах элементов И-ИЛИ-НЕ 1 и 2 устанавливаетс потенциал , на выходе второго инвертора - потенциал О . Это состо ние схемы вл етс устойчивым. Определенное начальное состо ние схемы обеспечиваетс отсутствием зар дов на конденсаторах 7 и 8. Конденсатор 8 зар жаетс до уровн , Конденсатор 7 остаетс разр женным. При поступлении на шину 9 входного счетного сигнала на первом и трет ем входах элемента И-Ш1И-НЕ 1 действуют потенциалы на выходе элемента И-ИЛИ-НЕ 1 устанавливаетс потенциал О , на выходе второго 4 инвертора - потенциал при этом конденсатор 7 зар жаетс до уровн , на .выходе элемента И-ИЛИ-НЕ i в течение действи входного импульса сохран етс потенциал , обеспечива неизменным состо ние выхода элемента И-ИЛИ-НЕ 1. После зар да конденсатора 7 и окончани входного импульса на В1лходе элемента И-ИЛИ-НЕ 1 сохран етс потенциал , на вьоходе второго 4 инвертора и конденсаторе 7 - потенциал на выходе элемента И-ИЛИ-НЕ 2 устанавливаетс потенциал О , конденсатор 8 при этом разр жаетс до потенциала О. . Следуклдий входной импульс переклю чает элемент И-ИЛИ-НЕ 1 в состо ние с на выходе, на входе второго 4 инвертора устанавливаетс потенциал О, конденсатор 7 разр жаетс на выходе элемента И-ИЛИ-НЕ 2 сох ран етс потенциал О . После окончани входного импульса на выходе элемента И-ИЛИ-НЕ 1 .сохран етс потенциал , конденсатор 7 остаетс разр женным, на выходе элемента И-ИЛИ-НЕ 2 устанавливаетс потенциал , конденсатор 8 зар жаетс . В дальнейшем процессы в схеме повтор ютс . Таким образом, триггерное устройство работает в режиме счетного триггера, при этом элемент И-ИЛИ-НЕ 1 переключаетс по переднему фронту счетного импульса положительной пол рности, элемент И-ИЛИ-НЕ 2 переключаетс по заднему Фронту счетного импульса. Дл нормального функционировани схемн необходимо, чтобы в кажл1ом такте работы конденсаторы 7 и 8 успевали перезар дитьс в новое состо - ие.- . В паузе между входными импульсами работает цепь обратной св зи с выхода второго4 инвертора через резистор 5 и конденсатор 7 на вход элемента И-ИЛИ-НЕ I обеспечива устойчивость образованного триггера к воздействию помех за счет интегрирующих свойств конденсаторного элемента пам ти:дл переключени -триггера необходим .о перезар дить конденсатор 7 пам ти. Элемент пам ти в другой цепи обратной св зи (конденсатор В) в это врем не вли ет на работу схемы и перезар жаетс , подготавлива схему к следукмцему такту работы. Во врем действи входного импульса работает цепь обратной св зи с выхода-элемента И-ИЛИ-НЕ 2 через резистор б и конденсатор 8 на выход элемента И-ИЛИ-НЕ 1, устойчивость . сх.емы к воздействию помех обеспечиваетс за счет интегрирующих свойств элементов б и 8, в это врем конденсатор 7 перезар жаетс и не вли ет на работу.схемы. Второй вариант схемы триггерного устройства работает аналогично. Отличие заключаетс в том, что в исходном состо нии на выходе логического элемента И-ИЛИ-НЕ 1 формируетс потенциал , а на выходе элемента 2 - потенциал О . В дальнейшем логический эл.емент 1 переключаетс по заднему фронту входного импульса положительной пол рности, логический- элемент 2 - по переднему фронту этого импульса. Устойчивость триггерного устройства к воздействию помех обпечиваетс : в отсутствие входного импульса - элементами интегрирующей цепи 5,7, во врем действи входного импульса - элементами интегрирующей цепи 6,8. Технико-экономический эффект предлагемого устройства заключаетс в том, что совокупность его новых признаков позвол ет во действи счетного импульса увеличить допустимую длительность помехи за счет увеличени инерционности соответствуюсдей цепи обратной св зи. Это достигаетс включением интегрирующих КС-элементов в соответствующую цепь обратной св зи схемы и обеспечением с помсвдью соответствующих св зей использовани ее во врем действи счетного импульса в качестве рабочей, зар д на конденсаторе в течение такта не измен етс . Таким образом, прилагаемое устройство обладает большей помехоустойчивостью .The invention relates to a pulse technique and can be used in various devices of computer technology and control systems. A trigger device is known that contains a trigger, the counting input of which is connected to the device's input, and the setup and reset inputs are connected respectively to the outputs of nepBOjjo and the second NAND element, the first inputs of which are connected to the second input of the device, and the second input of the first The IS-NE is connected to one of the capacitor leads and through a resistor with a trigger output, the second input of the second IS-YO element is connected to the output of the first AND-NO element, and the second capacitor lead is connected to one of the power lines Cl3. However, such a device is characterized by inadequate noise immunity. It is also known to have a trigger device containing two inverters, two AND-OR-JE elements, the device input bus is connected to the first input of the first AND-OR-NOT element and through the first inverter to its second input, input and the output of the second inverter is connected respectively to the first and second inputs of the second element AND-OR-NOT G2 J. The disadvantages of the device are also low noise immunity. The purpose of the invention is to increase the noise immunity of the trigger device. The set goal in the first variant is achieved by the fact that in a trigger device containing two ing-rotors, two AND-OR-NOT elements, the device input bus is connected to the first input of the first AND-OR-NOT element and through the first inverter to its second input, the input and output of the second inverter are connected respectively to the first and second inputs of the second AND-OR-NOT element, two resistors and two capacitors are introduced, and the third and fourth inputs of the first AND-OR-NOT element are connected through one of the power lines and through soo The corresponding resistors with the outputs of the second element AND-OR-NOT and the second inverter respectively, and the third and fourth inputs of the second element AND-OR-NOT are connected respectively to the first and second inputs of the first element AND-ILINE, the output of which is connected to the input of the second inverter. In the second variant, the goal is achieved by the fact that in a trigger device containing two inverters, an AND-OR-NOT element and a logic element, the input bus of the coe device is connected to the first input of the AND-AND-NOT element and through the inverter with its second input, the output of the second inverter is connected to the first input of the logic element, two resistors and two capacitors are inserted, the logic element is configured as EXCLUSIVE OR, and the third and fourth inputs of the AND-OR-NOT element are connected via one of the capacitors to one of the busbars audio and through respective resistors to the outputs of the second inverter and a NAND gate, respectively, and the second input of NAND gate is coupled to a first input of AND-OR-NO element whose output is connected to an input of the second inverter. FIG. 1 shows a diagram of the first variant of the trigger device; in fig. 2 - scheme of the second option. The first version of the trigger device contains the first 1 and second 2 elements AND-OR-NOT, the first 3 and second 4 inverters, the first 5 and second 6 resistors, the first 7 and second 8 capacitors, the input bus 9 and one of the power supply buses 10. The input bus 9 is connected to the input of the first inverter, the first input of the first 1 element AND-OR-NOT and the third input of the second 2 element AND-OR-. ;NOT. The output of the first 3 inverter is connected to the second input of the first 1 element AND-OR-NOT and the fourth input of the second 2 element AND-OR-NOT. The third input of the first 1 element AND-OR-NOT through a resistor 6 is connected to the output of the second 2 element AND- OR-NOT and through the capacitor 8 - with the bus 10. The fourth input of the first 1 element AND-OR-NOT through the resistor 5 is connected to the output of the second 4 inverter and through the capacitor 7 to the bus 10. The output of the first 1 element AND-OR-NOT is connected to the input of the second 4 inverter and the first input of the second 2 element AND-OR-NOT the output of the second 4 inverter is connected to the second the progress of the second 2 of the AND-OR-NOT. The second variant of the trigger device contains the AND-OR-NOT 1 logical element, the EXCLUSIVE OR 2 logical element, the first 3 and second 4 inverters, the first 5 and second b resistors, the first 7 and second 8 capacitors. Input bus 9 is connected to the input of the first 3 inverter, the first input of the logic element 1 AND-OR- NOT and the second input of the logic element 2 EXCLUSIVE OR, the first INPUT of which is connected to the output of the second 4 inverter and through the first resistor to the second input of the logic element 1 AND- OR NOT and with one of the conclusions of the first 7 capacitor. Out first. 3 inverter connected to the third input of the logic element AND-OR-NOT 1 output of which is connected to the input of the second 4 inverter. The output of the logical element EXCLUSIVE OR 2 through the second resistor is connected to the fourth input of the logical element AND-OR-NOT 1 and to the first output of the second 8 capacitor, the second output of which is connected to the second output of the first 7 capacitor and connected to one of the power bus 10. The first version of the trigger device works as follows. For definiteness, let bus 1.0 be the zero bus device. When the supply voltage is turned on and at the potential O on the bus 9, the potential is set at the outputs of the AND-OR-NOT 1 and 2 elements, and the potential O at the output of the second inverter. This state of the circuit is stable. A certain initial state of the circuit is ensured by the absence of charges on the capacitors 7 and 8. The capacitor 8 is charged to the level that the capacitor 7 remains discharged. When the input counting signal arrives at bus 9, the potential O is applied to the first and third inputs of the I-Ш1И-НЕ 1 element, the potential O is established at the output of the AND-OR-HE 1 element, and the potential of the capacitor 7 is charged to level, the output of the AND-OR-NOT i element during the action of the input pulse retains the potential, ensuring the output state of the AND-OR-NOT 1 element remains unchanged. After charging the capacitor 7 and the end of the input pulse at the B-input of the AND-OR- element NOT 1 potential remains, on input second Inverter 4 and the capacitor 7 - potential at the output of AND-OR-NO 2 potential is set ON, the condenser 8 thus discharged to the potential OV. The following input pulse switches the AND-OR-NOT 1 element into the output state, the potential O is established at the input of the second 4 inverter, the capacitor 7 is discharged at the output of the AND-OR element 2 and the potential O remains. After the end of the input pulse at the output of the AND-OR-NOT 1 element, the potential is saved, the capacitor 7 remains discharged, the potential is established at the output of the AND-OR-NOT element 2, the capacitor 8 is charged. In the following, the processes in the circuit are repeated. Thus, the trigger device operates in the counting trigger mode, the AND-OR-NOT 1 element is switched on the leading edge of the positive polarity counting pulse, the AND-OR-NOT 2 element is switched on the back edge of the counting pulse. In order for the circuit to function normally, it is necessary that in each operation cycle the capacitors 7 and 8 have time to be recharged to a new state. In the pause between the input pulses, a feedback circuit from the output of the second inverter 4 through a resistor 5 and a capacitor 7 to the input of the AND-OR-HE element I operates, ensuring the resistance of the formed trigger to interference due to the integrating properties of the capacitor memory element: .o reload memory capacitor 7. The memory element in the other feedback circuit (capacitor B) at this time does not affect the operation of the circuit and is recharged, preparing the circuit for the following operating cycle. During the action of the input pulse, the feedback circuit from the output element AND-OR-NOT 2 through the resistor b and the capacitor 8 to the output of the element AND-OR-NOT 1, stability, operates. These interference patterns are provided by the integrating properties of elements b and 8, at which time the capacitor 7 is recharged and does not affect the operation of the circuit. The second variant of the trigger device scheme works in the same way. The difference lies in the fact that in the initial state at the output of the AND-OR-NOT 1 logical element a potential is formed, and at the output of element 2 the potential O is formed. Subsequently, the logic element 1 switches along the trailing edge of the input pulse of positive polarity, the logic element 2 switches along the leading edge of this pulse. The resistance of the trigger device to interference is ensured: in the absence of an input pulse, by the elements of the integrating circuit 5.7, and during the action of the input pulse by the elements of the integrating circuit 6.8. The technical and economic effect of the proposed device lies in the fact that the combination of its new features makes it possible to increase the permissible duration of the interference due to an increase in the inertia of the corresponding feedback circuit. This is achieved by including the integrating QS elements in the appropriate feedback circuit of the circuit and ensuring, using appropriate connections to use it during the action of the counting pulse as a working one, the charge on the capacitor does not change during the cycle. Thus, the attached device has a greater noise immunity.