KR980012922A

KR980012922A - Frequency discrimination circuit

Info

Publication number: KR980012922A
Application number: KR1019960029153A
Authority: KR
Inventors: 홍지명
Original assignee: 문정환; 엘지반도체 주식회사
Priority date: 1996-07-19
Filing date: 1996-07-19
Publication date: 1998-04-30
Also published as: KR0184150B1

Abstract

본 발명은 주파수 변별회로에 관한 것으로 특히, 제어신호에 따라 상기 구형파 생성부에서 발생된 신호에 따른 클럭을 후단에 설치된 임의의 장치에 공급하거나 상기 주파수 분주부에서 발생된 신호에 따른 클럭을 공급하는 선택 출력수단과, 상기 발진자에서 발생되는 클럭신호에 입력받아 소정치의 전압상태를 유지하는 전압 안정화 수단과, 상기 전압 안정화 수단의 출력신호의 전압상태 틀 입력받아 임계범위내에 속하는가를 판단하는 전압크기 판단수단, 및 상기 전압 크기 판단수단에서 출력되는 전압 크기에 따른 판단신호에 따라 상기 선택 출력수단에 제어신호를 입력시키는 모드선택수단을 포함하는 것을 특징으로 하는 주파수 변별회로를 제공하면 발진자의 중류에 따라 다르게 발생되는 주파수에 관계없이 내부 회로에 안정적이고 정확한 클럭을 제공할 수 있으면서도, 필요에 따라 발진자를 자유를게 교체할 수 있다는 효과가 있다.The present invention relates to a frequency discrimination circuit, and more particularly, to a frequency discrimination circuit which supplies a clock according to a signal generated by the square wave generation unit to an arbitrary device provided at a subsequent stage or supplies a clock according to a signal generated from the frequency division unit, A voltage stabilizing unit that receives a clock signal generated by the oscillator and maintains a predetermined voltage state; a voltage stabilizing unit that receives a voltage state frame of the output signal of the voltage stabilizing unit and determines whether the voltage signal is within a threshold range And a mode selecting means for inputting a control signal to the selection output means in accordance with a judgment signal according to the voltage magnitude outputted from the voltage magnitude judging means. According to the frequency discriminating circuit, Regardless of the frequency that is generated differently, It is possible to freely change the oscillator as needed while providing a clock.

Description

Frequency discrimination circuit

제1도는 종래 주파수 변별회로의 구성도,1 is a configuration diagram of a conventional frequency discrimination circuit,

제2도는 본 발명에 따른 주파수 변별회로의 구성도,FIG. 2 is a configuration diagram of a frequency discrimination circuit according to the present invention,

제3도는 제2도에 도시된 구성중 슈미트 트리거의 입출적 판계도.FIG. 3 is an input / output plan view of the Schmitt trigger among the configurations shown in FIG. 2;

제4도는 본 발명에 따른 변별회로의 주요 동작 파형예시도.FIG. 4 is a diagram showing an example of a main operation waveform of the discrimination circuit according to the present invention; FIG.

본 발명은 주파수 변별회로에 관한 것으로 특히, 리모콘 송신용 반도체 칩내부에 클럭을 공급하는 발진기의 발진주파수를 감지하여 최적의 클럭 주파수를 내부회로에 공급하기 위한 주파수 변별회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a frequency discrimination circuit, and more particularly, to a frequency discrimination circuit for sensing an oscillation frequency of an oscillator for supplying a clock to a semiconductor chip for remote control transmission and supplying an optimum clock frequency to an internal circuit.

일반적으로, 리모콘 송신용 반도체 칩내부에 클럭을 공급하는 발진기의 발진주파수를 감지하기 위한 대표적인 종래의 기술을 첨부한 제1도를 참조하여 살펴보면, 소정의 구동전원이 걸리면 455KHz 또는 3.64MHz에 해당하는 클럭신호를 발생시키는 발진자(RES)와, 상기 발진자(RES)의 양단에 출력단과 입력단이 병렬 연결되어 있는 신호증폭용 인버터(Al)와, 사이 신호증폭용 인버터(Al)의 출력단과 입력단에 연결되어 있으며 상기 신호 증폭용 인버터(Al)의 출력신호를 입력단에 궤환하여주기 위한 피드백용 저항(Rl)과, 상기 신호증폭층 인버터 (Al)의 출력단과 접지단에 연결되어 상기 신호증폭용 인버터(Al)의 출력신호를 안정화 시켜주는 콘덴서(Cl)와, 상기 콘덴서(Cl)에서 안정화된 신호를 순차적으로 다단 반전하여 구형파를 생성시키는 구형파 생성부(10)와. 상기 구형파 생성부(10)에서 생성 출력되는 구형파 신호를 다단 지연시켜 주파수를 낮추는 주파수 분주부 (20)와, 제작자의 윰션선택에 따른 선택신호와 상기 구형파 생성부(10)의 출력신호를 부정 논리곱 연산하여 출력하는 제1낸드 게이트(NAND1)와, 상기 제작자의 옵션선택에 따른 선택신호를 입력받아 반전하여 출력하는 인버트(INV)와, 상기 인버트(INV)의 출력신호와 상기 주파수 분주부(20)에서 출력되는 신호를 부정 논리곱 연산하여 출력하는 제2낸드 게이트(NAND1), 밋 상기 제1, 제7낸드 게이트(NANDI, NAHD2)의 출력신호를 입력 받아 부정 논리곱 연산하여 출력하는 제3낸드 게이트(NAND3)로 구성된다.Generally, referring to FIG. 1, which is a typical prior art for detecting the oscillation frequency of an oscillator for supplying a clock to a semiconductor chip for remote control transmission, if a predetermined driving power is applied, the oscillation frequency corresponding to 455KHz or 3.64MHz (RES) for generating a clock signal, a signal amplifying inverter (Al) having an output terminal and an input terminal connected in parallel at both ends of the oscillator (RES), and an output terminal and an input terminal A feedback resistor Rl for feeding back the output signal of the signal amplifier A1 to an input terminal thereof and a feedback resistor R1 connected to the output terminal and the ground terminal of the signal amplifier inverter A1, And a square wave generator 10 for generating a square wave by sequentially inverting the signal stabilized in the capacitor Cl. A frequency divider 20 for delaying the frequency of the square wave signal generated by the square wave generator 10 by a multi-stage delay, a selection signal generated by the producer's selection and an output signal of the square wave generator 10, (INV) for inverting and outputting a selection signal according to the manufacturer's option selection, and a second NAND gate for inverting the output signal of the inverter INV and the frequency divider A second NAND gate NAND1 for performing a NAND operation on a signal output from the first NAND gate 20 and a second NAND gate NAND2 receiving the output signals of the first and seventh NAND gates NANDI and NAHD2, And a 3-NAND gate (NAND3).

이에, 상기 저항(Rl)은 대략 IMΩ정도의 저항값을 갖도록 구성한다.Therefore, the resistor Rl is configured to have a resistance value of about IM?.

상기와 같이 구성되는 종래 주파수 변별회로의 동작을 간략히 살펴보면, 발진자(RES)가 455KH2의 발진자일 경우 피드백용 저항(R1)과 신호 증폭용 인버터(Al)를 통해 출력되고, 이에 출력되는 발진주파수 신호는 콘덴서(Cl)에 의하여 노이즈가 제거되어 어느 정도 안정된 파형을 유지하게 된다.The operation of the conventional frequency discrimination circuit configured as described above will be briefly described. When the oscillator RES is a 455KH2 oscillator, the output is outputted through the feedback resistor R1 and the signal amplifying inverter Al, and the oscillation frequency signal The noise is removed by the capacitor Cl and the waveform is maintained to a certain degree.

상기 콘덴서(Cl)에서 안정화괸 신호는 구형파 생성부(10) 내부의 제1∼4 인버터(1,∼1,)를 거쳐 완전한 구형파로 변환된 후 한 사이클 신호는 주파수 분추부(20)에 입력되고. 다른 한 사이물 신호는 제1낸드 게이트 (NANDI)의 입력단에 인가된다.The stabilizing signal in the capacitor Cl is converted into a complete square wave through the first to fourth inverters 1 to 1 in the square wave generator 10 and then the one cycle signal is input to the frequency divider 20 Being. While the water signal is applied to the input terminal of the first NAND gate (NANDI).

이때, 제작자에 의하여 옵션 선택 스위치(OSW)가 VDD전압 단자에 연결되어 있으므로 인버트(INV)의 출력 신호는 로우상태를 유지하게 된다. 그에따라, 상기 인버터(INV)외 출력신호를 하나의 데이터 입력으로 하는 제1낸드 게이트(NANDI)는 다른 입력으로 제공되는 주파수 분주부(20)의 출력에 관계없이 항상 하이 상태의 출력신호를 유지하게 된다.At this time, since the option switch OSW is connected to the VDD voltage terminal by the manufacturer, the output signal of INV is kept low. Accordingly, the first NAND gate NANDI, which is a data input of the output signal of the inverter INV, always maintains a high-level output signal regardless of the output of the frequency divider 20 provided as another input. .

그러므로. 상기 제1낸드 게이트(NANDI)와 출력신호를 하나의 데이터 입력으로 하는 제3낸드 게이트 (NAND3)의 출력은 다른 데이터 입력인 재2낸드 게이트(NAND2)의 출력신호애 따라 결정되는데. 이메, 상기 제2낸드 게이트(NAMD2)의 출력신호는 구형파 생성부(10)에서 발생되는 신호에 따른다.therefore. The output of the third NAND gate NAND3 having the first NAND gate NANDI and the output signal as one data input is determined according to the output signal of the second NAND gate NAND2 which is another data input. The output signal of the second NAND gate NAMD2 depends on the signal generated in the square wave generator 10. [

상술한 동작은 상기 발진자(RES)가 455KHz힌 경우를 예로 설명하는 것으로, 만약 상기 발진자(RES)가 3.64MHz일 경우는 상기 옵션 선택 스위치(OSW)가 제작자에 의하여 접지단에 연결되어 내부구동회로메 클럭을 공급하는 제3낸드 게이트의 출력은 주파수 분주부(20)의 출력신호에 따라 결정된다.In the case where the oscillator (RES) is 3.64 MHz, the option switch (OSW) is connected to the ground terminal by the manufacturer and the internal drive circuit The output of the third NAND gate for supplying the clock is determined according to the output signal of the frequency divider 20.

그러나, 상기와 같은 종래의 주파수 변별회로에서는 발진자의 발진 주파수에 따라 칩의 데이아웃상의 메탈 옵션으로 회로연결을 해야만 하는 번거로움이 있고 메탈 마스크를 제작하여야 하는 단점이 발생되었다. 또한, 사용자의 입장에서도 하나로 고정된 옵션에 의하여 고정된 발진 주파수만을 사용하기 때문에 번거롭다는 문제점이 발생 되었다.However, in the conventional frequency discrimination circuit as described above, it is troublesome to connect a circuit with a metal option on the data of the chip according to the oscillation frequency of the oscillator, and a metal mask has to be manufactured. In addition, since a fixed oscillation frequency is used only by a fixed option, there is a problem that it is troublesome.

상기와 같은 문제점을 해소하기 위한 본 발명의 목적은 발진자의 종류에 따라 다르게 발생되는 주파수에 관계없이 내부 회로에 안정적이고 정확한 클럭을 제공할 수 있으면서도. 필요에 따라 발진자를 자유롭게 교체할 수 있도록하기 위한 주파수 변별장치를 제공하는데 있다.An object of the present invention to overcome the above problems is to provide a stable and accurate clock in an internal circuit regardless of a frequency generated according to the type of the oscillator. And to freely replace the oscillator as needed.

상기 목적을 달성하기 위한 본 발명의 특징은, 소정의 구동전원이 걸리면 입의의 주파수를 발생시키는 발진자와 상기 발진자'에서 발생되는 클럭신호를 순차적으로 다단 반전하여 구형파를 생성시키는 구형파 생성부 및 상기 구형파 생성 부에서 생성 출력되는 구형파 신호를 다단 지연시켜 주파수를 낮추는 주파수 분주부를 구비하고 있는 클럭공급장치에 있어서, 제어 신호에 따라 상기 구형파 생성부에서 발생된 신호에 따른 클럭을 후단에 설치된 임의의 장치에 공급하거나 상기 주파수 분주부에서 발생된 신호에 따른 클럭을 공급하는 선택 출력수단과, 상기 발진자에서 발생되는 클럭신호에 입력받아 소정치의 전압상태를 유지하는 전달 안정화 수단 과, 상기 전압 안정화 수단의 출력신호의 전압상태를 입력받아 임계범위내에 속하는가를 판단하는 전압크기 판단수단, 및 상기 전압 크기 판단수단에서 출력되는 전압크기에 따른 판단신호에 따라 상기 선택 출력수단에 제어신호를 입력시키는 모든선택수단을 포함하는 데 있다.According to an aspect of the present invention, there is provided a plasma display apparatus comprising: a square wave generator for generating a square wave by sequentially inverting a clock signal generated by the oscillator 'when the predetermined driving power is applied; And a frequency dividing unit for delaying the frequency of the square wave signal generated by the square wave generating unit by a multi-stage delay, the clock supplying unit comprising: a clock generating unit for generating a clock signal corresponding to a signal generated by the square wave generating unit, A selection signal output means for supplying a clock signal to the device or a clock signal corresponding to a signal generated by the frequency divider, a transfer stabilization means for receiving a clock signal generated by the oscillator and maintaining a predetermined voltage state, And determines whether it is within the critical range It is used to include all means for selecting a control signal input to the selected output means according to the determination signal in accordance with the voltage level output from the voltage amplitude determining means, and the voltage level determination means.

이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예률 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

제2도는 본 발명에 따른 주파수 변별회로의 구성도로서, 소정의 구동전원이 걸리면 455KHz 또는 3.64MH7에 해당하는 클럭신호를 발생시키는 발진자(RBS)와, 상기 발진자(RBS)의 양단에 출력단과 입력단이 병렬 연결되어 제어 신호증폭용 인버터(Al)와, 상기 신호증폭용 인버터(Al)의 출력단과 입력단에 연결되어 있으며 상기 신호증폭용 인버터(Al)의 출력신호를 입력단에 궤환하여 주기 위한 피드백용 저항(Rl)과, 상기 신호증폭용 인버터(Al)의 출력단과 접지단에 연결되어 상기 신호증폭용 인버터(Al)의 출력신호를 안정화시켜주는 제1콘덴서(Cl)와, 상기 제1콘덴서(Cl)에서 안정화된 신호를 순차적으로 다단 반전하여 구형파를 생성시키는 구형파 생성부(10)와, 상기 구형파 생성부(10)에서 생성 출력되는 구형파 신호를 다단 지연시켜 주파수를 낮추는 주파수 분주부(20)와, 상기 구형파 생성부(IG)에 입력되는 신호를 입력받아 반전하여 출력하는 인버터 (MPI, MNI)와 , 상기 인버터(MPI, MNI)의 출력신호를 안정화 시켜주는 제2콘덴서(C2)와, 상기 제2콘덴서 (C2)에서 안정화되어진 신호를 입력받아 소정 대역의 전압 입력에 대하여 일정전압의 출력신호률 발생시키는 슈미트 트리거(51)화. 상기 슈미트 트리거(51)의 출력신호를 게이트 단자에 입력받아 온/오프 동작하는 제2PMOS(MP2)와, 상기 제2PMOS(MP2)의 드레인 단자에 거리는 신호를 입력받아 반전하여 출력하는 제6인버터 (16)와, 상기 제6인버더(16)의 출력신호틀 입력받아 반전하여 상기 제6인버터(16)의 입력단으로 출력하여 상기 제2PMOS(MP2)의 드레인 단자에 걸리는 전압의상태를 유지시켜 주는 제7인버터(17)와, 항상 온동작상태에 있으면서 상기 제2PMOS(MP2)의 드레인 단자에 유지되는 전압을 드레인 단자에 입력받아 접지로 도통함으로써 저항의 역할을 수행하는 제2NM7S(N2)와. 상기 제2NMOS(N2)의 드레인 단자에 걸리는 전압과 상기 구형파 생성부(10)의 출력신호를 부정 논리곱 연산하여 출력하는 제1낸드 게이트(NANDI)와, 상기 제2NMOS(N2)의 드래인 단자애 걸리는 전압신호를 입력받아 반전하여 출력하는 제5인버트(15)와. 상기 제5인버트(15)의 출력신호와 상기 주파수 분주부(20)에서 출력되는 신호를 부정 논리곱 연산하여 출력하는 재2낸드 개이트(NAND2), 및 상기 제1,제2낸드 게이트(NANDI, NAND2)의 출력신호를 입력받아 부정 논리곱 연산하여 출력하는 제3낸드 게이트(NAND3)로 구성된다.FIG. 2 is a configuration diagram of a frequency discrimination circuit according to the present invention, which includes an oscillator (RBS) for generating a clock signal corresponding to 455 KHz or 3.64 MHz when a predetermined driving power is applied, (A1) connected to the output terminal and the input terminal of the signal amplifying inverter (Al) for feeding back the output signal of the signal amplifying inverter (Al) to the input terminal, A first capacitor Cl connected to an output terminal and a ground terminal of the signal amplifying inverter A1 to stabilize an output signal of the signal amplifying inverter A1; A quadrature-wave generating unit 10 for sequentially generating a square wave by inverting a signal stabilized in the quadrature-phase generating unit 10 and a quadrature-phase signal generated by the square wave generating unit 10, (MPI, MNI) for receiving and inverting a signal input to the square wave generating unit IG and a second capacitor C2 for stabilizing the output signal of the inverters MPI, And a Schmitt trigger 51 that receives a signal stabilized by the second capacitor C2 and generates an output signal ratio of a predetermined voltage with respect to a voltage input of a predetermined band. A second PMOS MP2 for receiving an output signal of the Schmitt trigger 51 at a gate terminal thereof and a second PMOS MP2 for turning on and off the input signal at a gate terminal thereof and a sixth inverter 16) inverts the input signal frame of the sixth inverter 16 and outputs the inverted signal to the input terminal of the sixth inverter 16 to maintain the voltage applied to the drain terminal of the second PMOS MP2 A seventh inverter 17 and a second NMOS transistor N2 serving as a resistor by receiving a voltage held in the drain terminal of the second PMOS transistor MP2 while being in the ON state and conducting to the ground through the drain terminal. A first NAND gate NAND1 for performing a NAND operation on the voltage applied to the drain terminal of the second NMOS N2 and the output signal of the square wave generator 10, And a fifth inverter (15) for inverting and receiving a voltage signal applied thereto. A second NAND gate NAND2 for performing a NAND operation on the output signal of the fifth inverter 15 and the signal output from the frequency divider 20 and outputting the first NAND gate NAND2, And a third NAND gate NAND3 for receiving an output signal of the NAND gate NAND2 and performing a NAND operation on the output signal.

상기와 같이 구성되는 본 발명에 따른 주파수 변별회로와 동작을 첨부한 제3도와 제4도률 참조하여 상세히 살펴보면 다음과 갈다.Hereinafter, the frequency discrimination circuit according to the present invention will be described in detail with reference to FIGS.

제3도는 상기 슈미트 트리거의 입출력관계를 도시하고 있으며. 제4도는 제2도에서의 주요 파형 예시도이다.FIG. 3 shows the input / output relationship of the Schmitt trigger. Figure 4 is an illustration of the main waveforms in Figure 2;

발진자(RES)가 455KHz의 발진자일 경우 피드백용 저항(Rl)과 신호증폭용 인버터(Al)를 통해 출력되고, 이 때 출력되는 발진주파수 신호는 제1콘덴서(Cl)에 의하여 노이즈가 제거되어 어느 겅도 안정된 파형을 유지하게 된다.When the oscillator RES is a 455-KHz oscillator, the feedback resistor Rl and the signal amplifying inverter Al are output. The oscillation frequency signal outputted at this time is removed by the first capacitor Cl, The waveform also maintains a stable waveform.

상기 콘덴서(Cl)에서 안정화된 신호는 구형파 생성부(17) 내부희 제1∼4 인버터(ll∼14)를 거쳐 완전한 구형파로 변환된 후 한 사이클 신호는 주파수 분주부(20)에 입력되고, 다른 한 사이클 신호는 제1낸드 게이트 (NANDI)의 입력단에 인가된다. 또한, 상기 제1콘덴서ICI)에서 안정화된 신호는 제IPMOS(PUI)와 NMOS(NMl)로 구성되어 있는 인버터에서 반전되어 제2콘덴서(C2)에 걸리게 된다.The signal stabilized in the capacitor Cl is converted into a complete square wave through the first to fourth inverters 11 to 14 in the square wave generator 17 and then the one cycle signal is inputted to the frequency divider 20, The other one cycle signal is applied to the input terminal of the first NAND gate NANDI. In addition, the stabilized signal in the first capacitor ICI is inverted in the inverter composed of the first IPMOS (PUI) and the NMOS (NMl), and is received by the second capacitor (C2).

상기 제2콘덴서(C2)에 걸리는 전압의 파형은 첨부한 제4도의(가)애 도시되어 있는 바와 같다고 가정하는 경우, 도시되어 있는 바와 같이 주파수가 적으므로 상기 제2콘덴서(C2)의 충반전시간이 충분히 확보되어 피크 전압은 약 2.8V 이상을 유지할 수 있다. 이메. 상기 제2콘덴서(C2)에 걸리는 전압이 2.3V이상이 되면 슈미트 트리거(51)은 이 전압을 하이 입력으로 받아들여 출력은 로우상태가 된다.Assuming that the waveform of the voltage across the second capacitor C2 is as shown in FIG. 4 (a) of FIG. 4, since the frequency is low as shown in FIG. 4, The time can be sufficiently secured so that the peak voltage can be maintained at about 2.8 V or more. Emme. When the voltage across the second capacitor C2 reaches 2.3 V or more, the Schmitt trigger 51 receives the voltage as a high input, and the output is in a low state.

상기 슈미트 트리거(51)의 출력이 로우상태가 되면 제2PMOS(PM2)는 온동작하게되고 제6인버터(16)와 제7인버터(17)은 상기 제2PMOS(PM2)의 드레인 단자애 걸리는 전합을 유지시켜주게된다. 이메, 상기 제2PM7S(PM2)의 드레인 단자에서 출력되는 전합의 상태는 하이상태가 된다.When the output of the Schmitt trigger 51 is in the low state, the second PMOS PM2 is turned on and the sixth inverter 16 and the seventh inverter 17 are turned on to make the junction between the drain of the second PMOS PM2 . The state of the full-sum output from the drain terminal of the second PM 7S (PM 2) becomes a high state.

그에따라, 제5인버터(15)의 입력이 하이상태의 신호가 들어오므로, 그 출력은 로우상태가 되어 상기 인버터 (15)의 출력신호를 하나의 데이터 입력으로 하는 제1낸드 게이트(NANDI)는 다른 입력으로 제공되는 주파수 분주부(20)의 출력에 관계없이 항상 하이 상태의 출력신호를 유지하게 된다.Accordingly, a signal having a high level at the input of the fifth inverter 15 is input, so that the output of the fifth NAND gate NANDI becomes a low level and the output signal of the inverter 15 becomes a data input. Regardless of the output of the frequency divider 20 provided as another input.

그러므로. 상기 재1낸드 게이트(NANDI)의 출력신호를 하나의 데이터 입력으로 하는 제3낸드 게이트 (NAN03)의 출력은 다른 데이터 입력인 제2낸드 게이트(NAND2)의 출력신호에 따라 결정되는데, 히며. 상기 제2낸드 게이트(NAND2)와 출력신호는 구형파 생성부(10)에서 발생되는 신호에 따른다.therefore. The output of the third NAND gate NAN03 having one data input as the output signal of the first NAND gate NAND1 is determined according to the output signal of the second NAND gate NAND2 as another data input. The output signal of the second NAND gate NAND2 is in accordance with a signal generated in the square wave generator 10.

상술한 동작은 상기 발진자(RES)가 455kHz인 경우를 예로 설명하는 것으로, 만약 상기 발진자(RES)가 3.64MHz일 경우는 상기 제2콘덴서(C2)에 걸리는 전합희 주파수 파형은 첨부한 제4(나)도에 도시되어 있는 바와 같이 큰 주파수를 가지므로 상기 제2콘덴서(C2)의 충반전시간이 충분히 확보되지 못해 피크 전압은 약 1.2V이상을 유지할 수 없게 된다. 이때, 상기 슈미트 트리거(51)는 첨부한 제3도에 도시되어 있는 바와같이 입력 전압이 초소한 2.3V이상을 유지하여야 입력신호가 하이상태라고 판단함으로 상기 제2콘덴서(C2)에 걸리는 전압히 1.2V이상이 되면 슈미트 트리거(51)는 하이상태를 출력하개 된다.If the oscillator (RES) is 3.64 MHz, the full-wave frequency waveform applied to the second capacitor (C2) is the same as that of the attached fourth ( As shown in FIG. 2B, since the second capacitor C2 has a large frequency, the charge / inversion time of the second capacitor C2 can not be sufficiently secured, so that the peak voltage can not be maintained at about 1.2V or more. In this case, as shown in FIG. 3, the Schmitt trigger 51 determines that the input signal is in a high state in order to maintain the input voltage of 2.3 V or more, which is very small, so that the voltage applied to the second capacitor C2 When the voltage exceeds 1.2 V, the Schmitt trigger 51 outputs a high state.

상기 슈미트 트리거(S1)의 출력이 하이상태가 되면 상기 재2PMOS(PH2)는 오프동작하게되고 항상 온상태를 유지하고 있는 제2NMOS(NM2)에 의해 상기 제6인버터(16)와 제7인버터(17)은 상기 제2PMOS(PM2)의 드레인 단자에 걸리는 전압을 로우상태로 유지시켜 주개된다.When the output of the Schmitt trigger S1 is in a high state, the second 2 PMOS PH2 is turned off and the sixth inverter 16 and the seventh inverter (NM2) are turned on by the second NMOS NM2, 17 are kept open by keeping the voltage applied to the drain terminal of the second PMOS PM2 low.

그에따라. 내부구동회로에 클럭을 공급하는 재3낸드 게이트의 출력은 주파수 분주부(2D)의 출력신호에 따라결정 된다.Accordingly. The output of the re-3 NAND gate for supplying the clock to the internal driver circuit is determined according to the output signal of the frequency divider 2D.

상기와 같이 동작하는 본 발명에 따른 주파수 변별회로를 제공하면 발진자의 종류에 따라 다르게 발생되는 주파수에 관계없이 내부 회로에 안정적이고 정확한 클럭을 제공할 수 있으면서도. 필요에 따라 발진자를 자유롭게 교체할 수 있다는 효과가 있다.According to the frequency discrimination circuit of the present invention operating as described above, a stable and accurate clock can be provided to the internal circuit irrespective of the frequencies generated depending on the type of the oscillator. There is an effect that the oscillator can be freely replaced as needed.

Claims

A square wave generator for generating a square wave by sequentially inverting the clock signal generated by the oscillator and generating a desired frequency when the predetermined driving power is applied, and a square wave generator for delaying the rectangular wave signal generated and output by the generator by multi- A clock supply device comprising a frequency divider for lowering a frequency, comprising: a clock generator for supplying a clock according to a signal generated by the square wave generator to an arbitrary device provided at a subsequent stage in accordance with a control signal, A voltage stabilizing means for receiving a clock signal generated by the oscillator and maintaining a predetermined voltage state; A voltage magnitude determination means for receiving a voltage state of an output signal of the voltage stabilization means and determining whether the voltage state is within a critical range and a control signal input means for inputting a control signal to the sater output means according to a determination signal according to a voltage magnitude output from the voltage magnitude determination means Wherein the frequency discrimination circuit comprises:

2. The semiconductor memory device according to claim 1, wherein the selection output means comprises: a first NAND gate for performing a NAND operation of a control signal generated by the mode selection means and an output signal of the square wave generator; A second NAND gate for performing an NAND operation on the output signal of the inverter 15 and the signal output from the frequency divider and outputting the signal; And a third NAND gate for receiving an output signal of the two NAND gates and calculating a negative logical product and outputting the result.

The apparatus of claim 1, wherein the voltage stabilizing means comprises: signal inverting means for receiving a signal input to the rectangular wave generating unit, inverting the signal, and outputting the inverted signal; And a voltage charging means for charging and inverting in accordance with a signal output from said signal inverting means and generating a charging voltage of a constant voltage in accordance with the charge and inversion time.

The frequency discrimination circuit according to claim 1, wherein the voltage magnitude determination means uses a Schmitt trigger that receives a stabilized signal from the voltage stabilization means and generates an output signal of a predetermined voltage with respect to a voltage input of a predetermined frequency band.

The apparatus according to any one of claims 1 to 4, wherein the mode selection means comprises: a PMOS (MP2) for receiving an output signal of the Schmitt trigger at a gate terminal thereof, And an NMOS (N2) which is always in an ON state and receives a voltage applied to a drain terminal of the PMOS (MP2) to a drain terminal and conducts to ground, and when the PMOS (MP2) And a clock signal corresponding to the output signal of the square wave generator is supplied. Wherein when the PMOS (MP2) is in an ON state, a high signal is input to the selection output means to supply a clock signal corresponding to an output signal of the frequency divider.

The method of claim 5, The mode selection means includes an inverter 16 for receiving and inverting a voltage applied to a drain terminal of the NMOS N2 and an output terminal of the inverter 16 receiving the output signal of the inverter 16 Further comprising an inverter (17) that maintains a constant voltage state across the drain terminal of the NMOS (MN2).

※ Note: It is disclosed by the contents of the first application.