KR0184150B1

KR0184150B1 - Frequency distinction circuit

Info

Publication number: KR0184150B1
Application number: KR1019960029153A
Authority: KR
Inventors: 홍지명
Original assignee: 문정환; 엘지반도체주식회사
Priority date: 1996-07-19
Filing date: 1996-07-19
Publication date: 1999-04-15
Also published as: KR980012922A

Abstract

본 발명은 주파수 판별회로에 관한 것으로 특히, 제어신호에 따라 상기 구형파 생성부에서 발생된 신호에 따른 클럭을 후단에 설치된 임의의 장치에 공급하거나 상기 주파수 분주부에서 발생된 신호에 따른 클럭을 공급하는 선택 출력수단과, 상기 발진자에서 발생되는 클럭신호에 입력받아 소정치의 전압상태를 유지하는 전압 안정화수단과, 상기 전압 안정화 수단의 출력신호의 전압상태를 입력받아 임계범위내에 속하는가를 판단하는 전압크기 판단수단, 및 상기 전압 크기 판단수단에서 출력되는 전압크기에 따른 판단신호에 따라 상기 선택 출력수단에 제어신호를 입력시키는 모드선택수단을 포함하는 것을 특징으로 하는 주파수 변별회로를 제공하면 발진자의 종류에 따라 다르게 발생되는 주파수에 관계없이 내부 회로에 안정적이고 정확한 클럭을 제공할 수 있으면서도, 필요에 따라 발진자를 자유롭게 교체할 수 있다는 효과가 있다.The present invention relates to a frequency discrimination circuit, and more particularly, to supply a clock according to a signal generated by the square wave generator to an arbitrary device installed at a later stage or a clock according to a signal generated by the frequency divider according to a control signal. Selective output means, voltage stabilization means for inputting a clock signal generated by the oscillator to maintain a voltage state of a predetermined value, and voltage magnitude for determining whether the voltage state of the output signal of the voltage stabilization means is within a threshold range. And a mode selection means for inputting a control signal to the selection output means in accordance with the determination signal according to the voltage magnitude output from the voltage magnitude determination means. Stable and accurate clock for internal circuits regardless of the frequency While providing a luck, the oscillator is free to replace as needed.

Description

Frequency discriminating circuit

제1도는 종래 주파수 변별회로의 구성도.1 is a block diagram of a conventional frequency discriminating circuit.

제2도는 본 발명에 따른 주파수 변별회로의 구성도.2 is a block diagram of a frequency discriminating circuit according to the present invention.

제3도는 제2도에 도시된 구성중 슈미트 트리거의 입출력 관계도.3 is an input / output relationship diagram of the Schmitt trigger in the configuration shown in FIG.

제4도는 본 발명에 따른 주파수 변별회로의 주요 동작 파형예시도.Figure 4 is an exemplary view of the main operation waveform of the frequency discriminating circuit according to the present invention.

본 발명은 주파수 변별회로에 관한 것으로 특히, 리모콘 송신용 반도체 칩내부에 클럭을 공급하는 발진기의 발진주파수를 감지하여 최적의 클럭 주파수를 내부회로에 공급하기 위한 주파수 변별회로에 관한 것이다.The present invention relates to a frequency discriminating circuit, and more particularly, to a frequency discriminating circuit for sensing an oscillation frequency of an oscillator supplying a clock inside a semiconductor chip for remote control and supplying an optimum clock frequency to an internal circuit.

일반적으로, 리모콘 송신용 반도체 칩내부에 클럭을 공급하는 발진기의 발진주파수를 감지하기 위한 대표적인 종래의 기술을 첨부한 제1도를 참조하여 살펴보면, 소정의 구동전원이 걸리면 455KHz 또는 3.64MHz에 해당하는 클럭신호를 발생시키는 발진자(RES)와, 상기 발진자(RES)의 양단에 출력단과 입력단이 병렬 연결되어 있는 신호증폭용 인버터(A1)와, 상기 신호증폭용 인버터(A1)의 출력단과 입력단에 연결되어 있으며 상기 신호증폭용 인버터(A1)의 출력신호를 입력단에 궤환하여 주기 위한 피드백용 저항(R1)과, 상기 신호증폭용 인버터(A1)의 출력단과 접지단에 연결되어 상기 신호증폭용 인버터(A1)의 출력신호를 안정화 시켜주는 콘덴서(C1)와, 상기 콘덴서(C1)에서 안정화된 신호를 순차적으로 다단 반전하여 구형파를 생성시키는 구형파 생성부(10)와, 상기 구형파 생성부(10)에서 생성 출력되는 구형파 신호를 다단 지연시켜 주파수를 낮추는 주파수 분주부(20)와, 제작자의 옵션선택에 따른 선택신호와 상기 구형파 생성부(10)의 출력신호를 부정 논리곱 연산하여 출력하는 제1낸드게이트(NAND1)와, 상기 제작자의 옵션선택에 따른 선택신호를 입력받아 반전하여 출력하는 인버터(INV)와, 상기 인버트(INV)의 출력신호와 상기 주파수 분주부(20)에서 출력되는 신호를 부정 논리곱 연산하여 출력하는 제2낸드게이트(NAND2), 및 상기 제1, 제2낸드게이트(NAND1, NAND2)의 출력신호를 입력받아 부정 논리곱 연산하여 출력하는 제3 낸드게이트(NAND3)로 구성된다.In general, referring to FIG. 1 attached to a typical conventional technique for detecting an oscillation frequency of an oscillator for supplying a clock into a semiconductor chip for remote control transmission, it corresponds to 455KHz or 3.64MHz when a predetermined driving power is applied. An oscillator RES for generating a clock signal, a signal amplifying inverter A1 having an output terminal and an input terminal connected in parallel to both ends of the oscillator RES, and connected to an output terminal and an input terminal of the signal amplifying inverter A1 And a feedback resistor R1 for feeding the output signal of the signal amplifying inverter A1 to an input terminal, and connected to an output terminal and a ground terminal of the signal amplifying inverter A1. A capacitor C1 for stabilizing the output signal of A1), a square wave generator 10 for generating square waves by sequentially inverting the signal stabilized in the capacitor C1, and A frequency divider 20 for lowering the frequency by delaying the square wave signal generated by the square wave generator 10 in multiple stages, and a selection signal according to a manufacturer's option selection and an output signal of the square wave generator 10 are negative and logical. A first NAND gate NAND1 for calculating and outputting, an inverter INV for receiving and inverting a selection signal according to the option selection of the manufacturer, an output signal of the invert INV, and the frequency divider 20 A second NAND gate NAND2 for performing a negative AND operation on the signal output from the NAND2 and a third NOR gate operation for outputting the output signals of the first and second NAND gates NAND1 and NAND2. It consists of a NAND gate NAND3.

이때, 상기 저항(R1)은 대략 1MΩ정도의 저항값을 갖도록 구성한다.At this time, the resistor (R1) is configured to have a resistance value of approximately 1MΩ.

상기와 같이 구성되는 종래 주파수 변별회로의 동작을 간략히 살펴보면, 발진자(RES)가 455KHz의 발진자일 경우 피드백용 저항(R1)과 신호 증폭용 인버터(A1)를 통해 출력되고, 이때 출력되는 발진주파수 신호는 콘덴서(C1)에 의하여 노이즈가 제거되어 어느 정도 안정된 파형을 유지하게 된다.Looking briefly at the operation of the conventional frequency discriminating circuit configured as described above, when the oscillator RES is an oscillator of 455 KHz, it is output through the feedback resistor R1 and the signal amplifying inverter A1, and the oscillation frequency signal is output. The noise is removed by the capacitor C1 to maintain a stable waveform to some extent.

상기 콘덴서(C1)에서 안정화된 신호는 구형파 생성부(10) 내부의 제 1~4 인버터(I1~I4)를 거쳐 완전한 구형파로 변환된 후 한 사이클 신호는 주파수 분주부(20)에 입력되고, 다른 한 사이클 신호는 제1낸드 게이트(NAND1)의 입력단에 인가된다.The signal stabilized in the condenser C1 is converted into a complete square wave through the first to fourth inverters I1 to I4 in the square wave generator 10, and then one cycle signal is input to the frequency divider 20. The other cycle signal is applied to the input terminal of the first NAND gate NAND1.

이때, 제작자에 의하여 온션 선택 스위치(OSW)가 VDD전압 단자에 연결되어 있으므로 인버터(INV)의 출력신호는 로우상태를 유지하게 된다. 그에따라, 상기 인버터(INV)의 출력신호를 하나의 데이터 입력으로 하는 제1낸드 게이트(NAND1)는 다른 입력으로 제공되는 주파수 분주부(20)의 출력에 관계없이 항상 하이 상태의 출력신호를 유지하게 된다.At this time, since the selection selector OSW is connected to the VDD voltage terminal by the manufacturer, the output signal of the inverter INV is kept low. Accordingly, the first NAND gate NAND1 having the output signal of the inverter INV as one data input always maintains the output signal in a high state regardless of the output of the frequency divider 20 provided to the other input. Done.

그러므로, 상기 제1낸드 게이트(NAND1)의 출력신호를 하나의 데이터 입력으로 하는 제3낸드 게이트(NAND3)의 출력은 다른 데이터 입력인 제2낸드 게이트(NAND2)의 출력신호에 따라 결정되는데, 이때, 상기 제2낸드 게이트(NAND2)의 출력신호는 구형파 생성부(10)에서 발생되는 신호에 따른다.Therefore, the output of the third NAND gate NAND3 using the output signal of the first NAND gate NAND1 as one data input is determined according to the output signal of the second NAND gate NAND2 which is another data input. The output signal of the second NAND gate NAND2 depends on the signal generated by the square wave generator 10.

상술한 동작은 상기 발진자(RES)가 455KHz인 경우를 예로 설명하는 것으로, 만약 상기 발진자(RES)가 3.64MHz일 경우는 상기 온션 선택 스위치(OSW)가 제작자에 의하여 접지단에 연결되어 내부구동회로에 클럭을 공급하는 제 3 낸드 게이트의 출력은 주파수 분주부(20)의 출력신호에 따라 결정된다.The above operation will be described in the case where the oscillator RES is 455 KHz as an example. If the oscillator RES is 3.64 MHz, the onion selection switch OSW is connected to the ground terminal by the manufacturer and is internally driven. The output of the third NAND gate for supplying the clock to is determined according to the output signal of the frequency divider 20.

그러나, 상기와 같은 종래의 주파수 변별회로에서는 발진자의 발진 주파수에 따라 칩의 레이아웃상의 메탈옵션으로 회로연결을 해야만 하는 번거로움이 있고 메탈 마스크를 제작하여야 하는 단점이 발생되었다. 또한, 사용자의 입장에서도 하나로 고정된 옵션에 의하여 고정된 발진 주파수만을 사용하기 때문에 번거롭다는 문제점이 발생되었다.However, in the conventional frequency discriminating circuit as described above, there is a problem in that the circuit connection is made by the metal option on the layout of the chip according to the oscillation frequency of the oscillator, and the disadvantage of producing the metal mask is generated. In addition, the user's point of view is troublesome because only a fixed oscillation frequency is used by a fixed option.

상기와 같은 문제점을 해소하기 위한 본 발명의 목적은 발진자의 종류에 따라 다르게 발생되는 주파수에 관계없이 내부 회로에 안정적이고 정확한 클럭을 제공할 수 있으면서도, 필요에 따라 발진자를 자유롭게 교체할 수 있도록하기 위한 주파수 변별장치를 제공하는데 있다.An object of the present invention for solving the above problems is to provide a stable and accurate clock to the internal circuit, regardless of the frequency generated differently depending on the type of oscillator, and to freely replace the oscillator as needed The present invention provides a frequency discriminating device.

상기 목적을 달성하기 위한 본 발명의 특징은, 소정의 구동전원이 걸리면 임의의 주파수를 발생시키는 발진자와 상기 발진자에서 발생되는 클럭신호를 순차적으로 다단 반전하여 구형파를 생성시키는 구형파 생성부 및 상기 구형파 생성부에서 생성 출력되는 구형파 신호를 다단 지연시켜 주파수를 낮추는 주파수 분주부를 구비하고 있는 클럭공급장치에 있어서, 제어신호에 따라 상기 구형파 생성부에서 발생된 신호에 따른 클럭을 후단에 설치된 임의의 장치에 공급하거나 상기 주파수 분주부에서 발생된 신호에 따른 클럭을 공급하는 선택 출력수단과, 상기 발진자에서 발생되는 클럭신호에 입력받아 소정치의 전압상태를 유지하는 전압 안정화수단과, 상기 전압 안정화 수단의 출력신호의 전압상태를 입력받아 임계범위내에 속하는가를 판단하는 전압크기 판단수단, 및 상기 전압 크기 판단수단에서 출력되는 전압크기에 따른 판단신호에 따라 상기 선택 출력수단에 제어신호를 입력시키는 모드 선택수단을 포함하는 데 있다.A feature of the present invention for achieving the above object is a square wave generator and a square wave generator for generating a square wave by sequentially inverting the oscillator generating an arbitrary frequency and a clock signal generated by the oscillator when a predetermined driving power is applied. A clock supply device having a frequency divider for lowering a frequency by multi-stage delaying a square wave signal generated by a multi-stage output, wherein the clock according to a signal generated by the square wave generator in accordance with a control signal is provided to an arbitrary device installed at a later stage. A selective output means for supplying a clock or a clock according to a signal generated by the frequency divider, a voltage stabilizing means for receiving a clock signal generated by the oscillator and maintaining a predetermined voltage state, and an output of the voltage stabilizing means; Determines whether it is within the threshold range by receiving the voltage state of the signal And a mode selection means for inputting a control signal to the selection output means according to the voltage magnitude determining means and the determination signal according to the voltage magnitude output from the voltage magnitude determining means.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

제2도는 본 발명에 따른 주파수 변별회로의 구성도로서, 소정의 구동전원이 걸리면 455KHz 또는 3.64MHz에 해당하는 클럭신호를 발생시키는 발진자(RES)와, 상기 발진자(RES)의 양단에 출력단과 입력단이 병렬 연결되어 있는 신호증폭용 인버터(A1)와, 상기 신호증폭용 인버터(A1)의 출력단과 입력단에 연결되어 있으며 상기 신호증폭용 인버터(A1)의 출력신호를 입력단에 궤환하여 주기 위한 피드백용 저항(R1)과, 상기 신호증폭용 인버터(A1)의 출력단과 접지단에 연결되어 상기 신호증폭용 인버터(A1)의 출력신호를 안정화시켜주는 제1콘덴서(C1)와, 상기 제1콘덴서(C1)에서 안정화된 신호를 순차적으로 다단 반전하여 구형파를 생성시키는 구형파 생성부(10)와, 상기 구형파 생성부(10)에서 생성 출력되는 구형파 신호를 다단 지연시켜 주파수를 낮추는 주파수 분주부(20)와, 상기 구형파 생성부(10)에 입력되는 신호를 입력받아 반전하여 출력하는 인버터(MP1, MN1)와, 상기 인버터(MP1, MN1)의 출력신호를 안정화시켜주는 제2콘덴서(C2)와, 상기 제2콘덴서(C2)에서 안정화되어진 신호를 입력받아 소정 대역의 전압 입력에 대하여 일정전압의 출력신호를 발생시키는 슈미트 트리거(S1)와, 상기 슈미트 트리거(S1)의 출력신호를 게이트 단자에 입력받아 온/오프 동작하는 제2PMOS(MP2)와, 상기 제2PMOS(MP2)의 드레인 단자에 걸리는 신호를 입력받아 반전하여 출력하는 제6인버터(I6)와, 상기 제6인버터(I6)의 출력신호를 입력받아 반전하여 상기 제6인버터(I6)의 입력단으로 출력하여 상기 제2PMOS(MP2)의 드레인 단자에 걸리는 전압의 상태를 유지시켜주는 제7인버터(I7)와, 항상 온동작상태에 있으면서 상기 제2 PMOS(MP2)의 드레인 단자에 유지되는 전압을 드레인 단자에 입력받아 접지로 도통함으로써 저항의 역할을 수행하는 제2 NMOS(N2)와, 상기 제2 NMOS(N2)의 드레인 단자에 걸리는 전압과 상기 구형파 생성부(10)의 출력신호를 부정 논리곱 연산하여 출력하는 제2 낸드게이트(NAND1)와, 상기 제2 NMOS(N2)의 드레인 단자에 걸리는 전압신호를 입력받아 반전하여 출력하는 제5인버트(I5)와, 상기 제5 인버트(I5)의 출력신호와 상기 주파수 분주부(20)에서 출력되는 신호를 부정 논리곱 연산하여 출력하는 제2 낸드게이트(NAND2), 및 상기 제1, 제2 낸드게이트(NAND1, NAND2)의 출력신호를 입력받아 부정 논리곱 연산하여 출력하는 제3 낸드게이트(NAND3)로 구성된다.2 is a configuration diagram of a frequency discriminating circuit according to the present invention, which generates an clock signal corresponding to 455 KHz or 3.64 MHz when a predetermined driving power is applied, and an output terminal and an input terminal at both ends of the oscillator RES. A feedback for inverter A1, which is connected in parallel, and an output terminal and an input terminal of the signal amplifying inverter A1, and for feeding back the output signal of the signal amplifying inverter A1 to an input terminal. A first capacitor C1 connected to a resistor R1, an output terminal of the signal amplifying inverter A1, and a ground terminal to stabilize the output signal of the signal amplifying inverter A1, and the first capacitor C1. Square wave generator 10 for generating a square wave by sequentially inverting the signal stabilized in C1) and a frequency divider for lowering the frequency by delaying the square wave signal generated by the square wave generator 10 in multiple stages. 20, the inverters MP1 and MN1 for receiving the signals inputted to the square wave generator 10 and inverting them, and the second capacitor C2 for stabilizing the output signals of the inverters MP1 and MN1. ), A Schmitt trigger (S1) for receiving a signal stabilized in the second capacitor (C2) to generate an output signal of a predetermined voltage for a voltage input of a predetermined band, and the output signal of the Schmitt trigger (S1). A second PMOS (MP2) that is turned on / off and input to a terminal, a sixth inverter (I6) that receives and inverts and outputs a signal applied to a drain terminal of the second PMOS (MP2), and the sixth inverter (I6) A seventh inverter I7 for receiving the inverted output signal and inverting the same and outputting the output signal to the input terminal of the sixth inverter I6 to maintain the state of the voltage applied to the drain terminal of the second PMOS MP2; At the drain terminal of the second PMOS (MP2) The second NMOS N2, which serves as a resistor by receiving a voltage at the drain terminal and conducting it to ground, performs a voltage applied to the drain terminal of the second NMOS N2 and the output signal of the square wave generator 10. A second NAND gate NAND1 for performing a negative AND operation, a fifth invert I5 for receiving and inverting a voltage signal applied to the drain terminal of the second NMOS N2, and the fifth invert ( Output signals of the second NAND gate NAND2 and the first and second NAND gates NAND1 and NAND2 that perform an AND logic operation on the output signal of I5 and the signal output from the frequency division unit 20. It is composed of a third NAND gate (NAND3) for receiving the input and the negative AND operation.

상기와 같이 구성되는 본 발명에 따른 주파수 변별회로의 동작을 첨부한 제3도와 제4도를 참조하여 상세히 살펴보면 다음과 같다.Referring to FIG. 3 and FIG. 4 attached to the operation of the frequency discriminating circuit according to the present invention configured as described above in detail as follows.

제3도는 상기 슈미트 트리거의 입출력관계를 도시하고 있으며, 제4도는 제2도에서의 주요 파형 예시도이다.FIG. 3 shows the input / output relationship of the Schmitt trigger, and FIG. 4 is an exemplary diagram of main waveforms in FIG.

발진자(RES)가 455KHz의 발진자일 경우 피드백용 저항(R1)과 신호 증폭용 인버터(A1)를 통해 출력되고, 이때 출력되는 발진주파수 신호는 제1콘덴서(C1)에 의하여 노이즈가 제거되어 어느 정도 안정된 파형을 유지하게 된다.When the oscillator RES is an oscillator of 455 KHz, it is output through the feedback resistor R1 and the signal amplifying inverter A1. At this time, the oscillation frequency signal is removed to some extent by removing noise by the first capacitor C1. Maintain a stable waveform.

상기 제1콘덴서(C1)에서 안정화된 신호는 구형파 생성부(10) 내부의 제 1~4 인버터(I1~I4)를 거쳐 완전한 구형파로 변환된 후 한 사이클 신호는 주파수 분주부(20)에 입력되고, 다른 한 사이클 신호는 제1 낸드 게이트(NAND1)의 입력단에 인가된다. 또한, 상기 제1콘덴서(C1)에서 안정화된 신호는 제1 PMOS(PM1)와 제1 NMOS(NM1)로 구성되어 있는 인버터에서 반전되어 제2콘덴서(C2)에 걸리게된다.The signal stabilized in the first capacitor C1 is converted into a complete square wave through the first to fourth inverters I1 to I4 in the square wave generator 10, and then one cycle signal is input to the frequency divider 20. The other cycle signal is applied to the input terminal of the first NAND gate NAND1. In addition, the signal stabilized in the first capacitor C1 is inverted in the inverter composed of the first PMOS PM1 and the first NMOS NM1 to be caught by the second capacitor C2.

상기 제2콘덴서(C2)에 걸리는 전압의 파형은 첨부한 제4a도에 도시되어 있는 바와 같다고 가정하는 경우, 도시되어 있는 바와 같이 주파수가 적으므로 상기 제2콘덴서(C2)의 충반전시간이 충분히 확보되어 피크 전압은 약 2.8V 이상을 유지할 수 있다. 이때, 상기 제2콘덴서(C2)에 걸리는 전압이 2.3V이상이 되면 슈미트 트리거(S1)은 이 전압을 하이 입력으로 받아들여 출력은 로우상태가 된다.When the waveform of the voltage applied to the second capacitor C2 is assumed to be as shown in FIG. 4A, the frequency of the second capacitor C2 is small as shown, and thus the charging and discharging time of the second capacitor C2 is sufficient. Secured peak voltage can be maintained above about 2.8V. At this time, when the voltage applied to the second capacitor C2 becomes 2.3V or more, the Schmitt trigger S1 receives the voltage as a high input and the output becomes a low state.

상기 슈미트 트리거(S1)의 출력이 로우상태가 되면 제2 PMOS(PM2)는 온동작하게되고 제6인버터(I6)와 제7인버터(I7)은 상기 제2 PMOS(PM2)의 드레인 단자에 걸리는 전압을 유지시켜주게 된다. 이때, 상기 제2 PMOS(PM2)의 드레인 단자에서 출력되는 전압의 상태는 하이상태가 된다.When the output of the Schmitt trigger S1 becomes low, the second PMOS PM2 is turned on and the sixth inverter I6 and the seventh inverter I7 are applied to the drain terminal of the second PMOS PM2. To maintain the voltage. At this time, the voltage output from the drain terminal of the second PMOS PM2 becomes a high state.

그에따라, 제5인버터(I5)의 입력이 하이상태의 신호가 들러오므로, 그 출력은 로우상태가 되어 상기 인버터(I5)의 출력신호를 하나의 데이터 입력으로 하는 제1낸드 게이트(NAND1)는 다른 입력으로 제공되는 주파수 분주부(20)의 출력에 관계없이 항상 하이 상태의 출력신호를 유지하게 된다.Accordingly, since the input signal of the fifth inverter I5 is in the high state, the output thereof becomes the low state, so that the first NAND gate NAND1 which uses the output signal of the inverter I5 as one data input. Regardless of the output of the frequency dividing unit 20 provided to the other input will always maintain the output signal of the high state.

그러므로, 상기 제1낸드 게이트(NAND1)의 출력신호를 하나의 데이터 입력으로 하는 제3 낸드 게이트(NAND3)의 출력은 다른 데이터 입력인 제2 낸드 게이트(NAND2)의 출력신호에 따라 결정되는데, 이때, 상기 제2 낸드 게이트(NAND2)의 출력신호는 구형파 생성부(10)에서 발생되는 신호에 따른다.Therefore, the output of the third NAND gate NAND3 having the output signal of the first NAND gate NAND1 as one data input is determined according to the output signal of the second NAND gate NAND2 which is another data input. The output signal of the second NAND gate NAND2 depends on the signal generated by the square wave generator 10.

상술한 동작은 상기 발진자(RES)가 455KHz인 경우를 예로 설명하는 것으로, 만약 상기 발진자(RES)가 3.64MHz일 경우는 상기 제2콘덴서(C2)에 걸리는 전압의 주파수 파형은 첨부한 제4b도에 도시되어 있는 바와같이 큰 주파수를 가지므로 상기 제2콘덴서(C2)의 충반전시간이 충분히 확보되지 못해 피크 전압은 약 1.2V 이상을 유지할 수 없게된다. 이때, 상기 슈미트 트리거(S1)는 첨부한 제3도에 도시되어 있는 바와같이 입력전압이 최소한 2.3V이상을 유지하여야 입력신호가 하이상태라고 판단함으로 상기 제2콘덴서(C2)에 걸리는 전압이 1.2V이상이 되면 슈미트 트리거(S1)는 하이상태를 출력하게 된다.The above-described operation is described as an example in which the oscillator RES is 455 KHz. If the oscillator RES is 3.64 MHz, the frequency waveform of the voltage applied to the second capacitor C2 is shown in FIG. Since it has a large frequency as shown in Figure 2, the charging and discharging time of the second capacitor (C2) is not sufficiently secured, the peak voltage can not maintain more than about 1.2V. At this time, the Schmitt trigger (S1) is the voltage applied to the second capacitor (C2) is 1.2 by determining that the input signal is high only when the input voltage must be maintained at least 2.3V as shown in the attached Figure 3 When V is over, the Schmitt trigger S1 outputs a high state.

상기 슈미트 트리거(S1)의 출력이 하이상태가 되면 상기 제2PMOS(PM2)는 오프동작하게 되고 항상 온상태를 유지하고 있는 제2NMOS(NM2)에 의해 상기 제6인버터(I6)와 제7인버터(I7)은 상기 제2PMOS(PM2)의 드레인 단자에 걸리는 전압을 로우상태로 유지시켜주게 된다.When the output of the Schmitt trigger S1 becomes high, the second PMOS PM2 is turned off and the sixth inverter I6 and the seventh inverter are driven by the second NMOS NM2 which is always on. I7) maintains the voltage applied to the drain terminal of the second PMOS PM2 to a low state.

그에따라, 내부구동회로에 클럭을 공급하는 제3낸드 게이트의 출력은 주파수 분주부(20)의 출력신호에 따라 결정된다.Accordingly, the output of the third NAND gate that supplies the clock to the internal driver circuit is determined according to the output signal of the frequency divider 20.

상기와 같이 동작하는 본 발명에 따른 주파수 변별회로를 제공하면 발진자의 종류에 따라 다르게 발생되는 주파수에 관계없이 내부 회로에 안정적이고 정확한 클럭을 제공할 수 있으면서도, 필요에 따라 발진자를 자유롭게 교체할 수 있다는 효과가 있다.Providing the frequency discriminating circuit according to the present invention operating as described above, while providing a stable and accurate clock to the internal circuit regardless of the frequency generated differently according to the type of oscillator, the oscillator can be freely replaced as needed It works.

Claims

When a predetermined driving power is applied, an oscillator generating an arbitrary frequency and a clock signal generated by the oscillator are sequentially inverted in sequence to generate a square wave, and the square wave signal generated by the square wave generator is delayed in multiple stages to generate a frequency. A clock supply device having a frequency dividing unit for lowering the frequency, the clock supply device comprising: supplying a clock according to a signal generated by the square wave generating unit to an arbitrary device installed at a later stage according to a control signal or according to a signal generated by the frequency dividing unit Selective output means for supplying a clock; Voltage stabilization means for inputting a clock signal generated by the oscillator to maintain a predetermined voltage state; Voltage magnitude determination means for judging whether the voltage stabilization means receives a voltage state of an output signal and falls within a threshold range; And mode selection means for inputting a control signal to the selection output means in accordance with the determination signal according to the voltage magnitude output from the voltage magnitude determining means.

2. The apparatus of claim 1, wherein the selection output means comprises: a first NAND gate for performing a negative AND operation on a control signal generated by the mode selection means and an output signal of the square wave generator; A second NAND that performs an AND logic operation on the invert I5 for receiving the voltage signal applied to the drain terminal of the second NMOS, and inverts and outputs the output signal of the invert I5 and the signal output from the frequency divider; gate ; And a third NAND gate receiving the output signals of the first and second NAND gates and performing a negative AND operation.

2. The apparatus of claim 1, wherein the voltage stabilization means comprises: signal reversal means for receiving a signal input to the square wave generator and inverting and outputting the signal; And a voltage charging means for charging and charging according to a signal output from the signal inverting means and generating a charging voltage having a predetermined voltage according to the charging and discharging time.

2. The frequency discrimination circuit of claim 1, wherein the voltage magnitude determining means uses a Schmitt trigger to receive a signal stabilized by the voltage stabilizing means and generate an output signal having a constant voltage with respect to a voltage input of a predetermined band. .

The PMOS (MP2) according to any one of claims 1 to 4, wherein the mode selection means receives an output signal of the Schmitt trigger from a gate terminal and performs on / off operation, and the PMOS is always in an on operation state. NMOS (N2) for receiving the voltage applied to the drain terminal of the (MP2) to the drain terminal and conducts to ground, and when the PMOS (MP2) is in the on state inputs a high signal to the selection output means to generate the square wave It is possible to supply a clock signal according to the negative output signal, and when the PMOS (MP2) is in the on state to input a high signal to the selection output means to supply a clock signal according to the output signal of the frequency division unit Frequency discrimination circuit characterized in that.

The inverter of claim 5, wherein the mode selecting means receives an inverter I6 that receives the voltage applied to the drain terminal of the NMOS N2, and inverts and outputs the inverted output signal. And an inverter (I7) which keeps the state of the voltage applied to the drain terminal of the NMOS (MN2) constant by outputting to the input terminal of (I6).