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KR950034028A - 샘플링회로, 신호증폭기 및 화상표시장치 - Google Patents

샘플링회로, 신호증폭기 및 화상표시장치 Download PDF

Info

Publication number
KR950034028A
KR950034028A KR1019950007883A KR19950007883A KR950034028A KR 950034028 A KR950034028 A KR 950034028A KR 1019950007883 A KR1019950007883 A KR 1019950007883A KR 19950007883 A KR19950007883 A KR 19950007883A KR 950034028 A KR950034028 A KR 950034028A
Authority
KR
South Korea
Prior art keywords
circuit
channel transistor
inverting
sampling
image display
Prior art date
Application number
KR1019950007883A
Other languages
English (en)
Inventor
야스시 구보따
이찌로 시라끼
Original Assignee
쯔지 하루오
샤프 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP11922594A external-priority patent/JPH07327185A/ja
Priority claimed from JP11923894A external-priority patent/JP3717536B2/ja
Priority claimed from JP13915094A external-priority patent/JPH086523A/ja
Priority claimed from JP15501494A external-priority patent/JP3201910B2/ja
Application filed by 쯔지 하루오, 샤프 가부시끼가이샤 filed Critical 쯔지 하루오
Publication of KR950034028A publication Critical patent/KR950034028A/ko

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Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/34—DC amplifiers in which all stages are DC-coupled
    • H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
    • H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices

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  • Liquid Crystal Display Device Control (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

샘플링회로는 p채널트랜지스터측의 신호경로에 있어서의 후단이 2개의 반전회로에 제공되는 전원전압 VDD,VEE를, 그 이외의 반전회로에 제공되는 전압전압 VCC,VSS에 대해 플러스측으로 시프트시킨다. 이와 같은 전원구성에 의해, 영상신호선으로부터의 저전위측의 영상신호를 n채널트랜지스터에 의해 취입하고, 고전위측의 영상신호를 p채널트랜지스터에 의해 취입하여 데이타신호선에 제공한다. 이에 따라, 샘플링스위치의 도통시에 게이트입력전압을 작게할 수 있다. 또한, 상기와 같이 전원전압의 레벨을 시프트시킴으로써 소진폭의 신호에서도 서입 및 홀드가 가능하게 된다. 이에 따라, 내압이 낮은 소자를 사용한 경우에도 회로특성이 손상되지 않는다.

Description

샘플링회로, 신호증폭기 및 화상표시장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1 내지 제4실시예에 공통되는 화상표시장치의 구성을 보인 블럭도.

Claims (129)

  1. 병렬로 접속된 n채널 트랜지스터 및 p채널트랜지스터로 구성되고, 아날로그신호를 샘플링하는 CMOS구성의 샘플링스위치와, 일정주기의 타이밍신호를 반전시키는 복수단의 반전회로를 갖고, 타이밍신호를 2개의 경로로 분기시키고, 각각의 극성을 다르게 하여 상기 n채널 트랜지스터의 게이트전극과 상기 p채널트랜지스터의 게이트전극에 제공되는 분기회로를 포함하며, 상기 양 경로중 어느 일방을 통과하는 타이밍신호의 상기 샘플링스위치로의 입력레벨이 타이밍신호의 초단의 상기 반전회로로의 입력레벨과 다르도록 상기 반전회로의 출력레벨이 설정되는 샘플링회로.
  2. 제1항에 있어서, 상기 양 경로중 어느 일방에 있어서 입력단의 반전회로와 출력단의 반전회로에 각각 다른 전원전압이 제공되는 샘플링회로.
  3. 제2항에 있어서, 상기 전원전압이 최고치 및 최저치의 2개의 치로 설정되는 샘플링회로.
  4. 제2항에 있어서, 상기 양 경로중 어느 일방에 있어서 입력단의 반전회로와 출력단의 반전회로간에 설치되는 반전회로에 입출력단의 양 반전회로에 제공되는 전원전압의 중간치의 전원전압이 제공되는 샘플링회로.
  5. 제1항에 있어서, 상기 분기회로에 있어서의 반전회로의 모두가, 동일한 전원전압을 제공함과 아울러, 전원전압을 소정의 전압으로 제한하는 전압리미터를 갖는 샘플링회로.
  6. 제1항에 있어서, 상기 반전회로를 구성하는 각 소자가 박막트랜지스터로 구성되는 샘플링 회로.
  7. 병렬로 접속된 n채널트랜지스터와 p채널트랜지스터로 구성되고, 아날로그신호를 샘플링하는 CMOS 구성의 샘플링스위치와, 일정주기의 타이밍신호를 반전시키는 복수단의 반전회로를 갖고, 타이밍신호를 제1 및 제2경로로 분기시키고, 또한 각각의 극성을 다르게 하여 상기 n채널 트랜지스터의 게이트전극과 상기 p채널트랜지스터의 게이트전극에 제공되는 분기회로를 포함하며, 상기 제1및 제2경로를 통과하는 타이밍신호의 상기 샘플링스위치로의 입력 레벨이 타이밍신호의 초단의 상기 반전회로로의 입력레벨과 다르며, 또한 서로 다르도록 상기 반전회로의 출력레벨이 설정되어 있는 샘플링 회로.
  8. 제7항에 있어서, 상기 제1경로에 있어서 입력단의 반전회로에 출력단의 반전회로보다 높은 전원전압이 제공되는 한편 상기 제2경로에 있어서 입력단의 반전회로에 출력단의 반전회로보다 낮은 전원전압이 제공되는 샘플링회로.
  9. 제8항에 있어서, 상기 제1 및 제2경로에 있어서의 전원전압이 각각 최고치 및 최저치의 2개의 치로 설정되는 샘플링회로.
  10. 제8항에 있어서, 상기 제1 및 제2경로에 있어서 입력단의 반전회로와 출력단의 반전회로간에 설치되는 반전회로에 입출력단의 양 반전회로에 제공되는 전원전압의 중간치의 전원전압이 제공되는 샘플링회로.
  11. 제7항에 있어서, 상기 분기회로에 있어서의 반전회로의 모두가, 도일한 전원전압을 제공함과 아울러 전원전압을 소정의 전압으로 제한하는 전압리미터를 갖는 샘플링회로.
  12. 제7항에 있어서, 상기 반전회로를 구성하는 각 소자가 박막트랜지스터로 구성되는 샘플링회로.
  13. 매트릭스상태로 배열되어 표시를 행하는 화소, 화소에 데이타를 서입하는 데이타신호선, 병렬로 접속된 n채널트랜지스터와 p채널트랜지스터로 구성되고, 아날로그신호를 일정주기의 타이밍신호에 동기하여 샘플링함으로써 상기 데이타신호선에 제공하는 CMOS 구성의 샘플링스위치와, 타이밍신호를 반전시키는 복수단의 반전회로를 갖고, 적어도 상기 샘플링스위치 및 상기 반전회를 구성하는 각 소자가 박막트랜지스터로 이루어지며, 타이밍신호를 2개의 경로로 분기시키고, 또한 각각의 극성을 다르게 하여 상기 n채널 트랜지스터의 게이트전극과 상기 p채널트랜지스터의 게이트전극에 제공되는 분기회로를 포함하며, 상기 양 경로의 어느 일방을 통과하는 타이밍 신호의 상기 샘플링스위치로의 입력레벨이 타이밍신호의 초단의 상기 반전회로로의 입력레벨과 다르도록 상기 반전회로의 출력레벨이 설정되어 있는 데이타신호선구동회로를 포함하는 화상표시장치.
  14. 제13항에 있어서, 각 화소가 액정소자를 갖는 화상표시장치.
  15. 제13항에 있어서, 적어도 상기 화소 및 상기 데이타신호선구동회로가 절연기판상에 형성된 다결정실리콘박막상에 제공되어 있는 화상표시장치.
  16. 제15항에 있어서, 상기 각 화소가 액정소자를 갖는 화상표시장치.
  17. 제15항에 있어서, 상기 절연기판이 유리기판이고, 상기 각 소자가 600℃ 이하의 프로세스온도에서 제조되는 화상표시장치.
  18. 제17항에 있어서, 상기 각 화소가 액정소자를 갖는 화상표시장치.
  19. 제13항에 있어서, 적어도 상기 화소 및 상기 데이타신호선구동회로가 절연기판상에 형성된 단결정실리콘박막상에 제공되어 있는 화상표시장치.
  20. 제19항에 있어서, 상기 각 화소가 액정소자를 갖는 화상표시장치.
  21. 제19항에 있어서, 상기 절연기판이 유리기판이고, 상기 각 소자가 600℃ 이하의 프로세스온도에서 제조되는 화상표시장치.
  22. 제21항에 있어서, 상기 각 화소가 액정소자를 갖는 화상표시장치.
  23. 매트릭스상태로 배열되어 표시를 행하는 화소, 화소에 데이타를 서입하는 데이타신호선, 및 병렬로 접속된 n채널트랜지스터와 p채널트랜지스터로 구성되고, 아날로그신호를 일정주기의 타이밍신호에 동기하여 샘플링함으로써 상기 데이타신호선에 제공하는 CMOS 구성의 샘플링스위치와, 타이밍신호를 반전시키는 복수단의 반전회로를 갖고, 적어도 상기 샘플링스위치 및 상기 반전회로를 구성하는 각 소자가 박막트랜지스터로 이루어지며, 타이밍신호를 2개의 경로로 분기시키고, 또한 각각의 극성을 다르게 하여 상기 n채널 트랜지스터의 게이트전극과 상기 p채널트랜지스터의 게이트전극에 제공되는 분기회로를 포함하며, 상기 양 경로를 통과하는 타이밍신호의 상기 샘플링스위치로의 입력레벨이, 타이밍신호의 초단의 상기 반전회로로의 입력레벨과 다르며, 또한 서로 다르도록 상기 반전회로의 출력레벨이 설정되어 있는 데이타신호 선구동회로를 포함하는 화상표시장치.
  24. 제23항에 있어서, 상기 각 화소가 액정소자를 갖는 화상표시장치.
  25. 제23항에 있어서, 적어도 상기 화소 및 상기 데이타신호선구동회로가 절연기판상에 형성된 다결정실리콘박막상에 제공되어 있는 화상표시장치.
  26. 제25항에 있어서, 상기 각 화소가 액정소자를 갖는 화상표시장치.
  27. 제25항에 있어서, 상기 절연기판이 유리기판이고, 상기 각 소자가 600℃ 이하의 프로세스온도에서 제조되는 화상표시장치.
  28. 제27항에 있어서, 상기 각 화소가 액정소자를 갖는 화상표시장치.
  29. 제23항에 있어서, 적어도 상기 화소 및 상기 데이타신호선구동회로가 절연기판상에 형성된 단결정실리콘박막상에 제공되어 있는 화상표시장치.
  30. 제29항에 있어서, 상기 각 화소가 액정소자를 갖는 화상표시장치.
  31. 제29항에 있어서, 상기 절연기판이 유리기판이고, 상기 각 소자가 600℃ 이하의 프로세스온도에서 제조되는 화상표시장치.
  32. 제31항에 있어서, 각 화소가 액정소자를 갖는 화상표시장치.
  33. 병렬로 접속된 n채널트랜지스터와 p채널트랜지스터로 구성되고, 아날로그신호를 샘플링하는 CMOS 구성의 샘플링스위치와, 일정주기의 타이밍신호를 반전시키는 복수단의 반전회로 및 상기 반전회로와 동일한 반전기능을 갖고 동기신호에 따라 동작이 제어되는 동기형반전회로를 구비하며, 타이밍신호를 2개의 경로로 분기시키고, 또한 각각의 극성을 다르게 하여 상기 n채널 트랜지스터의 게이트전극과 상기 p채널트랜지스터의 게이트전극에 제공되는 분기회로를 포함하는 샘플링회로.
  34. 제33항에 있어서, 상기 동기형반전회로의 출력에 상기 동기형반전회로의 출력신호를 홀드하는 커패시터가 설치되는 샘플링회로.
  35. 제33항에 있어서, 상기 동기형반전회로의 차단에 2개의 상기 반전회로가 병렬로 또한 입출력이 서로 역행으로 접속된 반전회로쌍이 설치되는 샘플링회로.
  36. 제33항에 있어서, 상기 동기형반전회로의 차단에 상기 반전회로 및 상기 동기형반전회로와 역위상의 동기신호에 의해 동작이 제어되는 부(副)동기형반전회로가 병렬로 또한 입출력이 서로 역행으로 접속된 반전회로쌍이 설치되는 샘플링회로.
  37. 제33항에 있어서, 상기 샘플링스위치 및 상기 분기회로를 구성하는 각 소자가 박막트랜지스터로 구성되는 샘플링회로.
  38. 병렬로 접속된 n채널트랜지스터와 p채널트랜지스터로 구성되고, 아날로그신호를 샘플링하는 CMOS 구성의 샘플링스위치와, 일정주기의 타이밍신호를 반전시키는 복수단의 반전회로 및 동기신호에 따라 동작이 제어되는 전송스위치를 구비하며,타이밍신호를 2개의 경로로 분기시키고, 또한 각각의 극성을 다르게 하여 상기 n채널 트랜지스터의 게이트전극과 상기 p채널트랜지스터의 게이트전극에 제공되는 분기회로를 포함하는 샘플링회로.
  39. 제38항에 있어서, 상기 전송스위치가 n채널트랜지스터와 p채널트랜지스터가 병렬로 접속된 CMOS구성의 스위치인 샘플링회로.
  40. 제38항에 있어서, 상기 전송스위치의 출력에 상기 전송스위치의 출력신호를 홀드하는 커패시터가 설치되는 샘플링회로.
  41. 제40항에 있어서, 상기 전송스위치가 n채널트랜지스터와 p채널트랜지스터가 병렬로 접속된 CMOS구성의 스위치인 샘플링회로.
  42. 제38항에 있어서, 상기 전송스위치의 차단에 2개의 반전회로가 병렬로 또한 입출력이 서로 역행으로 접속된 반전회로쌍이 설치된 샘플링회로.
  43. 제42항에 있어서, 상기 전송스위치가 n채널트랜지스터와 p채널트랜지스터가 병렬로 접속된 CMOS구성의 스위치인 샘플링회로.
  44. 제42항에 있어서, 상기 반전회로쌍에 있어서 신호의 송출방향이 상기 전송스위치와 역행의 상기 반전회로의 출력과 상기 전송스위치의 출력사이에, 상기 전송스위치와 역위상의 동기신호에 의해 동작이 제어되는 부(副)전송스위치가 설치된 샘플링 회로.
  45. 제44항에 있어서, 상기 전송스위치가 n채널트랜지스터와 p채널트랜지스터가 병렬로 접속된 CMOS구성의 스위치인 샘플링회로.
  46. 제42항에 있어서, 상기 반전회로쌍에 있어서 신호의 송출방향이 상기 전송스위치와 역행의 상기 반전회로의 출력과 상기 전송스위치의 출력사이에, 상기 전송스위치와 동일한 동기신호에 의해 동작이 제어되는 부전송스위치가 설치되고, 상기 전송 스위치 및 상기 부전송스위치는 어느 일방이 n채널트랜지스터이고 타방이 p채널트랜지스터인 샘플링회로.
  47. 제38항에 있어서, 상기 샘플링스위치 및 분기회로를 구성하는 각 소자가 박막트랜지스터로 구성되는 샘플링회로.
  48. 병렬로 접속된 n채널트랜지스터와 p채널트랜지스터로 구성되고, 아날로그신호를 샘플링하는 CMOS구성의 샘플링스위치와, 일정주기의 타이밍신호를 반전시키는 복수단의 반전회로를 구비하며, 타이밍신호를 제2개의 경로로 분기시키고, 또한 각각의 극성을 다르게 하여 상기 n채널 트랜지스터의 게이트전극과 상기 p채널트랜지스터의 게이트전극에 제공되고, 또한 상기 양 경로의 일방에 있어서의 하나의 상기 반전회로의 출력에 커패시터가 설치되어 있는 분기회로를 포함하는 샘플링회로.
  49. 제48항에 있어서, 상기 양 경로중 상기 반전회로의 수가 적은 쪽에 상기 커피패시터가 설치되어 있는 샘플링회로.
  50. 제48항에 있어서, 상기 커패시터가 복수개소에 설치되어 있는 샘플링회로.
  51. 제48항에 있어서, 상기 샘플링스위치 및 상기 분기회로를 구성하는 각 소자가 박막트랜지스터로 구성되는 샘플링회로.
  52. 병렬로 접속된 n채널트랜지스터와 p채널트랜지스터로 구성되고, 아날로그신호를 샘플링하는 CMOS구성의 샘플링스위치와, 일정주기의 타이밍신호를 반전시키는 복수단의 반전회로를 구비하며, 타이밍신호를 제2개의 경로로 분기시키고, 또한 각각의 극성을 다르게 하여 상기 n채널 트랜지스터의 게이트전극과 상기 p채널트랜지스터의 게이트전극에 제공되고, 또한 상기 양 경로의 일방에 있어서의 하나의 상기 반전회로의 차단에 상기 반전회로보다 입력용량이 큰 부반전회로가 설치되어 있는 분기회로를 포함하는 샘플링회로.
  53. 제52항에 있어서, 상기 부반전회로를 구성하는 트랜지스터의 채널길이 또는 채널폭이, 상기 부반전회로가 설치되어 있지 않은 상기 경로에서 상기 부반전회로에 대응하는 상기 반전회로를 구성하는 트랜지스터의 채널길이 또는 채널폭보다도 크게 설정되어 있는 샘플링회로.
  54. 제52항에 있어서, 상기 부반전회로가 복수개 설치되어 있는 샘플링회로.
  55. 제52항에 있어서, 상기 샘플링스위치 및 상기 분기회로를 구성하는 각 소자가 박막트랜지스터로 구성되는 샘플링회로.
  56. 병렬로 접속된 n채널트랜지스터와 p채널트랜지스터로 구성되고, 아날로그신호를 샘플링하는 CMOS구성의 샘플링스위치와, 일정주기의 타이밍신호를 반전시키는 복수단의 반전회로를 구비하며, 타이밍신호를 2개의 경로로 분기시키고, 또한 각각의 극성을 다르게 하여 상기 n채널 트랜지스터의 게이트전극과 상기 p채널트랜지스터의 게이트전극에 제공되고, 또한 상기 양경로에 적어도 하나, 상수측의 상기 경로로 부터의 타이밍신호로 동작이 제어되는 동작제어형반전회로가 설치되어 있는 분기회로를 포함하는 샘플링회로.
  57. 제56항에 있어서, 상기 동작제어형반전회로가, 직렬로 접속되어 반전기능을 수행하는 제1 p채널트랜지스터 및 제1n채널 트랜지스터와, 상기 제1 p채널트랜지스터와 직렬로 접속된 제2 n채널 트랜지스터와, 상기 제1 n채널트랜지스터와 직렬로 접속된 제2 p채널트랜지스터를 갖고, 상기 제2 p채널트랜지스터 및 제2 n채널트랜지스터의 게이트전극에 동작제어용의 타이밍신호가 입력되는 샘플링회로.
  58. 제57항에 있어서, 상기 제2 n채널 트랜지스터가 고전위전원측에 배치되고, 상기 제2 p채널트랜지스터가 저전위전원측에 배치되는 샘플링회로.
  59. 제57항에 있어서, 상기 제2 n채널 트랜지스터가 저전위전원측에 배치되고, 상기 제2 p채널트랜지스터가 저전위전원측에 배치되는 샘플링회로.
  60. 제56항에 있어서, 상기 동작제어형반전회로의 출력에 상기 동작제어형반전회로의 출력신호를 홀드하는 커패시터가 배치되는 샘플링회로.
  61. 제56항에 있어서, 상기 동작제어형반전회로의 차단에 2개의 상기 반전회로가 병렬로 또한 입출력이 서로 역행으로 접속된 반전회로쌍이 설치되어 있는 샘플링회로.
  62. 제56항에 있어서, 상기 n채널트랜지스터의 게이트전극에 접속된 상기 경로에 있어서의 동작제어형반전회로가 2개의 입력이 단락된 NAND회로이고, 상기 p채널트랜지스터의 게이트전극에 접속된 상기 경로에 있어서의 동작제어형반전회로가 2개의 입력이 단략된 NOR회로인 샘플링회로.
  63. 제62항에 있어서, 상기 NAND회로가, 직렬로 접속되어 반전기능을 수행하는 제1 p채널트랜지스터 및 제1 n채널 트랜지스터와, 상기 제1 p채널트랜지스터와 병렬로 접속된 제2 n채널 트랜지스터와, 상기 제1 n채널 트랜지스터와 직렬로 접속된 제2 p채널트랜지스터를 갖고, 상기 제1 p채널트랜지스터가 고전위전원측에 배치되고, 상기 제2 p채널 트랜지스터가 저전위전원측에 배치되며, 상기 NOR회로가, 직렬로 접속되어 반전기능을 수행하는 제1 p채널트랜지스터 및 제1 n채널 트랜지스터와, 상기 제1 n채널 트랜지스터와 병렬로 접속된 제2 p채널 트랜지스터와 상기 제1 p채널 트랜지스터와 직렬로 접속된 제2 n채널 트랜지스터를 갖고, 상기 제1 n채널 트랜지스터가 저전위전원측에 배치되고, 상기 제2 n채널 트랜지스터가 고전위전원측에 배치되고, 상기 제2 p채널트랜지스터 및 상기 제2 n채널 트랜지스터의 게이트전극에 동작제어용의 타이밍신호가 입력되는 샘플링회로.
  64. 제56항에 있어서, 상기 샘플링스위치 및 상기 분기회로를 구성하는 각 소자가박막트랜지스터로 구성되는 샘플링회로.
  65. 매트릭스상태로 배열되어 표시를 행하는 화소, 화소에 데이타를 서입하는 데이타신호선, 및 병렬로 접속된 n채널트랜지스터와 p채널트랜지스터로 구성되고, 아날로그신호를 일정주기의 타이밍신호에 동기하여 샘플링함으로써 상기 데이타신호선에 제공하는 CMOS 구성의 샘플링스위치와, 타이밍신호를 반전시키는 복수단의 반전회로 및 상기 반전회로와 동일한 반전기능을 구비하여 동기신호에 따라 동작에 제어되는 동기형반전회로를 갖고, 적어도 상기 샘플링스위치, 상기 반전회로 및 상기 동기형반전회로를 구성하는 각 소자가 박막 트랜지스터로 이루어지며, 타이밍 신호를 2개의 경로로 분기시키고, 또한 각각의 극성을 다르게 하여 상기 n채널 트랜지스터의 게이트전극과 상기 p채널트랜지스터의 게이트전극에 제공되는 분기회로를 구비하는 데이타신호선구동회로를 포함하는 화상표시장치.
  66. 제65항에 있어서, 상기 각 화소가 액정소자를 갖는 화상표시장치.
  67. 제65항에 있어서, 적어도 상기 화소 및 상기 데이타신호선구동회로가 절연기판상에 형성된 다결정실리콘박막상에 제공되어 있는 화상표시장치.
  68. 제67항에 있어서, 상기 각 화소가 액정소자를 갖는 화상표시장치.
  69. 제65항에 있어서, 적어도 상기 화소 및 상기 데이타신호선구동회로가 절연기판상에 형성된 단결정실리콘박막상에 제공되어 있는 화상표시장치.
  70. 제69항에 있어서, 상기 각 화소가 액정소자를 갖는 화상표시장치.
  71. 매트릭스상태로 배열되어 표시를 행하는 화소, 화소에 데이타를 서입하는 데이타신호선, 및 병렬로 접속된 n채널트랜지스터와 p채널트랜지스터로 구성되고, 아날로그신호를 일정주기의 타이밍신호에 동기하여 샘플링함으로써 상기 데이타신호선에 제공하는 CMOS 구성의 샘플링스위치와, 타이밍신호를 반전시키는 복수단의 반전회로 및 동기신호에 의해 동작이 제어되는 전송스위치를 갖고, 적어도 상기 샘플링스위치, 상기 반전회로 및 상기 전송스위치를 구성하는 각 소자가 박막트랜지스터로 이루어지며, 타이밍신호를 2개의 경로로 분기시키고, 또한 각각의 극성을 다르게 하여 상기 n채널 트랜지스터의 게이트전극과 상기 p채널트랜지스터의 게이트전극에 제공되는 분기회로를 구비한 데이타신호선구동회로를 포함하는 화상표시장치.
  72. 제71항에 있어서, 상기 각 화소가 액정소자를 갖는 화상표시장치.
  73. 제71항에 있어서, 적어도 상기 화소 및 상기 데이타신호선구동회로가 절연기판상에 형성된 다결정실리콘박막상에 제공되어 있는 화상표시장치.
  74. 제73항에 있어서, 상기 각 화소가 액정소자를 갖는 화상표시장치.
  75. 제71항에 있어서, 적어도 상기 화소 및 상기 데이타신호선구동회로가 절연기판상에 형성된 단결정실리콘박막상에 제공되어 있는 화상표시장치.
  76. 제75항에 있어서, 상기 각 화소가 액정소자를 갖는 화상표시장치.
  77. 매트릭스상태로 배열되어 표시를 행하는 화소, 화소에 데이타를 서입하는 데이타신호선, 및 병렬로 접속된 n채널트랜지스터와 p채널트랜지스터로 구성되고, 아날로그신호를 일정주기의 타이밍신호에 동기하여 샘플링함으로써 상기 데이타신호선에 제공하는 CMOS 구성의 샘플링스위치와, 타이밍신호를 반전시키는 복수단의 반전회로를 갖고, 적어도 상기 샘플링스위치 및 상기 반전회로를 구성하는 각 소자가 박막트랜지스터로 이루어지며, 타이밍신호를 2개의 경로로 분기시키고, 또한 각각의 극성을 다르게 하여 상기 n채널 트랜지스터의 게이트전극과 상기 p채널트랜지스터의 게이트전극에 제공하며, 또한 상기 양 경로의 일방에 있어서의 하나의 상기 반전회로의 출력에 커패시터가 설치되어 있는 분기회로를 구비하는 데이타신호선구동회로를 포함하는 화상표시장치.
  78. 제77항에 있어서, 상기 각 화소가 액정소자를 갖는 화상표시장치.
  79. 제77항에 있어서, 적어도 상기 화소 및 상기 데이타신호선구동회로가 절연기판상에 형성된 다결정실리콘박막상에 제공되어 있는 화상표시장치.
  80. 제79항에 있어서, 상기 각 화소가 액정소자를 갖는 화상표시장치.
  81. 제77항에 있어서, 적어도 상기 화소 및 상기 데이타신호선구동회로가 절연기판상에 형성된 단결정실리콘박막상에 제공되어 있는 화상표시장치.
  82. 제81항에 있어서, 상기 각 화소가 액정소자를 갖는 화상표시장치.
  83. 매트릭스상태로 배열되어 표시를 행하는 화소, 화소에 데이타를 서입하는 데이타신호선, 및 병렬로 접속된 n채널트랜지스터와 p채널트랜지스터로 구성되고, 아날로그신호를 일정주기의 타이밍신호에 동기하여 샘플링함으로써 상기 데이타신호선에 제공하는 CMOS 구성의 샘플링스위치와, 타이밍신호를 반전시키는 복수단의 반전회를 갖고, 적어도 상기 샘플링스위치 및 상기 반전회로를 구성하는 각 소자가 박막트랜지스터로 이루어지며, 타이밍신호를 2개의 경로로 분기시키고, 또한 각각의 극성을 다르게 하여 n채널 트랜지스터의 게이트전극과 상기 p채널트랜지스터의 게이트전극에 제공하며, 또한 상기 양 경로의 일방에 있어서의 하나의 상기 반전회로의 차단에 상기 반전회로보다 입력용량이 큰 부반전회로가 설치되어 있는 분기회로를 포함하는 데이타신호선구동회로를 포함하는 화상표시장치.
  84. 제83항에 있어서, 상기 각 화소가 액정소자를 갖는 화상표시장치.
  85. 제83항에 있어서, 적어도 상기 화소 및 상기 데이타신호선구동회로가 절연기판상에 형성된 다결정실리콘박막상에 제공되어 있는 화상표시장치.
  86. 제85항에 있어서, 상기 각 화소가 액정소자를 갖는 화상표시장치.
  87. 제83항에 있어서, 적어도 상기 화소 및 상기 데이타신호선구동회로가 절연기판상에 형성된 단결정실리콘박막상에 제공되어 있는 화상표시장치.
  88. 제87항에 있어서, 상기 각 화소가 액정소자를 갖는 화상표시장치.
  89. 매트릭스상태로 배열되어 표시를 행하는 화소, 화소에 데이타를 서입하는 데이타신호선, 및 병렬로 접속된 n채널트랜지스터와 p채널트랜지스터로 구성되고, 아날로그신호를 일정주기의 타이밍신호에 동기하여 샘플링함으로써 상기 데이타신호선에 제공하는 CMOS 구성의 샘플링스위치와, 타이밍신호를 반전시키는 복수단의 반전회를 갖고, 적어도 상기 샘플링스위치 및 상기 반전회로를 구성하는 각 소자가 박막트랜지스터로 이루어지며, 타이밍신호를 2개의 경로로 분기시키고, 또한 각각의 극성을 다르게 하여 상기 n채널 트랜지스터의 게이트전극과 상기 p채널트랜지스터의 게이트전극에 제공하며, 또한 상기 양 경로에 적어도 하나, 상수측의 상기 경로로 부터의 타이밍신호로 동작이 제어되는 동작제어형반전회로가 설치되어 있는 분기회로를 포함하는 데이타신호선구동회로를 포함하는 화상표시장치.
  90. 제89항에 있어서, 상기 각 화소가 액정소자를 갖는 화상표시장치.
  91. 제89항에 있어서, 적어도 상기 화소 및 상기 데이타신호선구동회로가 절연기판상에 형성된 다결정실리콘박막상에 제공되어 있는 화상표시장치.
  92. 제91항에 있어서, 상기 각 화소가 액정소자를 갖는 화상표시장치.
  93. 제89항에 있어서, 적어도 상기 화소 및 상기 데이타신호선구동회로가 절연기판상에 형성된 단결정실리콘박막상에 제공되어 있는 화상표시장치.
  94. 제93항에 있어서, 상기 각 화소가 액정소자를 갖는 화상표시장치.
  95. 서로 병렬접속되고 각각 입력신호를 거의 선형증폭하는 제1 및 제2증폭회로를 포함하고, 입력신호의 레벨이 증대하는 레벨변화에 대한 응답속도가, 상기 제2증폭회로보다 상기 제1증폭회로에서 크게 되도록 설정되어 있고, 입력신호의 레벨이 감소하는 레벨변화에 대한 응답속도가 상기 제1증폭회로보다 상기 제2회로에서 크게 되도록 설정되는 신호증폭기.
  96. 제95항에 있어서, 상기 제1증폭회로가, 복수의 MOS형 n채널트랜지스터가 직렬접속되어 구성되는 캐스코드형 선형회로이고, 상기 제2증폭회로가, 복수의 MOS형 p채널트랜지스터가 직렬접속되어 구성되는 캐스코드형 선형회로인 신호증폭기.
  97. 제95항에 있어서, 상기 제1 및 제2증폭회로가, 복수의 MOS형 n채널트랜지스터 및 p채널트랜지스터로 구성되고 전단에 배치되는 차동증폭기와, MOS형 n채널트랜지스터 및 p채널트랜지스터로 구성되고 후단에 배치되는 소스폴로워회로로 구성되는 신호증폭기.
  98. 제95항에 있어서, 상기 제1증폭회로가, 입력신호를 거의 선형증폭하는 제1선형회로와, 상기 제1선형회로의 출력신호를 거의 선형증폭하는 제2선형회로를 갖고, 상기 제2증폭회로가, 입력신호를 거의 선형증폭하는 제3선형회로와, 상기 제3선형회로의 출력신호를 거의 선형증폭하는 제4선형회로를 갖는 신호증폭기.
  99. 제98항에 있어서, 상기 제2선형회로가, 복수의 MOS형 n채널트랜지스터가 직렬접속되어 구성되는 캐스코드형 선형회로이고, 상기 제4선형회로가, 복수의 MOS형 p채널트랜지스터가 직렬접속되어 구성되는 캐스코드형 선형회로인 신호증폭기.
  100. 제98항에 있어서, 상기 제2 및 제4선형회로가, MOS형 n채널트랜지스터 및 p채널트랜지스터로 구성되는 전단의 차동증폭기와, MOS형 n채널트랜지스터 및 p채널트랜지스터로 구성되는 후단의 소스폴로워회로로 구성되는 신호증폭기.
  101. 제98항에 있어서, 상기 제1선형회로가 MOS형 p채널트랜지스터로 구성되고, 상기 제3선형회로가 MOS형 n채널트랜지스터로 구성되는 신호증폭기.
  102. 제95항에 있어서, 상기 제1 및 제2증폭회로가, 절연기판상에 형성된 다결정실리콘박막상에 제공되어 있는 신호증폭기.
  103. 제95항에 있어서, 상기 제1 및 제2증폭회로가, 절연기판상에 형성된 단결정실리콘박막상에 제공되어 있는 신호증폭기.
  104. 서로 직렬접속되고, 입력신호를 거의 선형증폭하는 MOS형의 p채널트랜지스터로 이루어지는 선형회로 및 입력신호를 거의 선형증폭하는 MOS형의 n채널트랜지스터로 이루어지는 선형회로를 포함하고, 상기 p채널트랜지스터 및 n채널트랜지스터중 채널폭당 콘덕턴스가 큰 쪽의 트랜지스터로 이루어지는 상기 선형회로가 최종단에 배치되어 있는 신호증폭기.
  105. 매트릭스상태로 배열되어 표시를 행하는 화소, 화소에 데이타를 서입하는 데이타신호선, 및 서로 병렬 접속되고 각각 입력신호를 거의 선형증폭하는 제1 및 제2증폭회로를 포함하고, 제1 및 제2증폭회로를 구성하는 각 소자가 박막트랜지스터로 이루어지며, 입력신호의 레벨이 증대하는 레벨변화에 대한 응답속도가, 상기 제2증폭회로보다 상기 제1증폭회로에서 크게 되도록 설정되어 있고, 입력신호의 레벨이 감소하는 레벨변화에 대한 응답속도가, 상기 제1증폭회로보다 상기 제2회로에서 크게 되도록 설정되는 신호증폭기를 구비하며, 상기 신호증폭기에 의해 증폭된 신호를 상기 데이타신호선에 제공하는 데이타신호선구동회로를 포함하는 화상표시장치.
  106. 제105항에 있어서, 적어도 상기 화소 및 상기 데이타신호선구동회로가 동일한 절연기판상에 설치된 화상표시장치.
  107. 매트릭스상태로 배열되어 표시를 행하는 화소, 화소에 데이타를 서입하는 데이타신호선, 및 서로 직렬접속되고 각각 입력신호를 거의 선형증폭하는 MOS형 p채널트랜지스터로 이루어지는 선형회로 및 입력신호를 거의 선형증폭하는 MOS형 n채널 트랜지스터로 이루어지는 선형회로를 포함하고, 상기 선형회로를 구성하는 각 소자가 박막트랜지스터로 이루어지며, 상기 p채널트랜지스터 및 n채널 트랜지스터중 채널폭당 콘덕턴스가 큰 쪽의 트랜지스터로 이루어지는 상기 선형회로가 후단에 배치되어 있는 신호증폭기를 구비하고, 상기 신호증폭기에 의해 증폭된 신호를 상기 데이타신호선에 제공하는 데이타신호선구동회로를 포함하는 화상표시장치.
  108. 제107항에 있어서, 적어도 상기 화소 및 상기 데이타신호선구동회로가 동일한 절연기판상에 설치된 화상표시장치.
  109. 서로 직렬접속되고 각각 입력신호를 거의 선형증폭하며, 각각 다른 전압에 의해 구동되는 복수의 선형회로를 포함하는 신호증폭기.
  110. 제109항에 있어서, 상기 각 선형회로에 제공되는 전원전압은 본 신호증폭기의 선형동작영역이 최대로되도록 각각 소정의 치로 설정되어 있는 신호증폭기.
  111. 제110항에 있어서, 상기 각 선형회로가, 직렬로 접속된 동일극성의 MOS형의 2개의 트랜지스터로 이루어지고, 상기 트랜지스터의 일방의 게이트전극에 입력신호가 제공되고, 상기 트랜지스터의 타방의 게이트전극에 그 트랜지스터가 포화영역에서 동작하기 위한 바이어스전압이 인가되는 소스폴로워형 선형회로인 신호증폭기.
  112. 제109항에 있어서, 상기 선형회로가, 절연기판상에 형성된 단결정실리콘박막상에 제공되어 있는 신호증폭기.
  113. 제109항에 있어서, 상기 선형회로가, 절연기판상에 형성된 다결정실리콘박막상에 제공되어 있는 신호증폭기.
  114. 서로 직렬접속되고, 입력신호를 거의 선형증폭하며, 동일한 전원전압에 의해 구동되는 복수의 선형회로를 포함하고, 상기 각 선형회로가 전원전압을 소정의 전압으로 제한하는 전압리미터를 갖는 신호증폭기.
  115. 제114항에 있어서, 상기 전압리미터가, 게이트전극과 드레인전극의 단락된 n채널트랜지스터 및 p채널트랜지스터로 이루어지는 신호증폭기.
  116. 제114항에 있어서, 상기 전압리미터가 저항으로 이루어지는 신호증폭기.
  117. 제114항에 있어서, 상기 선형회로가, 절연기판상에 형성된 단결정실리콘박막상에 제공되어 있는 신호증폭기.
  118. 제114항에 있어서, 상기 선형회로가, 절연기판상에 형성된 다결정실리콘박막상에 제공되어 있는 신호증폭기.
  119. 교호로 직렬접속된, MOS형 n채널트랜지스터로 이루어지는 NMOS선형회로 및 MOS형 p채널트랜지스터로 이루어지는 PMOS선형회로를 포함하고, 상기 NMOS 선형회로의 단수 n 및 상기 PMOS형 선형회로의 단수 m(n,m은 정의 정수)가, 상기 NMOS 트랜지스터의 전압시프트 Vbn및 상기 PMOS 트랜지스터의 전압시프트 Vbp에서 식 n·Vbn+ m·Vbp= 0 으로 표시되는 관계를 만족하는 신호증폭기.
  120. 제119항에 있어서, 상기 NMOS 선형회로 및 상기 PMOS형 선형회로가, 직렬로 접속된 동일극성의 MOS형의 2개의 트랜지스터로 이루어지고, 상기 트랜지스터의 일방의 게이트전극에 입력신호가 제공되고, 상기 트랜지스터의 타방의 게이트전극에 그 트랜지스터가 포화영역에서 동작하기 위한 바이어스전압이 인가되는 소스폴로워형 선형회로인 신호증폭기.
  121. 제119항에 있어서, 상기 선형회로가, 절연기판상에 형성된 단결정실리콘박막상에 제공되어 있는 신호증폭기.
  122. 제119항에 있어서, 상기 선형회로가, 절연기판상에 형성된 다결정실리콘박막상에 제공되어 있는 신호증폭기.
  123. 서로 직렬접속된, MOS형 n채널트랜지스터로 이루어지는 NMOS 선형회로 및 MOS p채널트랜지스터로 이루어지는 PMOS형 선형회로를 포함하고, 상기 n채널트랜지스터 및 p채널트랜지스터가 데프레이션형 트랜지스터로 이루어지는 신호증폭기.
  124. 제123항에 있어서, 상기 선형회로가, 절연기판상에 형성된 단결정실리콘박막상에 제공되어 있는 신호증폭기.
  125. 제123항에 있어서, 상기 선형회로가, 절연기판상에 형성된 다결정실리콘박막상에 제공되어 있는 신호증폭기.
  126. 매트릭스상태로 배열되어 표시를 행하는 화소, 화소에 데이타를 서입하는 데이타신호선, 및 서로 직렬접속되고, 입력신호를 거의 선형증폭하며, 동일한 전원전압에 의해 구동되는 복수의 선형회로를 포함하며, 상기 각 선형회로가 전원전압을 소정의 전압으로 제한하는 전압리미터를 가지며, 상기 신호증폭기에 의해 증폭된 신호를 상기 데이타신호선에 제공되는 데이타신호선구동회로를 포함하는 화상표시장치.
  127. 제126항에 있어서, 적어도 상기 화소 및 상기 데이타신호선구동회로가 동일한 절연기판상에 설치된 화상표시장치.
  128. 매트릭스상태로 배열되어 표시를 행하는 화소, 화소에 데이타를 서입하는 데이타신호선, 및 서로 직렬로 접속된, MOS형 n채널트랜지스터로 이루어지는 NMOS형선형회로 및 MOS형 p채널트랜지스터로 이루어지는 PMOS형선형회로를 포함하고, 상기 NMOS 선형회로의 단수 n 및 상기 PMOS형 선형회로의 단수 m(n,m은 정의 정수)가, 상기 NMOS 트랜지스터의 전압시프트 Vbn및 상기 PMOS 트랜지스터의 전압시프트 Vbp에서, 식 n·Vbn+ m·Vbp= 0 으로 표시되는 관계를 만족하는 신호증폭기를 구비하며, 상기 신호증폭기에 의해 증폭된 신호를 상기 데이타신호선에 제공하는 데이타신호선구동회로를 포함하는 화상표시장치.
  129. 제128항에 있어서, 적어도 상기 화소 및 상기 데이타신호구동회로가 동일한 절연기판상에 설치된 화상표시장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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