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KR950027822A - 전압레벨변환회로 - Google Patents

전압레벨변환회로 Download PDF

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Publication number
KR950027822A
KR950027822A KR1019950006534A KR19950006534A KR950027822A KR 950027822 A KR950027822 A KR 950027822A KR 1019950006534 A KR1019950006534 A KR 1019950006534A KR 19950006534 A KR19950006534 A KR 19950006534A KR 950027822 A KR950027822 A KR 950027822A
Authority
KR
South Korea
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signal
circuit
mos transistor
channel mos
gate
Prior art date
Application number
KR1019950006534A
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English (en)
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KR100186917B1 (ko
Inventor
히로시게 히라노
Original Assignee
모리시다 요이치
마쯔시다 덴기 산교 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 모리시다 요이치, 마쯔시다 덴기 산교 가부시끼가이샤 filed Critical 모리시다 요이치
Publication of KR950027822A publication Critical patent/KR950027822A/ko
Application granted granted Critical
Publication of KR100186917B1 publication Critical patent/KR100186917B1/ko

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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
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Abstract

전압레벨 변환회로에 있어서, 입력신호의 전압원이 저전압인 경우 또는 입 력신호의 전압원과 전압레벨변환회로의 전압원과 전위차가 클 경우에 온 상태로 되기 쉬운 P 채널형 MOS 트랜지스터의 소스와, 전압레벨변환회로의 전압원간에 P 채널형 MOS 트랜지스터(조기 컷오프 회로)를 배치하고, 이 P 채널형 MOS 트랜지스터의 게이트에 전압레벨변환회로희 입력신호를 입력한다. 따라서, 이 P채널형 MOS트랜지스터는 상기 온 상태로 되기 쉬운 P 채널형 MOS 트랜지스터 보다도 조기에 오프 상태로 되므로 전압레벨변환회로의 출력신호의 전압레벨을 신속하게 “L” 레벨에 확정할 수 있다.

Description

전압레벨변환회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 전압레벨변환회로의 제1실시예의 구성을 표시하는 도면,
제2도는 본 발명의 전압레벨변환회로의 제1실시예의 동작타이밍도,
제3도는 본 발명의 전압레벨변환회로의 제1실시예의 구성을 표시하는 도면,
제4도는 본 발명의 전압레벨변환회로의 제2실시예의 구성을 표시하는 도면,
제5도는 본 발명의 전압레벨변환회로의 제2실시예의 동작타이밍도,
제6도는 본 발명의 전압레벨변환회로의 제3실시예의 구성을 표시하는 도면.

Claims (29)

  1. 입력신호를 반전하는 신호반전회로와, 상기 입력신호의 전위보다도 높은 전위의 전압원을 전원으로 하는 레벨시프터로 되고, 상기 레벨시프터는 동일 도전형의 제1및 제2의 MOS트랜지스터와, 상기 MOS 트랜지스터는 반대의 도전형의 제1 및 제2의 MOS 스위치 소자와 전하공급회로로 되고, 상기 양 MOS 트랜지스터는 소스가 상기 전압원에 접속되고, 상기 제1의 MOS트랜지스터는 드레인이 제2의 MOS트랜지스터의 게이트 및 제1의 MOS스위치 소자에 접속되고, 상기 제2의 MOS트랜지스터는 드레인이 상기 제1의 MOS트랜지스터의 게이트 및 제2의 MOS 스위치 소자에 접속되고, 상기 제1의 MOS 스위치 소자는 접지전위를 상기 제2의 MOS 트랜지스터의 게이트에 공급하고 또는 그 공급을 정지하고, 상기 제2의 MOS스위치 소자는 접지되고, 상기 제1 및 제2의 MOS스위치 소자중 어느건가 한쪽은 상기 신호 반전회로에의 입력신호로 제어되고, 다른쪽은 상기 신호반전회로의 출력신호로 제어되고, 상기 제2의 MOS트랜지스터의 드레인의 전위가 상기 레벨시프터의 출력신호이고, 상기 전하공급회로는 상기 신호반전회로에의 입력신호가 L레벨에서 H레벨로 천이할 때에 상기 제2의 MOS 트랜지스터의 게이트에 전하를 공급하는 것을 특징으로 하는 전압레벨변환회로.
  2. 제1항에 있어서, 제1의 MOS스위치 소자는 소스에 신호반전회로에의 입력신호가 입력되고, 이 제1의 MOS 스위치 소자에 의해 신호반전회로를 겸용하는 것을 특징으로 하는 전압레벨변환회로.
  3. 제2항에 있어서, 제1 및 제2의 MOS 트랜지스터는 P채널형 MOS 트랜지스터로 되고, 제1 및 제2의 MOS 스위치 소자는 N채널형 MOS 트랜지스터로 되는 것을 특징으로 하는 전압레벨변환회로.
  4. 제3항에 있어서, 전하공급회로는, 신호반전회로에의 입력신호가 L 레벨에서 H 레벨로 천이할 때에 상기 신호반전회로에의 입력신호의 전위를 넘은 전위의 신호를 발생하고, 이 신호를 제1의 N 채널형 MOS 스위치 소자의 게이트에 입력하는 신호발생회로인 것을 특징으로 하는 전압레벨변환회로.
  5. 제4항에 있어서, 신호발생회로는, 신호반전회로에의 입력신호를 반전하는 부정회로와, 상기 부정회로의 출력 신호를 소정시간 지연하고 또한 반전하는 지연회로와, 상기 부정회로의 출력신호와 상기 지연회로의 출력신호와의 논리합을 부정한 신호를 얻는 NOR 게이트와, 상기 신호반전회로에의 입력신호의 전압원에 소스 및 게이트가 접속된 제3의 N 채널형 MOS 트랜지스터와, 상기 제3의 N 채널형 MOS 트랜지스터의 드레인과 상기 NOR 게이트간에 배치된 커패시터로 되고, 상기 제3의 N채널형 MOS트랜지스터의 드레인에 상기 신호반전회로에의 입력신호의 전위를 넘은 전위의 신호를 발생시키는 것을 특징으로 하는 전압레벨변환회로.
  6. 제3항에 있어서, 전하공급회로는, 신호반전회로에의 입력신호가 L 레벨에서 H 레벨로 천이하기 이전에, 상기 신호반전회로에의 입력신호의 전위를 넘는 전위의 신호를 발생하고, 이 신호를 제1의 N 채널형 MOS 스위치 소자의 게이트에 입력하는 신호발생회로인 것을 특징으로 하는 전압레벨변환회로.
  7. 제3항에 있어서, 전하공급회로는, 신호반전회로에의 입력신호가 L 레벨에서 H 레벨로 천이할 때에 상기 신호반전회로에의 입력신호의 전위를 넘는 전위의 신호를 발생하고, 이 신호를 제2의 P 채널형 MOS 트랜지스터의 게이트에 입력하는 신호승압회로인 것을 특징으로 하는 전압레벨변환회로.
  8. 제3항에 있어서, 전하공급회로는, 신호반전회로에의 입력신호가 L 레벨에서 H 레벨로 천이하기 이전에, 상기 신호반전회로에의 입력신호의 전위를 넘는 전위의 신호를 발생하고, 이 신호를 제1의 N 채널형 MOS 스위치 소자의 게이트에 입력하는 신호발생회로와, 신호반전회로에의 입력신호가 L 레벨에서 H 레벨로 천이한 때에 상기 신호반전회로에의 입력 신호의 전위를 넘는 전위의 신호를 발생하고, 이 신호를 제2의 P 채널형 MOS 트랜지스터의 게이트에 입력하는 신호승압회로 되는 것을 특징으로 하는 전압레벨변환회로.
  9. 제6항 또는 제8항에 있어서, 신호발생회로는, 이 신호발생회로에의 입력신호를 반전하는 부정회로와, 상기 부정회로의 출력신호를 소정시간 지연하고 또한 반전하는 지연회로와, 상기 부정회로의 출력신호와 상기 지연회로의 출력신호와의 논리합을 부정한 신호를 얻는 NOR 게이트와, 신호반전회로에의 입력신호의 전압원에 소스 및 게이트가 접속된 제3의 N 채널형 MOS 트랜지스터와, 상기 제3의 N 채널형 MOS 트랜지스터의 드레인과 상기 NOR 게이트간에 배치된 커패시터로 되고, 상기 지연회로의 출력신호를 상기 신호반전회로에의 입력신호로 하고, 상기 제3의 N채널형 MOS 트랜지스터의 드레인에 상기 신호반전회로에의 입력신호의 전위를 넘은 전위의 신호를 발생시키는 것을 특징으로 하는 전압레벨변환회로.
  10. 제7항 또는 제8항에 있어서, 제1의 N 채널형 MOS 스위치 소자는 게이트에 신호반전회로에의 입력신호의 전압원이 접속되고, 신호승압회로는 신호반전회로에의 입력신호를 지연하는 신호지연회로와 커패시터와의 직렬회로로 되고, 상기 직렬회로의 커패시터는 제2의 P 채널형 MOS 트랜지스터의 게이트에 입력하는 신호승압회로인 것을 특징으로 하는 전압레벨변환회로.
  11. 제3항에 있어서, 전하공급회로는, 신호반전회로에의 입력신호가 L 레벨일 때에 제1의 N 채널형 MOS 트랜지스터의 게이트의 전위를 레벨시프터의 출력신호의 전압원의 전위로 제어하고, 상기 신호반전회로에의 입력신호가 H 레벨일 때에 상기 제1의 N 채널형 MOS 트랜지스터의 게이트의 전위를 신호반전회로에의 입력신호의 전압원의 전위로 제어하는 전위제어회로인 것을 특징으로 하는 전압레벨변환회로.
  12. 제3항에 있어서, 전하공급회로는, 신호반전회로에의 입력신호가 L 레벨일 때에 제1의 N 채널형 MOS 트랜지스터의 게이트의 전위를 레벨시프터의 출력신호의 전압원의 전위로 제어하고, 상기 신호반전회로에의 입력신호가 H 레벨시에 상기 제1의 N 채널형 MOS 트랜지스터의 게이트의 전위를 접지전위로 제어하는 동시에, 상기 제1의 N 채널형 MOS 트랜지스터에 병렬접속된 제3의 N 채널형 MOS 스위치 소자를 구비하고, 상기 제3의 N 채널형 MOS 스위치 소자의 게이트의 전위를 상기 신호반전회로에의 입력신호가 L 레벨시에 접지전위로 제어하고, 상기 신호반전회로에의 입력신호가 H 레벨일 때에 상기 신호반전 회로에의 입력신호의 전압원의 전위로 제어하는 전위제어회로인 것을 특징으로 하는 전압레벨변환회로.
  13. 입력신호를 반전하는 신호반전회로와, 상기 입력반전회로에의 입력신호의 전위보다도 높은 전위의 전암원을 전원으로 하는 레벨시프터로 되고, 상기 레벨시프터는 동일 도전형의 제1 및 제2의 MOS 트랜지스터와, 상기 MOS 트랜지스터는 반대의 도전형의 제1 및 제2의 MOS 스위치 소자와, 조기 컷오프 회로로 되고, 상기 양 MOS 트랜지스터는 소스가 상기 전압원에 접속되고, 상기 제1의 MOS 트랜지스터는 드레인이 제2의 MOS 트랜지스터의 게이트 및 제1의 MOS 스위치 소자에 접속되고, 상기 제2의 MOS 트랜지스터는 드레인이 상기 제1의 MOS 트랜지스터의 게이트 및 제2의 MOS 스위치 소자에 접속되고, 상기 제1의 MOS 스위치 소자는 접지전위를 상기 제2의 MOS 트랜지스터의 게이트에 공급하고 또는 그 공급을 정지하고, 상기 제2의 MOS 스위치 소자는 접지되고, 상기 제1 및 제2의 MOS 스위치 소자중 어느건가 한쪽은 상기 신호 반전회로에의 입력신호로 제어되고, 다른 쪽은 상기 신호반전회로의 출력신호로 제어되고, 상기 제2의 MOS 트랜지스터의 드레인의 전위가 상기 레벨시프터의 출력신호이고, 상기 조기 컷오프 회로는 상기 전압원과 상기 제2의 MOS 트랜지스터의 소스간, 상기 제2의 MOS 트랜지스터의 드레인과 상기 제1의 MOS 트랜지스터의 소스간, 상기 제1의 MOS 트랜지스터의 드레인과 상기 제2의 MOS 트랜지스터의 게이트간의 어느건가에 배치되고, 상기 신호반전회로에 입력신호가 L 레벨에서 H 레벨로 천이할 때에 상기 제2의 MOS 트랜지스터의 오프 타이밍 보다도 조기에 오프하는 것을 특징으로 하는 전압레벨변환회로.
  14. 제13항에 있어서, 제1의 MOS 스위치 소자는 소스에 신호반전회로에의 입력신호가 입력되고, 이 제1의 MOS 스위치 소자에 의해 신호반전회로를 겸용하는 것을 특징으로 하는 전압레벨변환회로.
  15. 제14항에 있어서, 제1및 제2의 MOS 트랜지스터는 P 채널형 MOS 트랜지스터로 되고, 제1 및 제2의 MOS 스위치 소자는 N 채널형 MOS 트랜지스터로 되는 것을 특징으로 하는 전압레벨변환회로.
  16. 제15항에 있어서, 조기 컷오프 회로는 제2의 P 채널형 MOS 트랜지스터와 동일 도전형의 제7의 P 채널형 MOS 트랜지스터로 되고, 이 제7의 P 채널형 MOS 트랜지스터는 게이트에 신호반전회로에의 입력신호가 입력되는 것을 특징으로 하는 전압레벨변환회로.
  17. 제16항에 있어서, 레벨시프터는 더욱 전하공급회로를 구비하고, 상기 전하공급회로는 신호반전회로에의 입력신호가 L 레벨에서 H 레벨로 천이할 때에 상기 제2의 MOS 트랜지스터의 게이트에 정전하를 공급하는 것을 특징으로 하는 전압레벨변환회로.
  18. 제11항 또는 제17항에 있어서, 전하공급회로는, 직렬접속된 제3의 P 채널형 MOS 트랜지스터 및 제4의 N 채널형 MOS 트랜지스터와, 제4및 제5의 P채널형 MOS 트랜지스터를 구비하고, 상기 제3의 P 채널형 MOS 트랜지스터 및 제4의 N 채널형 MOS 트랜지스터는 모두 게이트에 레벨시프터의 출력신호가 공급되고, 상기 제3의 P 채널형 MOS 트랜지스터는 레벨시프터의 전압원에 접속되는 한편, 상기 제4의 N 채널형 MOS 트랜지스터는 접지되고, 상기 제4의 P 채널형 MOS 트랜지스터는 소스가 레벨시프터의 전압원에 접속되고, 게이트가 상기 제3의 P 채널형 MOS 트랜지스터와 제4의 N 채널형 MOS 트랜지스터와의 접속점에 접속되고, 드레인이 제1의 N 채널형 MOS 트랜지스터와의 접속점에 접속되고, 드레인이 제1의 N 채널형 MOS 스위치 소자의 게이트에 접속되고, 상기 제5의 P 채널형 MOS 트랜지스터는 소스가 신호반전회로에의 입력신호의 전압원에 접속되고, 게이트에 레벨시프터의 출력신호가 공급되고, 드레인이 제1의 N 채널형 MOS 스위치 소자의 게이트에 접속되는 것을 특징으로 하는 전압레벨변환회로.
  19. 제12항에 있어서, 전하공급회로는, 직렬접속된 제6의 P 채널형 MOS 트랜지스터 및 제5의 N 채널형 MOS 트랜지스터와, 제6의 N 채널형 MOS 트랜지스터를 구비하고, 상기 제6의 P 채널형 MOS 트랜지스터 및 제5의 N 채널형 MOS 트랜지스터는 모두 게이트에 레벨시프터의 출력신호가 공급되고, 상기 제6의 P 채널형 MOS 트랜지스터는 신호반전회로에의 입력신호의 전압원에 접속되는 한편, 상기 제5의 N 채널형 MOS 트랜지스터는 접지되고, 상기 제6의 N 채널형 MOS 트랜지스터는 접지되고, 상기 제6의 N 채널형 MOS 트랜지스터는 소스에 신호 반전회로에의 입력신호가 공급되고, 게이트가 상기 제6의 P 채널형 MOS 트랜지스터와 제5의 N 채널형 MOS 트랜지스터와의 접속점에 접속되고, 드레인이 제1의 N 채널형 MOS 스위치 소자의 게이트에 접속되고, 상기 제1의 N 채널형 MOS 스위치 소자는 게이트에 레벨시프터의 출력이 공급되는 것을 특징으로 하는 전압레벨변환회로.
  20. 제12항 또는 제17항에 있어서, 전하공급회로는, 제7의 N 채널형 MOS 트랜지스터로 되고, 상기 제7의 N 채널형 MOS 트랜지스터는 소스 및 게이트에 신호반전 회로에의 입력신호가 공급되고, 드레인이 제1의 N 채널형 MOS 스위치 소자의 드레인에 접속되고, 상기 제1의 N 채널형 MOS 스위치 소자는 게이트에 레벨시프터의 출력이 공급되는 것을 특징으로 하는 전압레벨변환회로.
  21. 직렬로 접속되 복수개의 전압레벨변환부를 구비한 전압레벨변환회로에 있어서, 상기 각 전압레벨변환부는 소정 전위의 신호를 입력하고, 이 입력신호의 전위보다는 높은 전위의 신호를 출력하는 것이고, 최초단의 전압레벨변환부는 외부신호를 입력신호로 하고, 최초단의 전압 레벨변환회로 이외의 전압레벨변환부는 전단에 위치하는 전압레벨변환부의 출력신호를 입력신호로 하고, 상기 각 전압레벨변환부는 자기 출력신호의 전압원으로 되는 전압원을 가지고 이들등의 전압원은 후단에 위치하는 것이면 높은 전위를 발생하는 것을 특징으로 하는 전압레벨변환회로.
  22. 제21항에 있어서, 최초단의 전압레벨변환부 이외의 전압레벨변환부는 각각 논리회로를 가지고, 상기 복수개의 논리회로는 직렬접속되고, 또한, 각각 최초단의 전압레벨 변환부에의 입력 신호의 전위를 발생하는 전압원을 전압원으로 하고, 최초단의 논리 회로는 최초단의 전압레벨변환부에의 입력신호를 입력신호로 하고, 상기 최초단의 논리회로 이외의 논리회로는 전단에 위치하는 논리회로의 출력신호를 입력신호로 하고, 상기 최초단의 전압레벨변환부 이외의 전압레벨변환부는 각각 자기논리회로의 출력신호를 받고서 자기출력신호의 전위를 조기에 확정하는 전위확정회로를 구비하는 것을 특징으로 하는 전압레벨변환회로.
  23. 제22항에 있어서, 논리회로는 입력신호를 반전하는 부정회로로 되는 것을 특징으로 하는 전압레벨변환회로.
  24. 제13항에 있어서, 레벨시프터의 출력신호의 부정신호를 생성하는 부정회로를 구비하고, 상기 부정회로는, 신호반전회로에의 입력신호의 전압원의 전위이상의 전위의 제2의 전압원 및 이 제2의 전압원의 전위보다도 높은 전위의 제3의 전압원을 전압원으로 하고, 레벨시프터의 출력신호가 H 레벨일 때 상기 제3의 전압원을 전압원으로 하는 신호를 출력하고, 상기 레벨시프터의 출력신호가 L 레벨일 때 상기 제2의 전압원을 전압원으로 하는 신호를 출력하는 것을 특징으로 하는 전압레벨변환회로.
  25. 소정 진폭의 신호를 입력하고, 이 입력신호의 진폭보다도 큰 진폭의 신호를 출력하는 전압레벨변환회로에 있어서, 제1의 N 채널형 MOS 스위치 소자 및 제1의 P 채널형 MOS 스위치 소자와, 제1및 제2의 N 채널형 MOS 트랜지스터 및 제1 및 제2의 P 채널형 MOS 트랜지스터와, 상기 입력신호의 전압원으로 되는 제1 및 제2의 전압원과, 상기 출력 신호의 전압원으로 되는 제3및 제4의 전압원을 구비하고, 상기 제1의 N 채널형 MOS 스위치 소자는 상기 제2의 P 채널형 MOS 트랜지스터의 게이트에 접속되고, 이 게이트에 상기 입력신호의 전위에 따라서 상기 제1의 전압원의 전위를 공급하고 또는 그 공급을 차단하고, 상기 제1의 P 채널형 MOS 스위치 소자는 상기 제2의 N 채널형 MOS 트랜지스터의 게이트에 접속되고, 이 게이트에 상기 입력신호의 전위에 따라서 상기 제2의 전압원의 전위를 공급하고 또는 공급을 차단하고, 상기 제1의 P 채널형 MOS 트랜지스터의 드레인과 상기 제2의 P 채널형 MOS 트랜지스터의 게이트가 접속되고, 상기 제1의 N 채널형 MOS 트랜지스터의 드레인과 상기 제2의 N 채널형 MOS 트랜지스터의 게이트가 접속되고, 상기 제1및 제2의 P 채널형 MOS 트랜지스터의 소스가 상기 제3의 전압원에 접속되고, 상기 제1및 제2의 N 채널형 MOS 트랜지스터의 소스가 상기 제4의 전압원에 접속되고, 상기 제1의 P 채널형 MOS 트랜지스터의 게이트와 상기 제2의 P 채널형 MOS 트랜지스터의 드레인과 상기 제1의 N 채널형 MOS 트랜지스터의 게이트와 상기 제2의 N 채널형 MOS트랜지스터의 드레인이 공통하여 접속되고, 상기 공통 접속점의 전위를 상기 출력신호로 하는 것을 특징으로 하는 전압레벨변환회로.
  26. 제25항에 있어서, 입력신호를 반전하는 부정회로를 가지고, 제1의 N 채널형 MOS 스위치 소자 및 제1의 P 채널형 MOS 스위치 소자는 그 각 소스에 상기 부정회로의 출력신호가 입력되고, 상기 제1의 N 채널형 MOS 스위치 소자는 게이트가 입력신호의 제2의 전압원에 접속되고, 드레인이 제2의 P 채널형 MOS 트랜지스터의 게이트에 접속되고, 상기 제1의 P 채널형 MOS 스위치 소자는 게이트가 입력신호의 제1의 전압원에 접속되고, 드레인이 제2의 N채널형 MOS 트랜지스터의 게이트에 접속되는 것을 특징으로 하는 전압레벨변환회로.
  27. 제25항에 있어서, 더우기, 제1 및 제2의 조기 컷오프 회로를 구비하고, 상기 제1의 조기 컷오프 회로는 출력신호의 제3의 전압원과 제2의 P 채널형 MOS 트랜지스터의 소스간, 상기 제2의 P 채널형 MOS 트랜지스터의 드레인과 제1의 P 채널형 MOS 트랜지스터의 게이트간, 상기 출력신호의 제3의 전압원과 상기 제1의 P 채널형 MOS 트랜지스터의 소스간, 상기 제1의 P 채널형 MOS 트랜지스터의 드레인과 상기 제2의 P 채널형 MOS 트랜지스터의 게이트간의 어느건가에 배치되고, 입력신호가 L 레벨에서 H 레벨로 천이할 때에 상기 제2의 P 채널형 MOS 트랜지스터의 오프타이밍보다도 조기에 오프하고, 상기 제2의 조기 컷오프 회로는 출력신호의 제4의 전압원과 제2의 N채널형 MOS 트랜지스터의 소스간, 상기 제2의 N 채널형 MOS 트랜지스터의 드레인과 제1의 N 채널형 MOS 트랜지스터의 게이트간, 상기 출력신호의 제4의 전압원과 상기 제 1의 N 채널형 MOS 트랜지스터의 소스간, 상기 제1의 N 채널형 MOS 트랜지스터의 드레인과 상기 제2의 N 채널형 MOS 트랜지스터의 게이트간의 어느건가에 배치되고, 입력신호가 L 레벨에서 H 레벨로 천이할 때에 상기 제2의 N 채널형 MOS 트랜지스터의 오프 타이밍 보다도 조기에 오프하는 것을 특징으로 하는 전압레벨변환회로.
  28. 제27항에 있어서, 제1의 조기 컷오프 회로는 제3의 P 채널형 MOS 트랜지스터로 되고, 이 제3의 P 채널형 MOS 트랜지스터는 게이트에 전압레벨변환회로의 입력 신호가 입력되는 것을 특징으로 하는 전압레벨변환회로.
  29. 제27항에 있어서. 제2의 조기 컷오프 회로는 제3의 P 채널형 MOS 트랜지스터로 되고, 이 제3의 N 채널형 MOS 트랜지스터는 게이트에 전압레벨 변환회로의 입력신호가 입력되는 것을 특징으로 자는 전압레벨변환회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950006534A 1994-03-30 1995-03-27 전압레벨 변환회로 KR100186917B1 (ko)

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JP94-060774 1994-03-30
JP06071695A JP3623004B2 (ja) 1994-03-30 1995-03-20 電圧レベル変換回路
JP95-060716 1995-03-20

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