[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR950004517A - 반도체 메모리 장치의 전압 변환회로 - Google Patents

반도체 메모리 장치의 전압 변환회로 Download PDF

Info

Publication number
KR950004517A
KR950004517A KR1019930014165A KR930014165A KR950004517A KR 950004517 A KR950004517 A KR 950004517A KR 1019930014165 A KR1019930014165 A KR 1019930014165A KR 930014165 A KR930014165 A KR 930014165A KR 950004517 A KR950004517 A KR 950004517A
Authority
KR
South Korea
Prior art keywords
conversion circuit
output node
terminal
node
voltage
Prior art date
Application number
KR1019930014165A
Other languages
English (en)
Other versions
KR960015319B1 (ko
Inventor
이상보
Original Assignee
김광호
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자 주식회사 filed Critical 김광호
Priority to KR1019930014165A priority Critical patent/KR960015319B1/ko
Publication of KR950004517A publication Critical patent/KR950004517A/ko
Application granted granted Critical
Publication of KR960015319B1 publication Critical patent/KR960015319B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명은 전원전압 레벨의 입력 신호에 응답하여 출력 노드에서 승압전압 레벨의 출력 신호로 변환하여 출력하기 위한 반도체 메모리 장치의 캐스코드 전압 변환회로에 관한 것으로, 입력 신호(IN)에 대응하여 제어 노드(N1)를 방전시키는 제1NMOS트랜지스터(10)와, 상기 입력 신호의 반전 신호에 대응하여 출력 노드(N2)를 방전시키는 제2NMOS트랜지스터(20)와, 상기 제어 노드(N1)에 제어되어 상기 출력 노드(N2)를 승압전압 레벨로 충전시키는 제1PMOS트랜지스터(15)와, 상기 제2NMOS트랜지스터(20)에 입력되는 반전 신호

Description

반도체 메모리 장치의 전압 변환회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 2 도는 본 발명에 의한 반도체 메모리 장치의 전압 변환회로를 보이는 도면.

Claims (4)

  1. 전원전압 레벨의 입력 신호(IN)에 응답하여 출력 노드(N2)에서 승압전압(VPP) 레벨의 출력 신호로 변환하여 출력하기 위한 반도체 메모리 장치의 전압 변환회로에 있어서, 상기 입력 신호(IN)에 대응하여 제어 노드(N1)을 방전시키는 제 1 방전 수단(10)과, 상기 입력 신호(IN)의 반전 신호에 대응하여 출력 노드(N2)를 방전시키는 제 2 방전 수단(20)과, 상기 제어 노드(N1)에 제어되어 상기 출력 노드(N2)를 상기 승압전압 레벨로 충전시키는 제 1 충전 수단(15)과, 상기 출력 노드(N2)에 제어되어 상기 제어 노드(N1)를승압전압 레벨로 충전시키는 제 2 충전 수단(5)과, 상기 제 2 방전 수단(20)에 입력되는 반전 신호에 대응하여 상기 제 1 충전 수단(15)의 동작을 차단하는 차단 수단(30)을 구비함을 특징으로 하는 전압 변환회로.
  2. 제 1 항에 있어서, 상기 차단 수단(30)은 채널의 양단자가 전원전압(VCC)과 상기 제어 노드(N1)에 각각 접속되고 게이트 단자가 상기 입력신호의 반전신호에 제어되는 엔모오스 트랜지스터임을 특징으로 하는 전압 변환회로.
  3. 제 1 항에 있어서, 상기 제 1 방전 수단(10)은 채널의 양단자가 상기 제어 노드(N1)와 접지전압 단자에 접속하고 제어 단자가 상기 입력 신호(IN)에 접속하는 엔모오스 트랜지스터이며, 제 2 방전 수단(20)은 채널의 양단자가 상기 출력 노드(N2)와 접지전압 단자에 접속하고 제어 단자가 상기 입력 신호의 반전 신호에 접속하는 엔모오스 트랜지스터임을 특징으로 하는 전압 변환회로.
  4. 제 1 항에 있어서, 상기 제 1 충전 수단(15)은 채널의 양단자가 상기 승압전압(VPP)과 상기 출력 노드(N2)에 접속하고 제어 단자가 상기 제어 노드(N1)에 접속하는 피모오스 트랜지스터이며, 상기 제 2 충전 수단(5)은 채널의 양단자가 상기 승압전압(VPP)과 상기 제어 노드(N1)에 접속하고 제어 단자가 상기 출력 노드(N2)에 접속하는 피모오스 트랜지스터임을 특징으로 하는 전압 변환회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930014165A 1993-07-26 1993-07-26 반도체 메모리 장치의 전압 변환회로 KR960015319B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019930014165A KR960015319B1 (ko) 1993-07-26 1993-07-26 반도체 메모리 장치의 전압 변환회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019930014165A KR960015319B1 (ko) 1993-07-26 1993-07-26 반도체 메모리 장치의 전압 변환회로

Publications (2)

Publication Number Publication Date
KR950004517A true KR950004517A (ko) 1995-02-18
KR960015319B1 KR960015319B1 (ko) 1996-11-07

Family

ID=19360010

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930014165A KR960015319B1 (ko) 1993-07-26 1993-07-26 반도체 메모리 장치의 전압 변환회로

Country Status (1)

Country Link
KR (1) KR960015319B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100302424B1 (ko) * 1996-10-14 2001-09-28 니시무로 타이죠 논리하이브리드메모리용반도체메모리

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100302424B1 (ko) * 1996-10-14 2001-09-28 니시무로 타이죠 논리하이브리드메모리용반도체메모리
US6370080B2 (en) 1996-10-14 2002-04-09 Kabushiki Kaisha Toshiba Semiconductor memory for logic-hybrid memory

Also Published As

Publication number Publication date
KR960015319B1 (ko) 1996-11-07

Similar Documents

Publication Publication Date Title
KR960043527A (ko) 저전력 고속 레벨 시프터
KR100535346B1 (ko) 반도체 집적회로장치
KR910015114A (ko) 반도체 디지탈 회로
US5977811A (en) Shift level circuit for a high side driver circuit
KR970060217A (ko) 출력회로, 누설전류를 감소시키기 위한 회로, 트랜지스터를 선택적으로 스위치하기 위한 방법 및 반도체메모리
JP2738335B2 (ja) 昇圧回路
JPH10173511A (ja) 電圧レベルシフチング回路
KR960038997A (ko) 반도체 메모리장치의 전류센스앰프회로
US5786723A (en) Voltage switching circuit for a semiconductor memory device
KR950004517A (ko) 반도체 메모리 장치의 전압 변환회로
KR970003257A (ko) 반도체 메모리 장치
KR970007378A (ko) 반도체 메모리 장치의 전원 전압 검출 회로
KR960027331A (ko) 버퍼회로 및 바이어스회로
KR960025708A (ko) 챠지 펌프회로의 출력전압 조절회로
KR950012459A (ko) 다(多)비트 출력 메모리 회로용 출력 회로
KR880012012A (ko) 논리회로
KR970013312A (ko) 반도체 집적회로
JP4467150B2 (ja) 駆動回路
KR950012703A (ko) 반도체 메모리 장치의 데이타 입력 버퍼
JP3586985B2 (ja) 半導体装置の出力回路
JPS63266921A (ja) パワ−オンリセツト信号発生回路
KR950015748A (ko) 반도체메모리장치의 승압레벨 감지회로
KR100215761B1 (ko) 반도체 메모리장치의 레벨 쉬프트회로
JPH03131916A (ja) 定電圧回路
KR100396831B1 (ko) 절전형인버터회로

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20051007

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee