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KR950004221B1 - 데이타 변환 방법 및 이를 수행하는 회로 - Google Patents

데이타 변환 방법 및 이를 수행하는 회로 Download PDF

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KR950004221B1
KR950004221B1 KR1019930001717A KR930001717A KR950004221B1 KR 950004221 B1 KR950004221 B1 KR 950004221B1 KR 1019930001717 A KR1019930001717 A KR 1019930001717A KR 930001717 A KR930001717 A KR 930001717A KR 950004221 B1 KR950004221 B1 KR 950004221B1
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rom
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박종철
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삼성전자주식회사
김광호
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Abstract

내용 없음.

Description

데이타 변환 방법 및 이를 수행하는 회로
제1a도 내지 제1f도는 8비트데이타들을 입력플래그에 따라 10비트데이타들로 변환할때, 그 대응관계를 나타내는 도표들이다.
제2도는 본 발명에 따른 데이타 변환 회로의 블럭도이다.
제3도는 제2도에 도시된 ROM출력판정부의 일실시예에 따른 회로도이다.
제4도는 제2도에 도시된 그룹판정부의 일실시예에 따른 회로도이다.
제5도는 제2도에 도시된 다음 플래그산출부의 일실시예에 따른 회로도이다.
제6도는 제2도에 도시된 ROM출력 변조부의 일실시예에 따른 회로도이다.
제7도는 제2도에 도시된 회로의 타이밍차트이다.
* 도면의 주요 부분에 대한 부호의 설명
201 : 축소된 ROM테이블 202 : ROM출력변조부
203 : 출력랫치부 204 : ROM출력판정부
206 : 플래그변조부 208 : 변조제어신호발생부
본 발명은 데이타 변환방법 및 회로에 관한 것으로, 특히 8비트의 데이타를 입력플래그에 따라 2개의 10비트데이타중 그 하나로 변환하는 방법 및 회로에 관한 것이다.
음성신호는 통상 44.lMHz로 샘플링되고 8비트로 양자화된다. 이와 같이 디지탈신호로 변환된 음성신호를 소정 기록매체에 기록하는 경우에는, 기륵매체가 요구하는 성질에 부응할 수 있는 데이타형태로 변환되어야 한다. 예를들어 DCC(디지탈 컴팩트 카세트)등과 같이 데이프를 사용하여 음성데이타를 기록하는 경우에, 기록되는 데이타는 "0"의 비트수와 "1"의 비트수의 비율이 거의 동등하여야 한다. 따라서 8비트데이타들은 "1"의 비트수가 4∼6개가 되는 10비트데이타들로 변환된다. 여기서, 256가지의 8비트의 데이타들은 입력플래그가 "0"이다 "1"이냐에 따라 2가지의 10비트의 데이타들중 그 하나로 각각 변환된다. 입력플래그는 그 이전까지의 변화되어 출력된 10비트데이타들에 포함된 "1"비트데이타의 비율을 나타내는 것으로, 입력플래그가 "0"인 경우는 "1"비트데이타가 "0"비트데이타와 동등하거나 작은 경우를 나타내고 입력플래그가 "1"인 경우는 "1"비트데이타가 "0"비트데이타와 동등하거나 큰 경우를 나타낸다. 따라서,8비트데이타는 입력플래그가 "0"인 경우에 "1"비트수가 5∼6개인 10비트데이타로 변화되며, 입력플래그가 "1"인 경우에는"1"비트수가 4∼5개인 10비트데이타로 변환된다.
제1A도 내지 제1F도는 256가지에 해당하는 8비트데이타들과 입력플래그에 따른 2종래의 출력데이타를 나타낸다. 여기서 출력데이타는 변환의 결과로 최종 출력되는 10비트데이타와 다음 싯점에서 입력플래그로 귀환입력되는 출력플래그로 구성된다.
제1도에서 DEC는 데이타들이 십진법으로 표현되어 있음을 나타내고, HEX는 데이타들이 핵사데시말(Hexadecimal)로 표현되어 있음을 나타내며, BINARY는 데이타들이 2진법으로 표현되어 있음을 나타낸다.
제1도를 참조하여 입력플래그 "0"인 경우에 출력데이타와 입력플래그 "1"인 경우에 출력데이타들의 상관성을 살펴보면, 256가지의 8비트데이타들 및 그에 대응되는 출력데이타들은 4개의 그룹으로 분류될 수 있다. 즉 8비트데이타들[(1)DEC∼(88)DEC)과 그에 대응되는 출력데이타들은 제1그룹으로, 다음 표-1에 나타내 8비트데이타들과 그에 대응되는 출력데이타들은 제 2 그룹으로, 8비트데이타들[(89)DEC∼(243)DEC]들중 제2그룹에 속한 8비트데이타들을 제외한 8비트데이타들과 그에 대응되는 출력데이타들은 제3그룹으로, 8비트데이타들[(244)DEC∼(255)DEC]과 그에 대응되는 출력데이타들은 제 4그룹으로 분류된다.
[표-1]
제 2 그룹
제1A도 내지 제1F도 및 표-1를 참조하여 설명하되, 입력플래그가 "0"인 경우에 나타나는 출력데이타중10비트데이타를 제1종류10비트데이타라고 하고 출력플래그를 제1종류 출력플래그라고 하며, 입력플래그가 "1"인 경우에 나타나는 출력데이타중 10비트데이타를 제2종류 10비트데이타라고 하고 출력플래그를 제2종류 출력플래그라고 하기로 한다. 먼저, 제1그룹에 속하는 제1종류 10비트데이타와 제2종류 10비트데이타는 동일하며 제1종류 출력플래그 및 제2종류 출력플래그는 서로 반대의 값을 갖는다. 한편, 제2그룹에 속한 제1종류10비트데이타 및 제2종류10비트데이타는 상호 아무런 관계가 없으며 제1종류 출력플래그 및 제2종류 출력플래그는 모두 "0"값을 가짐을 알 수 있다. 또한 제3그룹에 속한 제1종류 10비트데이타는 제2종류 10비트데이타를 반전한후 역 비트순으로 배열함으로써 얻어진다.
이는 반대로 제3그룹에 속한 제2종류10비트데이타는 제l종류10비트데이타를 반전한 후 역 비트순으로 배열함으로써 얻어진다고 말할 수 있다. 여기서 제3그룹에 속한 제2종류 출력플래그는 제1종류 출력플래그를 반전한 것과 같다. 제4그룹에 속한 제1종류10비트데이타 및 제2종류10비트데이타들은, 그중 한종류의 10비트데이타를 상호 역 비트순으로 배열하면 다음 종류의 10비트데이타들이 되는 관계를 만족하게 된다. 여기서 역 비트순이란 최상위비트(MSB ; Most SigMficant Bit)와 최하위비트(LSB, Least Sigolfieant Blt)가 서로 바뀌도록 데이타비트의 순서를 바꾸는 것이다.
그런데 종래에는 이와 같은 상관관계를 이용함이 없이 단순한 룩업테이블방식으로 데이타를 변환하였다. 즉 입력플래그 1비트와 음성 데이타 8비트로 이루어진 어드레스, 9비트로 지정될 수 있는 메모리공간에 10비트의 데이타와 그에 따른 1비트의 출력플래그들을 저장시킨 BOM을 사용하며 출력플래그는 귀환되어 다음 싯점의 입력플래그가 되도록 하고 있다. 이와 같은 룩업테이블방식은 회로의 구성이 간단하나 비교적 많은 메모리를 요구하게 된다. 즉 ROM크기가 커지게 되어 이와 같은 기능을 수행하는 반도체칩을 다른 기능을 수행하는 반도체칩에 머지(merge)하여 구성하는데 장애가 있다. 또한 BOM크기가 커지면 제작단가가 상승하는 단점이 있게 된다.
따라서 본 발명의 제 1목적은 M비트 데이타를 입력플래그에 따라 제1종류 N비트데이타 및 제2종류 N비트데이타중 그 하나로 변환시키고, 제1종류 N비트데이타 및 제2종류 N비트데이타에 포함되는 ''1"비트수를 나타내는 제1종류 출력플래그 및 제2종류 출력플래그를 다음 싯점의 입력플래그로서 사용하는 데이타 변환방법에 있어서, 출력으로 나타나는 제1종류 N비트데이타와 제2종류 N비트데이타 및 제1종류 출력플래그와 제2종류 출력플래그들이 나타내는 상관관계를 이용하여 요구되는 ROM크기를 작게 할 수 있는 데이타 변환 방법을 제공하는 것에 있다.
본 발명의 제2목적은 상기 제1목적에 따르는 데이타 변환방법을 수행할 수 있는 데이타 변환 회로를 제공하는 것에 있다.
상기 제1목적을 달성하기 위하여 본 발명은 N비트데이타를 입력플래그에 따라 제1종류 N비트데이타 및 제2종류 N비트데이타중 그 하나로 변환시키고, 제1종류 N비트데이타 및 제2종류 N비트데이타에 포함되는 "1"비트수를 나타내는 제1종류 출력플래그 및 제2종류 출력플래그를 다음 싯점의 입력플래그로서 사용하는 데이타 변환 방법에 있어서, 변환의 결과로 나타나는 제1종류 N비트데이타와 제2종류 N비트데이타들 및 그에 따른 제1종류 출력플래그 및 제2종류 출력플래그들이 갖는 상관관계에 따라 데이타들을 소정 그룹들로 분류하는 과정과, 모든 그룹에 속하는 제1종류 N비트데이타들 및 제1종류 출력플래그들과, 상기 그룹중 그 그룹에 속한 제1종류 N비트데이타와 제2종류 N비트데이타 및 그에 따른 제1종류 출력플래그 및 제2종류 출력플래그들이 아무런 상관관계를 가지지 않게 되는 그룹에 속하는 제2종류 N비트데이타들 및 제2종류 출력플래그들을 저장하되, 저장되는 메모리공간을 M비트데이타 및 입력플래그 로지정되도록 하는 록업테이블 구성과정과 ; M비트데이타 및 입력플래그를 상기 룩업테이블로 인가하여 제1N비트데이타 및 제1출력플래그를 산출하는 과정과, 상기 제1N비트데이타의 패턴을 검사하여 룩업테이블에 등록되어있는 경우인지 그렇지 않은지를 판단하는 ROM출력 판정과정과, ROM출력 판정결과 상기 제1N비트데이타 및 제1출력플래그가 룩업테이블에 등록되어 있는 경우에는 제1N비트데이타를 변환된 N비트데이타로 산출하고 상기 제1출력플래그를 다음 싯점에 사용되는 입력플래그로 설정하는 과정과 ; ROM출력 판정결과 상기 제1N비트데이타 및 제1출력플래그가 룩업테이블에 등록되어 있지 않는 경우에는, 입력플래그만을 반전하여 룩업테이블로 인가하여 그로부터 제2N비트데이타 및 제2출력플래그를 산출하며, 입력되는 M비트데이타로 그룹을 판정한 후, 판정된 그룹에 따라 상기 제2N비트데이타 및 제2출력플래그를 변조하여 변조된 N바트 데이타와 다음 싯점에서 사용되는 입력플래그를 산출하는 과정을 구비하는 데이타변환방법을 제공한다.
상기 제2목적을 달성하기 위하여 본 발명은 M비트데이타를 입력플래그에 따라 제1송류 N비트데이타 및 제2종류 N비트데이타중 그 하나로 변화시키고, 제1종류 N비트데이타 및 제2종류 N비트데이타에 포함되는 "1"비트수를 나타내는 제1종류 출력플래그 및 제2종류 출력플래그를 다음 싯점의 입력플래그로서 사용하는 데이타 변환장치에 있어서, 제1종류 N비트데이타들 및 제1종류 출력플래그들과, 제1종류 N비트데이타와 제2종류 N비트데이타 및 그에 따른 제1종류 출력플래그 및 제2종류 출력프래그들이 아무런상관관계를 가지지 않게 되는 그룹에 속하는 제2종류 N비트데이타들 및 제2종류 출력플래그들이, M비트데이타 및 입력플래그로 지정될 수 있는 메모리공간에 저장되어 구성된 축소된 ROM테이블과 ; M비트데이타 및 입력플래그가 상기 축소된 ROM테이블로 인가되어 나타나는 출력이 축소된 ROM테이블상에 등록되어 있지 않은 경우를 검출하기 위한 ROM출력 판정부와, 상기 M비트데이타가 속하는 그룹을 판정하는 그룹판정부와, 상기 그룹판정부의 출력과 상기 ROM출력 판정부의 출력에 따라 변조제어신호를 나타내는 변조제어신호 발생부와, 상기 축소된 ROM테이블로부터 출력되는 출력플래그를 상기 ROM출력 판정부의 출력 및 상기 그룹판정부의 출력에 따라 보정함으로써 다음 싯점의 입력플래그를 산출하는 다음 플래그산출부와, 상기 다음 플래그 산출부로부터 현재 싯점의 입력플래그를 입력하며 그 출력이 상기 축소된 ROM테이블에 연결되어, M비트데이타가 인가되는 초기에는 상기 입력플래그를 그대로 상기 축소된 ROM레이블로 인가하며, 그에 의하여 상기 축소된 ROM테이블이 등록되지 않은 출력을 나타내면 상기 현재 싯점의 입력플래그를 반전하여 상기 축소된 ROM테이블로 인가하게 되는 플래그변조부와, 상기 변조제어신호에 따라상기 축소된 ROM테이블로부터 출력되는 N비트데이타를 그대로 출력하거나, 반전한 후 역비트순으로 출력하거나, 역 비트순으로 출력하는 ROM출력 변조부를 구비하는 데이타 변환 회로를 제공한다
이어서 첨부한 도면을 이용하여 본 발명에 관하여 좀 더상세히 설명하기로 한다.
제2도는 본 발명에 따른 데이타 변환 회로의 블럭도로서, 축소된 ROM테이블(201), ROM출력 변조부(202), 출력랫치부(203), ROM출력판정부(204), 다음플래그산출부(205), 플래그변조부(206), 그룹판정부(207) 및 변조제어신호 발생부(208)를 포함하여 구성된다.
제2도에 있어서, 축소된 ROM테이블(201)에는 입력되는 8비트데이타에 대응되는 2종류의 10비트데이타들 및 그에 따른 출력플래그들중 한 종류의 10비트데이타들 및 그에 따른 출력플래그들이 저장되어 있다.
또한 축소된 ROM테이블(201)에는 저장되지 않은 다른 종류의 10비트데이타들 및 그에 따른 출력플래그들중에서, 동일한 8비트데이타에 대응되며 저장된 10비트데이타 및 플래그와 아무런 상관관계도 가지지 않는10비트데이타들 및 그에 따른 출력플래그들이 저장된다. 여기서 저장되는 메모리공간을 8비트데이타 및 입력플래그로 지정될 수 있도록 한다. 이를 좀더 구체적으로 설명하면, 제1A도 내지 제lF도에서 입력플래그"0"인 경우에 해당되는 제1종류10비트데이타들 및 제1종류 출력플래그들과, 표-1에 나타낸 21개의 입력플래그 "1"인 경우에 해당되는 제2종류 l0비트데이타들 및 제2종류 출력플래그들을 8비트데이타와 1비트의 입력플래그로 지정될 수 있는 메모리공간에 저장함으로써 룩업테이블로 구성하는 것이다.
한편 상기 축소된 ROM테이블[201)은 상술한 것과 반대로 제1A도 내지 제1F도에서 입력플래그 "1"인 경우에 해당되는 제2종류 10비트데이타들 및 제2종류 출력플래그들과, 표-1에 나타내 21개의 입력플래그"0"인 경우에 해당되는 제1종류 10비트데이타들 및 그에 따른 제1종류 출력플래그들을 8비트데이타와1비트 입력플래그로 지정될 수 있는 메모리공간에 저장하여 구성할 수도 있다. 이하 설명되는 본 발명에 따른 데이타 변환 회로의 각 구성수단은, 축소된 ROM테이블(201)에 제1A도 내지 제1F도에서 입력플래그 "0"인경우에 해당되는 제1종류 10비트데이타들 및 그에 따른 제1종류 출력플래그들과, 표-1에 나타낸 21개의입력플래그 "l"인 경우에 해당되는 제2종류10비트데이타들 및 그에 따른 제2종류 출력플래그들이 저장된경우에 해당된다. 이와 같은 방식으로 룩업테이블을 구성하게 되면, 종래에 비하여 요구되는 메모리를 대략절반정도로 감소시키게 된다. 여기서 축소된 ROM테이블(201)은 제2클럭(CK2)를 사용하되, 8비트데이타는 2개의 제2클럭(CK2)마다 한번씩 입력하게 되고 입력플래그는1개의 제2클럭(CK2)마다 한빈씩 입력하게 된다. 즉 첫번째 제2클럭(CK2)에서는 8비트데이타와 다음 플래그 산출부(205)로부터 공급되는 플래그가 그대로 입력플래그로서 인가되고, 두번째 제2클럭(CK2)에서는 동일한 8비트데이타와 플래그 변조부(206)를 통하여 변조된 플래그가 입력플래그로서 인가된다. 여기서 축소된 ROM테이블(201)는 8비트데이타와 입력플래그로서 지정될 수 있는 메모리공간이 없는 경우에는 무신호 데이타를 출력하도록 구성된다. 즉 실효성이 없는 어드레스값이 인가되면 10비트의 "0000000000"데이타와 출력플래그 "0"를 출력하게 된다.
ROM출력 판정부(204)는 축소된 ROM 테이블(201)로부터 출력되는 10비트데이타중 상위 5비트데이타들을 검사하는 기능을 수행한다. 즉 축소된 ROM테이블(201)의 어드레스로 인가되는 8비트데이타와 입력플래그로 지정되는 메모리공간이 존재하여 그 안에 저장된 10비트데이타와 그에 따른 출력플래그가 축소된ROM테이블(201)의 출력단자로 나타나게 되면 ROM출력 판정부(204)는 논액티브인 신호를 출력하고, 그렇지 많으면 액티브되는 신호를 출력하게 된다. ROM출력 판정부(204)의 보다 구체적인 설명은 제3도를 이용하여 나중에 하기로 한다.
플래그 변조부(206)는 8비트데이타가 인가되는 싯점부터 ROM출력 판정부(204)의 출력이 액티브될때까지는 다음 플래그산출부(205)로부터 출력되는 플래그를 그대로 입력플래그로서 축소된 ROM테이블(201)로 인가하나가 ROM출력 판정부(204)의 출력이 액티브되면 상기 플래그를 반전하게 된다. 제1도에서 플래그변조부(206)는 인버터(INTl) 및 NOR게이트(NORl)을 포함하여 구성되는데, 인버터(INTl)는 다음 플래그산출부(205)의 출력을 반전하며 NOR게이트(NORl)은 인버터(MTl)의 출력과 ROM출력판정부(204)의 신호를 논리합하여 반전하게 된다. 여기서 NOR게이트(NORl)는 ROM출력 판정부(204)의 출력이 액티브되는 경우에 ROM출력 판정부(204)의 출력을 반전하는 기능을 수행하는데, 이와 같은 기능을 수행하는 이유는 ROM출력 판정부(204)의 출력이 액티브인 경우에 다음 플래그 산출부(205)로부터 출력되는 입력플래그의 값은 항상 "1"이므로, 그를 반전한 값인 "0"를 발생하기 위해서 "1"값을 나타내는 ROM출력판정부(204)의 출력을 반전하여 인가한 것이다.
그룹 판정부(207)는 제 1그룹신호(Gl), 제 2 그룹신호(G2) 및 제 3 그룹신호(G3)를 출력하는데, 제 1그룹신호(Gl)는입력되는8비트데이타가(00000000)2∼(01011000)3인 경우에 액티브되고, 제2그룹신호(G2)는 입력되는 8비트데이타가 (01011001)2∼ (11110011)2인 경우에 액티브되며, 제 3 그룹 신호(G3)는 입력되는 8비트데이타가 (11110l00)2∼(11111111)2인 경우에 액티브된다.
변조제어신호 발생부(208)는 제1변조제어신호(S1), 제 2변조제어신호(S2) 및 제 3변조제어신호(S3)를 발생하는데, 제 1변조제어신호(S1)은 입력되는 8비트데이타가 (00000000)2∼(01011000)2이거나 또는 ROM출력 판정부(204)의 신호가 논액티브인 경우에 액티브되며, 제2변조제어신호(S2)는 입력되는 8비트데이타가 (01011001)2∼(11110011)2이고 ROM출력판정부(204)의 출력이 액티브되는 경우에 액티브되며, 제 3 변조제어신호(S3)는 입력되는 8비트데이타가 (11110100)2∼(11111111)2이고 ROM출력 판정부(204)의 출력이 액티브되는 경우에 액티브된다. 이와 같은 기능을 수행하는 변조제어신호발생부(208)의 일실시예는 인버터(lNT2),OR게 이트(ORl), AND게 이트(AND1) 및 AND게이트(AND2) 를 포함하여 구성된다. 여 기 서 인버터(INT2)는 상기 ROM출력판정부(204)의 출력을 반전하며, OR게이트-(ORl)은 상기 제1그룹신호(Gl)와 싱기 인버터(INT2)의 출력을 논리합한다 AND게이트(ANDl)은 상기 ROM출력판정부(204)의 출력과상기 제 2그룹신호(G2)의 출력을 논리곱하며, AND게이트(AND2)은 상기 ROM출력판정부(2040의 출력과 상기 제3그룹신호(G3)의 출력을 논리곱한다.
ROM출력변조부(202)는 축소된 ROM테이블(201)로부터 출력되는 10비트 데이타를 상기 변조제어신호물에 따라 변조하는 기능을 수행한다 보다 구체적으로 설명하면, ROM출력변조부(202)는 제1변조제어신호(S1)가 액티브인 경우에는 축소된 ROM테이블(201)로부터 출력되는 10비트 데이타를 그대로 출력하고 제2변조제어신호(S2)가 액티브인 경우에는 축소된 ROM테이블(201)로부터 출력되는 10비트 데이타를 반전한 후 이를 역비트순으로 변환하여 출력한다. 또한, ROM출력변조부(202)는 제3변조제어신호(S3)가 액티브인 경우에는 축소된 ROM테이블(201)로부터 출력되는 10비트 데이타를 역비트순으로 변환하여 출력한다. 출력랫치부(203)은 ROM출력변조부(202)의 출력을 랫치하는 기능을 수행하는데, 축소된ROM테이블(201)이 다음 8비트 데이타를 입력하는 싯점에서 랫치동작이 이루어지게 된다.
다음 플래그 산출부(205)는 다음 싯점에서 축소된 ROM테이블(201)로 인가되는 입력플래그 산출한다. 여기서 다음 싯점이란 새로운 8비트 데이타가 축소된 ROM테이블(201)로 인가되는 싯점을 의미한다. 다음 플래그 산출부(205)는 축소된 ROM테이블(201)로부터 출력되는 출력플래그(D2)를 입력하며, 그룹판정부(207) 및 ROM출력판정부(204)의 출력에 따라 다음과 같이 동작된다. 먼저, ROM출력판정부(204)의 출력이 논액티브인 경우에 다음 플래그산출부(205)는 출력플래그(D2)를 그대로 출력한다. 즉 출력플래그(D2)를랫치하였다가 다음 싯점에서 출력하는 기능을 수행하게 된다. ROM출력판정부(204)의 출력이 액티브이며 제1그룹신호(Gl)가 액티브인 경우, 즉 입력으로 인가되는 8비트 데이타가 제1그룹에 속하며 입력플래그가 "1"인 경우에 다음 플래그산출부(205)는 다음 싯점에 사용될 입력플래그로서 "1"을 산출하며, ROM출력판정부(204)의 출력이 액티브이며 제2그룹신호(G2)가 액티브인 경우, 즉 입력으로 인가되는 8비트 데이타가 제3그룹에 속하며 입력플래그가 "1"인 경우에 다음 플래그산출부(205)는 다음 싯점에 사용될 입력플래그로서 "0"를 산출한다. 또한 다음 플래그산출부(205)는, ROM출력판정부(204)의 출력이 액티브이며 제3그룹신호(G3)가 액티브인 경우, 즉 입력으로 인가되는 8비트 데이타가 제4그룹에 속하며 입력플래그가"1"인 경우에, "1"을 다음 입력플래그로서 산출한다. 따라서 상기 플래그변조부(206)에서 변조되는 입력플래그는 이전 싯점에서 산출된 것이다.
제3도는 제2도에 도시된 ROM출력판정부의 일실시예에 따른 회로도로서, 논리합수단(301)과 제1D-플립플롭(D-FFl)을 포함하여 구성된다.
제3도에 있어서, 논리합수단(301)은 상기 축소된 ROM테이블로부터 출력되는 10비트 데이타중 상위 5비트 데이타를 입력하여 논리합하는 기능을 수행하는 것으로, NOR게이트(NOR2), NOR게이트(NOR3) 및AND게이트(AND3)을 포함하여 구성된다. 제1D-플립플롭(D-FFl)은 8비트 데이타가 상기 축소된ROM테이블로 인가되는 초기에 소정 기간동안 리셋트된다. 여기서 제1D-플립플롭(D-FFl)의 리셋트단자(RD)로는 제1클럭(CKl)과 제2클럭(CK2)이 NOR게이트(NOR4)에 의하여 논리합되고 반전되어 인가된다. 제2클럭(CK2)은 제1클럭(CKl)이 갖는 주파수의 2배의 주파수를 갖는다. 한편, 제1D-플립플롭(D-FFl)의 클럭단자(CK)로는 제1클럭(CKl)이 인버터(INT3)에 의하여 반전되어 인가된다. 그리하여제1D-플립플롭(D-FFl)은 상기 축소된 ROM테이블이 동일한 8비트 데이타에 대한 두번째 10비트 데이타 및 출력플래그를 출력할 때 상기 논리합수단(301)의 출력을 랫치하는 기능을 수행한다.
제4도는 제2도에 도시된 그룹판정부(207)의 일실시예에 따른 회로도로서, 논리게이트 조합회로로 구성되어 있다. 도면에 도시된 회로는 가능한 논리게이트 조합회로의 하나이며, 이외에 상술한 그룹판정부(20기의 기능을 수행할 수 있는 다양한 논리게이트 조합회로가 있을 수 있다. 단 제1그룹신호(Gl), 제2그룹신호(G2) 및 제3그룹신호(G3)는 하나의 8비트 데이타에 대하여 하나만이 액티브된다.
제5도는 제2도에 도시된 다음 플래그산출부(205)의 일실시예에 따른 회로도로, 2개의 AND게이트들(ANDl1,AND12), 4개의 인버터들(INT12,INT13,INT14,INT15), NOR게이트(NOR7) 및 제2D-플립플롭(D-FF2)를 포함하여 구성된다. 여기서 동일한 8비트 데이타에 대하여 변조된 입력플래그가 축소된ROM테이블(201)로 인가되어 나타나는 출력플래그(D2)에 대하여 살펴보기로 하자.
첫째로, 변조된 입력플래그가 원래의 입력플래그와 동일한 경우 즉 ROM출력판정부(204)의 출력이 논액티브인 경우에는 출력플래그(D2)가 그대로 다음 싯점의 입력플래그가 된다. 여기서 ROM출력판정부(204)의 출력이 논액티브이면 인버터(INT2)의 출력(D4)은 액티브되므로, 제5도에 도시된 일실시예에서는 인버터(lNT2)의 출력(D4)를 이용하고 있다. 둘째로, ROM출력판정부(204)의 출력이 액티브이고 8비트 데이타가 (00000000)2∼(01011000)2인 경우에는 "1"이 다음 싯점의 입력플래그가 되고, ROM출력판정부(204)의출력이 액터브이고 8비트 데이타가 (01011001)2∼(11110011)2인 경우에는 "0"이 다음 싯점의 입력플래그가되며, ROM출력판정부(204)의 출력이 액티브이고 8비트 데이타가 (11110100)2∼(11111111)2인 경우에는"1"이 다음 싯점의 입력플래그가 된다. 제5도는 이와 같은 기능을 달성하기 위한 회로의 일실시예이다.
제 5 도에 있어서, 제 2 D-플립플롭(D-FF2)은 제 1클럭(CKl)에 동기하여 랫치동작을 수행한다. AND게이트(ANDl1)은 인버터(INT2)의 출력(D4)과 상기 제1그룹신호(Gl)를 논리곱한다. 인버터(INT12)는상기 AND게이트(ANDl1)의 출력을 반전하고, 인버터(INT14)는 상기 제 2 변조제어신호(S2)를 반전하며,인버터(lNT13)은 제 3 변조제어신호(S3)를 반전한다. AND게이트(AND12)는 상기 인버터(INT12)의 출력과 상기 인버터(INT14)의 출력 및 상기 인버터(INTl3)의 출력을 논리곱하며, NOR게이트(NOR7)은 상기AND게이트(AND12)의 출력과 상기 AND게이트(ANDl1)의 출력을 논리합하여 반전한다. 인버터(INT15)는 NOR게이트(NOR7)의 출력을 반전한다.
제6도는 제2도에 도시된 ROM출력변조부(202)의 일실시예에 따른 회로도로서,10개의 변조회로들(601∼610)을 포함하여 구성된다. 하나의 변조회로는 3개의 AND게이트들과 하나의 인버터 및 2개의 OR게이트들을 포함하여 구성된다. 여기서 10개의 변조회로들을 각각 제1변조회로 내지 제10변조회로라고 하고, N을 자연수라고 하면, 제N변조회로를 구성하는 각 게이트들을 다음과 같은 동작을 수행한다.
AND게이트(AND13-N)은 상기 축소된 ROM테이블(201)로부터 출력되는 10비트 데이타중 N번째 비트신호와 제1변조제어신호(S1)를 논리곱한다. 인버터(INT16-N)은 상기 축소된 ROM테이블(201)로부터 출력되는 10비트 데이타중 (10-N)번째 비트신호를 반전하며, AND게이트(AND14-N)은 상기 인버터(INT16-N)와 제 2 변조제어신호(S2)를 논리곱한다. AND게이트(ANDl5-N)은 상기 축소된 ROM테이블(201)로부터 출력되는 10비트 데이타중 (10-N)번째 비트신호와 제3변조제어신호(S3)를 논리곱하며, OR게이트(OR2-N)는 상기 AND게이트(AND14-N)의 출력과 상기 AND게이트(ANDl5-N]의 출력을 논리합한다. OR게이트(OR3-N)는 상기 AND게이트(AND13-N)의 출력과 상기 OR게이트(OR2-N)의 출럭을 논리합한다 그리하여 ROM출력변조부(202)는 제1변조제어신호(S1)가 액티브인 경우에는 축소된ROM테이블(201)로부터 출력되는 10비트 데이타를 그대로 출력하고 제2변조제어신호(S2)가 액티브인 경우에는 축소된 ROM테이블(201)로부터 출력되는 10비트 데이타를 반전하고 역비트순으로 변환하며 제3변조제어신호(S3)가 액티브인 경우에는 축소된 ROM테이블(201)로부터 출력되는 10비트 데이타를 역비트순으로 변환한다.
제7도는 제2도에 모시된 회로의 타이밍챠트로서, 데이타 변환희로의 각 구성수단들이 제1클럭(CKl)또는 제2클럭(CK2)의 하강엣지에서 동작하는 경우에 해낭되는 타이밍차트이다. 도면에서 알 수 있는 바와같이 ROM출력판정부(204)는 제 1클럭(CKl) 이 "하이"인 구간동안만 인에이블되므로, 플래그변조부(206)는 제1클럭(CKl)이 "로우"인 기간동안은 다음 플래그산출부(205)의 출력을 그대로 인가하고 "하이"인 기간동안만 변조를 수행하게 된다. 제7도에서 빗금친 부분은 동일한 8비트 데이타에 대한 데이타처리 결과가 출력되는 기간을 의미한다. 얼룩점 부분도 마찬가지로 동일한 8비트 데이타에 대한 데이타 처리결과가 출력되는 기간을 나타낸다.
상술한 바와 같이 본 발명은 ROM으로 처리되었던 데이타 변환회로중 일부분을 로직회로로 변경한 것이다. 이는 반도체회로에 있어서 일반적으로 메모리가 차지하는 크기가 로직회로가 차지하는 그기보다 크기때문에, 결과적으로 데이타 변환회로의 크기를 싱당히 감소시키는 효과가 있게 되며, 그에 따라 다른 데이타 처리회로와 동일한 반도체칩으로 이를 구성하는 것이 용이하게 된다.

Claims (11)

  1. M비트 데이타를 입력플래그에 따라 세1종류 N비트 데이타 및 제2종류 N비트 데이타중 그 하나로변환시키고, 제1종류 N비트 데이타 및 게2증류 N비트 데이타에 포함되는 "1'비트수를 나타내는 제1종류 출력플래그 및 제2종류 출력플래그를 다음 싯점의 입력플래그로서 사용하는 데이타 번환방법에 있어서, 변환의 결과로 나타나는 제1종류 N비트 데이타와 세2종류 N비트 데이타들 및 그에 따른 제1종류 출력플래그 및 제2종류 출력플래그들이 갖는 상관관계에 따라 데이타들을 소정 그룹들로 분류하는 과성과, 모든 그릅에 속하는 제1종류 N비트 데이타들 및 제1종류 출력플래그들과, 상기 그룹중 그 그룹에 속한 제1종류 N비트 데이타와 제2종류 N비트 데이타 및 그에 따른 제1종류 출력플래그 및 제2종류 출력플래그들이 아무런 상관관계를 가지지 않게 되는 그룹에 속하는 제2종류 N비트 데이타들 및 제2종류 출럭플래그들을 저장하되, 저장되는 메모리공간은 M비트 데이타 및 입력플래그로 지정되도록 하는 룩업테이블 구성과정과. M비트 데이타 및 입력플래그를 상기 룩업테이블로 인가하여 제1N비트 데이타 및 제1출력플래그를 산출하는 과정과, 상기 제1 N비트 데이타의 패턴을 검사하여 룩업테이블에 등록되어 있는 경우인지 그렇지 않은지를 판단하는 ROM출력판정과정과, ROM출력판정결과 싱기 제1 N비트 데이타 및 제1출력플래그가 룩업테이블에 등록되어 있는 경우에는 제1 N비트 데이타를 변환된 N비트 데이마보 산출하고 상기 제1출력플래그를 다음 싯점에 사용되는 입력플래그로 설정하는 과정과 ; ROM출력판정졀과 상기 세1N비트 데이타 빛 제1출력플래그가 룩업테이블에 등록되어 있기 않는 겅우에는, 입력플래고만큼 반전하여 룩업테이블로 인가하여 그로부터 제2 N비트 데이타 및 제2출력플래그를 산출하며, 입력되는 M비트 데이타로 그룹을 판정한 후, 판정된 그룹에 따라 상기 제2 N비트 데이타 및 제2출력플래그를 변조하여 변조된N비트 데이타와 다음 싯점에서 사용되는 입력플래그를 산출하는 과정을 구비하는 것을 특징으로 하는 데이타 변환방법.
  2. M비트 데이타를 입력플래그에 따라 제1종류 N비트 데이타 및 제2종류 N비트 데이타중 그 하나로 변환시키고, 제1종류 N비트 데이타 및 제2종류 N비트 데이타에 포함되는 "1"비트수를 나타내는 제1종류 출력플래그 및 제2종류 출력플래그를 다음 싯점의 입력플래그로서 사용하는 데이타 변환장치에 있어서,제1종류 N비트 데이타들 및 제1종류 출력플래그들과, 제1종류 N비트 데이타와 제2종류 N비트 데이타및 그에 따른 제1종류 출력플래그 및 제2종류 출력플래그들이 아무런 상관관계를 가지지 않게 되는 그룹에 속하는 제2종류 N비트 데이타들 및 제2종류 출력플래그들이, M비트 데이타 및 입력플래그로 지정될수 있는 메모리공간에 저장되어 구성된 축소된 ROM테이블과, M비트 데이타 및 입력플래그가 상기 축소된 ROM테이블로 인가되어 나타나는 출력이 축소된 ROM테이블상에 등록되어 있지 않은 경우를 검출하기위한 ROM출력판정부와, 상기 M비트 데이타가 속하는 그룹을 판정하는 그룹판정부와, 상기 그룹판정부의 출력과 상기 ROM출력판정부의 출력에 따라 변조제어신호를 나타내는 변조제어신호발생부와, 상기 축소된 ROM테이블로부터 출력되는 출력플래그를 상기 ROM출력판정부의 출력 및 상기 그룹판정부의 출력에따라 보정함으로써 다음 싯점의 입력플래그를 산출하는 다음 플래그산출부와, 상기 다음 플래그산출부로부터 현재 싯점의 입력플래그를 입력하며 그 출력이 상기 축소된 ROM테이블에 연결되어, M비트 데이타가인가되는 초기에는 상기 입력플래그를 그대로 상기 축소된 ROM테이블로 인가하며, 그에 의하여 상기 축소된 ROM테이블이 등록되지 않은 출력을 나타내면 상기 현재 싯점의 입력플래그를 반전하여 상기 축소된ROM테이블로 인가하게 되는 플래그변조부와, 상기 변조제어신호에 따라 상기 축소된 ROM테이블로부터출력되는 N비트 데이타를 그대로 출력하거나, 반전한 후 역비트순으로 출력하거나, 역비트순으로 출력하는ROM출력변조부를 구비하는 것을 특징으로 하는 데이타 변환회로.
  3. 제1항에 있어서, 상기 M비트 데이타는 8비트 데이타이고, 상기 N비트 데이타는 10비트 데이타인것을 특징으로 하는 데이타 변환방법.
  4. 제2항에 있어서, 상기 M비트 데이타는 8비트 데이타이고, 상기 N비트 데이타는 10비트 데이타인것을 특징으로 하는 데이타 변환회로.
  5. 제 4 항에 있어서, 상기 ROM출력변조부의 출력을 다음 8비트 데이타가 인가되는 순간에 랫치하는 출력 랫치부를 더 구비하는 것을 특징으로 하는 데이타 변환회로.
  6. 제4항에 있어서, 상기 ROM출력판정부는 상기 축소된 ROM테이블로부터 출력되는 10비트 데이타중상위 5비트 데이타를 입력하여 논리합하는 논리합수단과, 8비트 데이타가 상기 축소된 ROM테이블로 인가되는 초기에 소정 기간동안 리셋트되고 상기 축소된 ROM테이블이 사용하는 클럭과 동일한 클럭을 사용하며 상기 축소된 ROM테이블이 동작하는 클럭엣지와 다른 엣지에서 상기 논리합수단의 출력을 랫치하는 제1랫치수단을 구비하는 것을 특징으로 하는 데이타 변환회로.
  7. 제4항에 있어서, 상기 풀래그변조부는 상기 다음 플래그산출부의 출력을 반전하는 제1인버터(lNTl)와, 상기 ROM출력판정부의 출력과 상기 제1인버터(INT1)의 출력을 논리합하여 반전하는 제1NOR게이트를 구비하는 것을 특징으로 하는 데이타 변환회로.
  8. 제4항에 있어서, 상기 그룹판정부는 입력되는 8비트 데이타가 (00000000)2∼(01011000)2인 경우에액티브되는 제1그룹신호와, 입력되는 8비트 데이타가 (01011001)2∼(11110011)2인 경우에 액티브되는 제2그룹신호 및 입력되는 8비트 데이타가 (11110100)2∼(11111l1l)2인 경우에 액티브되는 제3그룹신호들을 출력하기 위하여 논리게이트들의 조합으로 이루어지는 것을 특징으로 하는 데이타 변환회로.
  9. 제8항에 있어서, 상기 변조제어신호발생부는 상기 ROM출력판정부의 출력을 반전하는 제2인버터(lNT2)와, 상기 제2인버터(INT2)의 출력과 상기 제1그룹신호를 논리합함으로써 게1변조제어신호를발생하는 제1OR게이트와, 상기 ROM출력판정부의 출력과 상기 제2그룹신호를 논리곱합으로써 제2변조제어신호를 발생하는 제1AND게이트와, 상기 ROM출력판정부의 출력과 상기 제3그룹신호를 논리곱함으로써 제3변조제어신호를 발생하는 제2AND게이트를 구비하는 것을 특징으로 하는 데이타 변환회로.
  10. 제9항에 있어서, 상기 다음 플래그산출부는 상기 제2인버터(INT2)의 출력과 상기 제1그룹신호를논리곱하는 제 3AND게이트(ANDl1)와, 상기 제 3AND게이트(AND11)의 출력을 반전하는 제 4 인버터(INT12)와, 상기 제 2 변조제어신호를 반전하는 제 5 인버터(INT14)와, 상기 제 3 변조제어신호를 반전하는 제6인버터(INT13)와, 상기 제4인버터(INT12)의 출력과 상기 제5인버터(INT14)의 출력 및 상기제 6 인버터(INT13)의 출력을 논리곱하는 제 4AND게이트(AND12)와, 상기 제 4AND게이트(AND12)의 출력과 상기 제3AND게이트(ANDl1)의 출력을 논리합하여 반전하는 제2 NOR게이트(NOR7)와, 상기제2 NOR게이트(NOR7)의 출력을 반전하는 제7인버터(INT15), 및 상기 제7인버터(lNT15)의 출력을랫치하는 제2랫치수단을 구비하는 것을 특징으로 하는 데이타 변환회로.
  11. 제9항에 있어서, 상기 ROM출력변조부는 순차적으로 배열되는 제1변조회로 내지 제10변조회로로구성되는데, N을 자연수라고 할 때 제N변조회로는 상기 축소된 ROM테이블로부터 출력되는 10비트 데이타중 N번째 비트신호와 제1변조제어신호를 논리곱하는 제5 AND게이트와, 상기 축소된 ROM테이블로부터 출력되는10비트 데이타중 (10-N)번째 비트신호를 반전하는 제8인버터와, 상기 제8인버터와 제2변조제어신호를 논리곱하는 제6AND게이트와, 상기 축소된 ROM테이블로부터 출력되는 10비트 데이타증(10-N)번째 비트신호와 제3변조제어신호를 논리곱하는 제7AND게이트와: 상기 제6 AND게이트의 출력과 상기 제7 AND게이트의 출력을 논리합하는 제2 OR게이트와, 상기 제2 OR게이트의 출력과 상기 제5AND게이트의 출력을 논리합하는 제3 OR게이트를 구비하는 것을 특징으로 하는 데이타 변환회로.
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* Cited by examiner, † Cited by third party
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GB8912471D0 (en) * 1989-05-31 1989-07-19 Int Computers Ltd Data transmission code
NL9002772A (nl) * 1990-09-21 1992-04-16 Philips Nv Inrichting voor het optekenen van een digitaal informatiesignaal in een registratiedrager.

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