JPH05160727A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JPH05160727A JPH05160727A JP34970391A JP34970391A JPH05160727A JP H05160727 A JPH05160727 A JP H05160727A JP 34970391 A JP34970391 A JP 34970391A JP 34970391 A JP34970391 A JP 34970391A JP H05160727 A JPH05160727 A JP H05160727A
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Abstract
(57)【要約】
【目的】 アナログ入力端子に外部よりノイズが入力さ
れた場合でも安定したデジタル信号が得られるＡ／Ｄ変
換器を提供する。 【構成】 アナログ入力端子３より得られるアナログ入
力電圧とＤ／Ａ変換器２からの比較電圧とを複数回の比
較して、得られた複数の比較結果を複数の比較結果格納
レジスタ６に格納し、多数決回路７によってこれら複数
の比較結果を多数決判定して、決定された比較結果をＡ
／Ｄ変換結果レジスタの対応するビットに格納する。
れた場合でも安定したデジタル信号が得られるＡ／Ｄ変
換器を提供する。 【構成】 アナログ入力端子３より得られるアナログ入
力電圧とＤ／Ａ変換器２からの比較電圧とを複数回の比
較して、得られた複数の比較結果を複数の比較結果格納
レジスタ６に格納し、多数決回路７によってこれら複数
の比較結果を多数決判定して、決定された比較結果をＡ
／Ｄ変換結果レジスタの対応するビットに格納する。
Description
【０００１】
【産業上の利用分野】本発明はＡ／Ｄ変換器に関し、特
に、ノイズを含んだアナログ入力に対しても正確なＡ／
Ｄ変換を行うことがてきるＡ／Ｄ変換器に関するもので
ある。
に、ノイズを含んだアナログ入力に対しても正確なＡ／
Ｄ変換を行うことがてきるＡ／Ｄ変換器に関するもので
ある。
【０００２】
【従来の技術】図３は従来の分解能が４ビットのＡ／Ｄ
変換器のブロック図であり、図において、１は基準電圧
を入力する基準電圧入力端子、２は比較電圧（以下、Ｖ
ref と称す。）を発生するＤ／Ａ変換器、３はアナログ
電圧（以下、Ｖinと称す。）が入力されるアナログ電圧
入力端子、４は上記Ｖref と上記Ｖinとを比較する比較
器、５はＡ／Ｄ変換結果であるデジタル値を格納する４
ビットのＡ／Ｄ変換結果レジスタである。ここで、Ｄ／
Ａ変換器２は基準電圧入力端子１に入力される基準電圧
と接地電位（以下、ＶSSと称す。）の間の電圧を１６分
割し、この１６分割された電圧とＡ／Ｄ変換結果レジス
タ５の値に基づいてＶref を発生するようになってい
る。
変換器のブロック図であり、図において、１は基準電圧
を入力する基準電圧入力端子、２は比較電圧（以下、Ｖ
ref と称す。）を発生するＤ／Ａ変換器、３はアナログ
電圧（以下、Ｖinと称す。）が入力されるアナログ電圧
入力端子、４は上記Ｖref と上記Ｖinとを比較する比較
器、５はＡ／Ｄ変換結果であるデジタル値を格納する４
ビットのＡ／Ｄ変換結果レジスタである。ここで、Ｄ／
Ａ変換器２は基準電圧入力端子１に入力される基準電圧
と接地電位（以下、ＶSSと称す。）の間の電圧を１６分
割し、この１６分割された電圧とＡ／Ｄ変換結果レジス
タ５の値に基づいてＶref を発生するようになってい
る。
【０００３】次に、動作について説明する。Ａ／Ｄ変換
が開始されると、Ａ／Ｄ変換結果レジスタ５の最上位ビ
ットが電源電圧レベル（以下、Ｈレベルと称す。）、他
の全てのビットが接地レベル（以下、Ｌレベルと称
す。）になる。そして、これらの値に従ってＤ／Ａ変換
器２がＶref を発生し、このＶref が比較器４に入力さ
れる。次に、比較器４でＶref とアナログ電圧入力端子
３から入力されたＶinとの比較が１回行われ、この比較
結果が最上位のビットに格納される。即ち、Ｖref より
もＶinが大きい場合はＡ／Ｄ変換結果レジスタ５の最上
位ビットをＨレベルにし、Ｖref よりもＶinが小さい場
合はＡ／Ｄ変換結果レジスタ５の最上位ビットをＬレベ
ルにする。以下、この動作がＡ／Ｄ変換結果レジスタ５
の各ビットに対して行われ、最下位ビットまで繰り返さ
れることにより、アナログ電圧がデジタル値に変換され
る。
が開始されると、Ａ／Ｄ変換結果レジスタ５の最上位ビ
ットが電源電圧レベル（以下、Ｈレベルと称す。）、他
の全てのビットが接地レベル（以下、Ｌレベルと称
す。）になる。そして、これらの値に従ってＤ／Ａ変換
器２がＶref を発生し、このＶref が比較器４に入力さ
れる。次に、比較器４でＶref とアナログ電圧入力端子
３から入力されたＶinとの比較が１回行われ、この比較
結果が最上位のビットに格納される。即ち、Ｖref より
もＶinが大きい場合はＡ／Ｄ変換結果レジスタ５の最上
位ビットをＨレベルにし、Ｖref よりもＶinが小さい場
合はＡ／Ｄ変換結果レジスタ５の最上位ビットをＬレベ
ルにする。以下、この動作がＡ／Ｄ変換結果レジスタ５
の各ビットに対して行われ、最下位ビットまで繰り返さ
れることにより、アナログ電圧がデジタル値に変換され
る。
【０００４】
【発明が解決しようとする課題】上記のように、従来の
Ａ／Ｄ変換器では、Ａ／Ｄ変換結果レジスタ５の各ビッ
トに格納されるデジタル値として、比較器においてＶin
とＶref を１回比較して得られた比較結果を用いるた
め、アナログ電圧入力端子３に外部からノイズが入力さ
れて、比較器４に入力されるＶinの電圧レベルが変動し
た場合、変換して得られるデジタル値、即ち、比較器４
から得られるＶref とＶinとの比較結果も変動してしま
い、ノイズ環境化において安定したデジタル信号を得る
ことができないという問題点があった。
Ａ／Ｄ変換器では、Ａ／Ｄ変換結果レジスタ５の各ビッ
トに格納されるデジタル値として、比較器においてＶin
とＶref を１回比較して得られた比較結果を用いるた
め、アナログ電圧入力端子３に外部からノイズが入力さ
れて、比較器４に入力されるＶinの電圧レベルが変動し
た場合、変換して得られるデジタル値、即ち、比較器４
から得られるＶref とＶinとの比較結果も変動してしま
い、ノイズ環境化において安定したデジタル信号を得る
ことができないという問題点があった。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、アナログ入力端子に外部からノ
イズ入力された場合でも、安定したデジタル信号を得る
ことができるるＡ／Ｄ変換器を得ることを目的とする。
ためになされたもので、アナログ入力端子に外部からノ
イズ入力された場合でも、安定したデジタル信号を得る
ことができるるＡ／Ｄ変換器を得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明にかかるＡ／Ｄ
変換器は、Ｄ／Ａ変換器から得られる比較電圧とアナロ
グ電圧入力端子から得られるアナログ電圧とを複数回比
較して複数の比較結果を得、これら複数の比較結果を多
数決回路にて多数決判定し、Ａ／Ｄ変換結果レジスタの
ビットに格納すべき比較結果を決定するようにしたもの
である。
変換器は、Ｄ／Ａ変換器から得られる比較電圧とアナロ
グ電圧入力端子から得られるアナログ電圧とを複数回比
較して複数の比較結果を得、これら複数の比較結果を多
数決回路にて多数決判定し、Ａ／Ｄ変換結果レジスタの
ビットに格納すべき比較結果を決定するようにしたもの
である。
【０００７】この発明にかかるＡ／Ｄ変換器は、Ｄ／Ａ
変換器から得られる比較電圧とアナログ電圧入力端子か
ら得られるアナログ電圧との第１回目の比較結果と第２
回目の比較結果とを一致回路によって一致判定し、一致
している時は第１回目の比較結果をＡ／Ｄ変換結果レジ
スタのビットに格納し、一致していない時は第３回目の
比較結果をＡ／Ｄ変換結果レジスタのビットに格納する
ようにしたものである。
変換器から得られる比較電圧とアナログ電圧入力端子か
ら得られるアナログ電圧との第１回目の比較結果と第２
回目の比較結果とを一致回路によって一致判定し、一致
している時は第１回目の比較結果をＡ／Ｄ変換結果レジ
スタのビットに格納し、一致していない時は第３回目の
比較結果をＡ／Ｄ変換結果レジスタのビットに格納する
ようにしたものである。
【０００８】
【作用】この発明においては、Ｄ／Ａ変換器から得られ
る比較電圧とアナログ電圧入力端子から得られるアナロ
グ電圧とを複数回比較し、得られた複数の比較結果から
Ａ／Ｄ変換結果レジスタのビットに格納すべき比較結果
を多数決判定により決定するようにしたから、各ビット
に格納される比較結果の信頼性が向上し、１回の比較期
間にアナログ電圧入力端子に外部からノイズが入力され
ても、安定したデジタル信号を得ることができる。
る比較電圧とアナログ電圧入力端子から得られるアナロ
グ電圧とを複数回比較し、得られた複数の比較結果から
Ａ／Ｄ変換結果レジスタのビットに格納すべき比較結果
を多数決判定により決定するようにしたから、各ビット
に格納される比較結果の信頼性が向上し、１回の比較期
間にアナログ電圧入力端子に外部からノイズが入力され
ても、安定したデジタル信号を得ることができる。
【０００９】この発明においては、Ｄ／Ａ変換器から得
られる比較電圧とアナログ電圧入力端子から得られるア
ナログ電圧との第１回目の比較結果と第２回目の比較結
果の一致判定を行い、一致の時は第１回目の比較結果
を、不一致の時は第３回目の比較結果をＡ／Ｄ変換結果
レジスタのビットに格納するようにしたから、各ビット
に格納される比較結果の信頼性が向上し、１回の比較期
間にアナログ電圧入力端子に外部からノイズが入力され
ても、安定したデジタル信号を得ることができる。
られる比較電圧とアナログ電圧入力端子から得られるア
ナログ電圧との第１回目の比較結果と第２回目の比較結
果の一致判定を行い、一致の時は第１回目の比較結果
を、不一致の時は第３回目の比較結果をＡ／Ｄ変換結果
レジスタのビットに格納するようにしたから、各ビット
に格納される比較結果の信頼性が向上し、１回の比較期
間にアナログ電圧入力端子に外部からノイズが入力され
ても、安定したデジタル信号を得ることができる。
【００１０】
【実施例】この発明の一実施例を図について説明する。
図１は一実施例によるＡ／Ｄ変換器を示すブロック図で
あり、図において、図３と同一符号は同一または相当す
る部分を示し、６は比較器４の結果を格納する３個の比
較結果格納レジスタ、７はレジスタ６の値を判定する多
数決回路である。ここで、Ａ／Ｄ変換結果レジスタ５は
４ビットからなり、また、Ｄ／Ａ変換器２は基準電圧入
力端子１とＶSSとの間の電圧を１６分割し、Ａ／Ｄ変換
結果レジスタ５の値に従って分圧してＶref を発生する
ようになっている。
図１は一実施例によるＡ／Ｄ変換器を示すブロック図で
あり、図において、図３と同一符号は同一または相当す
る部分を示し、６は比較器４の結果を格納する３個の比
較結果格納レジスタ、７はレジスタ６の値を判定する多
数決回路である。ここで、Ａ／Ｄ変換結果レジスタ５は
４ビットからなり、また、Ｄ／Ａ変換器２は基準電圧入
力端子１とＶSSとの間の電圧を１６分割し、Ａ／Ｄ変換
結果レジスタ５の値に従って分圧してＶref を発生する
ようになっている。
【００１１】次に動作について説明する。Ａ／Ｄ変換が
開始されると、Ａ／Ｄ変換結果レジスタ５の最上位ビッ
トがＨレベル、その他全てのビットがＬレベルとなり、
これらの値に従ってＤ／Ａ変換器２がＶref を発生し、
このＶref が比較器４に入力される。そして、比較器４
でＶrefとアナログ電圧入力端子３から入力されたＶin
との比較を従来と同様の原理で３回行い、これら３回の
比較結果が比較結果格納レジスタ６に格納される。そし
て、この比較結果格納レジスタ６に格納された３回の比
較結果が多数決回路７で多数決判定され、この判定結果
がＡ／Ｄ変換結果レジスタ５の最上位ビットに格納され
る。以下、この動作がＡ／Ｄ変換結果レジスタ５の各ビ
ットに対して行われ、最下位ビットまで繰り返されるた
とにより、アナログ電圧がデジタル値に変換される。
開始されると、Ａ／Ｄ変換結果レジスタ５の最上位ビッ
トがＨレベル、その他全てのビットがＬレベルとなり、
これらの値に従ってＤ／Ａ変換器２がＶref を発生し、
このＶref が比較器４に入力される。そして、比較器４
でＶrefとアナログ電圧入力端子３から入力されたＶin
との比較を従来と同様の原理で３回行い、これら３回の
比較結果が比較結果格納レジスタ６に格納される。そし
て、この比較結果格納レジスタ６に格納された３回の比
較結果が多数決回路７で多数決判定され、この判定結果
がＡ／Ｄ変換結果レジスタ５の最上位ビットに格納され
る。以下、この動作がＡ／Ｄ変換結果レジスタ５の各ビ
ットに対して行われ、最下位ビットまで繰り返されるた
とにより、アナログ電圧がデジタル値に変換される。
【００１２】このような本実施例のＡ／Ｄ変換器では、
Ｖref とＶinとの比較が３回行われてこれらの比較結果
が３個の比較結果格納レジスタ６にそれぞれ格納され、
多数決回路７によってこれら３個の比較結果からＡ／Ｄ
変換結果レジスタ５のビットに格納される比較結果が決
定されるため、アナログ電圧入力端子３に外部からノイ
ズが入力されて比較器４に入力されるＶｉｎの電圧レベ
ルが変動した場合も、各ビット毎の格納されるＶref と
Ｖinとの比較結果の信頼性が向上し、安定したデジタル
信号を得ることができる。
Ｖref とＶinとの比較が３回行われてこれらの比較結果
が３個の比較結果格納レジスタ６にそれぞれ格納され、
多数決回路７によってこれら３個の比較結果からＡ／Ｄ
変換結果レジスタ５のビットに格納される比較結果が決
定されるため、アナログ電圧入力端子３に外部からノイ
ズが入力されて比較器４に入力されるＶｉｎの電圧レベ
ルが変動した場合も、各ビット毎の格納されるＶref と
Ｖinとの比較結果の信頼性が向上し、安定したデジタル
信号を得ることができる。
【００１３】図２はこの発明の第２の実施例によるＡ／
Ｄ変換器を示すブロック図であり、図において、図１と
同一符号は同一または相当する部分を示し、６は比較器
４における比較結果を格納する比較結果格納レジスタ、
８はデジタル値を判定する一致回路、９ａ，９ｂ，９
ｃ，９ｄは伝達ゲートである。ここで、Ａ／Ｄ変換結果
レジスタ５は４ビットからなり、また、Ｄ／Ａ変換器２
は基準電圧入力端子１とＶSSとの間の電圧を１６分割
し、Ａ／Ｄ変換結果レジスタ５の値に従って分圧してＶ
ref を発生するようになっている。また、伝達ゲート９
ａ，９ｂ，９ｃ，９ｄは、比較器４とレジスタ６，比較
器４と一致回路８，レジスタ６とＡ／Ｄ変換結果レジス
タ５，比較器４とＡ／Ｄ変換結果レジスタ５の間にそれ
ぞれ設けられている。
Ｄ変換器を示すブロック図であり、図において、図１と
同一符号は同一または相当する部分を示し、６は比較器
４における比較結果を格納する比較結果格納レジスタ、
８はデジタル値を判定する一致回路、９ａ，９ｂ，９
ｃ，９ｄは伝達ゲートである。ここで、Ａ／Ｄ変換結果
レジスタ５は４ビットからなり、また、Ｄ／Ａ変換器２
は基準電圧入力端子１とＶSSとの間の電圧を１６分割
し、Ａ／Ｄ変換結果レジスタ５の値に従って分圧してＶ
ref を発生するようになっている。また、伝達ゲート９
ａ，９ｂ，９ｃ，９ｄは、比較器４とレジスタ６，比較
器４と一致回路８，レジスタ６とＡ／Ｄ変換結果レジス
タ５，比較器４とＡ／Ｄ変換結果レジスタ５の間にそれ
ぞれ設けられている。
【００１４】次に動作について説明する。Ａ／Ｄ変換が
開始されると、Ａ／Ｄ変換結果レジスタ５の最上位ビッ
トがＨレベル、その他全てのビットがＬレベルとなり、
これらの値に従ってＤ／Ａ変換器２がＶref を発生し、
このＶref が比較器４に入力される。そして、この比較
器４で、先ず、Ｖref とアナログ入力端子３からのＶin
との第１回目の比較が従来と同様の原理で行われ、伝達
ゲート９ａが開いてこの第１回目の比較結果がレジスタ
６に格納される。次いで、比較器４においてＶref とア
ナログ入力端子３からのＶinとの第２回目の比較が従来
と同様の原理で行われ、伝達ゲート９ｂが開いてこの第
２回目の比較結果と比較結果格納レジスタ６に格納され
た値が一致回路８で判定され、一致していれば伝達ゲー
ト９ｃが開いて、比較結果格納レジスタ６の値をＡ／Ｄ
変換結果レジスタ５の最上位ビットに格納され、一致し
ていなければ伝達ゲート９ｄが開き、比較器４において
上記と同様にして行われたＶref とアナログ入力端子３
からのＶinとの第３回目の比較結果がＡ／Ｄ変換結果レ
ジスタ５の最上位ビットに格納される。以下、この動作
がＡ／Ｄ変換結果レジスタ５の各ビットに対して行わ
れ、最下位ビットまで繰り返されるたとにより、アナロ
グ電圧がデジタル値に変換される。
開始されると、Ａ／Ｄ変換結果レジスタ５の最上位ビッ
トがＨレベル、その他全てのビットがＬレベルとなり、
これらの値に従ってＤ／Ａ変換器２がＶref を発生し、
このＶref が比較器４に入力される。そして、この比較
器４で、先ず、Ｖref とアナログ入力端子３からのＶin
との第１回目の比較が従来と同様の原理で行われ、伝達
ゲート９ａが開いてこの第１回目の比較結果がレジスタ
６に格納される。次いで、比較器４においてＶref とア
ナログ入力端子３からのＶinとの第２回目の比較が従来
と同様の原理で行われ、伝達ゲート９ｂが開いてこの第
２回目の比較結果と比較結果格納レジスタ６に格納され
た値が一致回路８で判定され、一致していれば伝達ゲー
ト９ｃが開いて、比較結果格納レジスタ６の値をＡ／Ｄ
変換結果レジスタ５の最上位ビットに格納され、一致し
ていなければ伝達ゲート９ｄが開き、比較器４において
上記と同様にして行われたＶref とアナログ入力端子３
からのＶinとの第３回目の比較結果がＡ／Ｄ変換結果レ
ジスタ５の最上位ビットに格納される。以下、この動作
がＡ／Ｄ変換結果レジスタ５の各ビットに対して行わ
れ、最下位ビットまで繰り返されるたとにより、アナロ
グ電圧がデジタル値に変換される。
【００１５】このような本実施例のＡ／Ｄ変換器では、
Ｖref とＶinとの比較を比較器４で行って、第１回目の
比較結果を比較結果格納レジスタ６に格納し、この格納
された第１回目の比較結果と第２回目の比較結果とを一
致回路８で比較し、これら比較結果が一致していれば、
比較結果格納レジスタ６に格納された第１回目の比較結
果をＡ／Ｄ変換結果レジスタ５のビットに格納し、一致
していない場合は、第３回目の比較結果をＡ／Ｄ変換結
果レジスタ５のビットに格納するようにしたので、アナ
ログ電圧入力端子３に外部からノイズが入力されて比較
器４に入力されるＶinの電圧レベルが変動した場合も、
ビット毎に格納されるＶref とＶinとの比較結果の信頼
性が向上し、安定したデジタル信号を得ることができ
る。
Ｖref とＶinとの比較を比較器４で行って、第１回目の
比較結果を比較結果格納レジスタ６に格納し、この格納
された第１回目の比較結果と第２回目の比較結果とを一
致回路８で比較し、これら比較結果が一致していれば、
比較結果格納レジスタ６に格納された第１回目の比較結
果をＡ／Ｄ変換結果レジスタ５のビットに格納し、一致
していない場合は、第３回目の比較結果をＡ／Ｄ変換結
果レジスタ５のビットに格納するようにしたので、アナ
ログ電圧入力端子３に外部からノイズが入力されて比較
器４に入力されるＶinの電圧レベルが変動した場合も、
ビット毎に格納されるＶref とＶinとの比較結果の信頼
性が向上し、安定したデジタル信号を得ることができ
る。
【００１６】尚、上記実施例では何れも分解能が４ビッ
トのＡ／Ｄ変換器について説明したが、これに限定され
るものではなく、分解能が他のビット数であっても同様
の効果が得られることは言うまでもない。
トのＡ／Ｄ変換器について説明したが、これに限定され
るものではなく、分解能が他のビット数であっても同様
の効果が得られることは言うまでもない。
【００１７】また、上記第１の実施例では比較結果格納
レジスタを３個設けたが、これより多い奇数個の比較結
果格納レジスタを設けてもよく、この場合、各ビットに
格納される比較結果の信頼性を一層向上する。
レジスタを３個設けたが、これより多い奇数個の比較結
果格納レジスタを設けてもよく、この場合、各ビットに
格納される比較結果の信頼性を一層向上する。
【００１８】
【発明の効果】以上のように、この発明によれば、比較
器においてＤ／Ａ変換器から得られる比較電圧とアナロ
グ電圧入力端子から得られるアナログ電圧とを複数回比
較して複数の比較結果を得、これら複数の比較結果を多
数決判定して、Ａ／Ｄ変換結果レジスタのビットに格納
する比較結果を決定するようにしたので、各ビットに格
納される比較結果の信頼性が向上し、ノイズ環境下にお
いても安定したデジタル信号を得ることができる効果が
ある。
器においてＤ／Ａ変換器から得られる比較電圧とアナロ
グ電圧入力端子から得られるアナログ電圧とを複数回比
較して複数の比較結果を得、これら複数の比較結果を多
数決判定して、Ａ／Ｄ変換結果レジスタのビットに格納
する比較結果を決定するようにしたので、各ビットに格
納される比較結果の信頼性が向上し、ノイズ環境下にお
いても安定したデジタル信号を得ることができる効果が
ある。
【００１９】更に、この発明によれば、比較器における
Ｄ／Ａ変換器から得られる比較電圧とアナログ電圧入力
端子から得られるアナログ電圧との第１回目の比較結果
と第２回目の比較結果とを一致判定し、一致している時
は第１回目の比較結果をＡ／Ｄ変換結果レジスタのビッ
トに格納し、一致していない時は第３回目の比較結果を
Ａ／Ｄ変換結果レジスタのビットに格納するようにした
ので、各ビットに格納される比較結果の信頼性が向上
し、ノイズ環境下においても安定したデジタル信号を得
ることができる効果がある。
Ｄ／Ａ変換器から得られる比較電圧とアナログ電圧入力
端子から得られるアナログ電圧との第１回目の比較結果
と第２回目の比較結果とを一致判定し、一致している時
は第１回目の比較結果をＡ／Ｄ変換結果レジスタのビッ
トに格納し、一致していない時は第３回目の比較結果を
Ａ／Ｄ変換結果レジスタのビットに格納するようにした
ので、各ビットに格納される比較結果の信頼性が向上
し、ノイズ環境下においても安定したデジタル信号を得
ることができる効果がある。
【図１】この発明の一実施例によるＡ／Ｄ変換器のブロ
ック図である。
ック図である。
【図２】この発明の他の実施例によるＡ／Ｄ変換器のブ
ロック図である。
ロック図である。
【図３】従来のＡ／Ｄ変換器のブロック図である。
１ 基準電圧入力端子 ２ Ｄ／Ａ変換器 ３ アナログ電圧入力端子 ４ 比較器 ５ Ａ／Ｄ変換結果レジスタ ６ 比較結果格納レジスタ ７ 多数決回路 ８ 一致回路
Claims (2)
- 【請求項１】 基準電圧入力端子から入力された基準電
圧と接地電位とに基づいて比較電圧を発生するＤ／Ａ変
換器と、該比較電圧とアナログ入力端子から入力された
アナログ電圧とを比較する比較器とを有し、複数のビッ
トからなるＡ／Ｄ変換結果レジスタのそれぞれのビット
毎に対応させて上記比較電圧と上記アナログ電圧とを上
記比較器によって比較し、その比較結果を対応するビッ
トに格納して上記アナログ電圧をデジタル値に変換する
Ａ／Ｄ変換器であって、 上記比較器から得られる複数の比較結果を各比較結果毎
に格納する複数の比較結果格納レジスタと、 上記複数の比較結果格納レジスタに格納された複数の比
較結果を多数決判定する多数決回路とを備え、 該多数決回路によって決定された比較結果を上記Ａ／Ｄ
変換結果レジスタの対応するビットに格納するようにし
たことを特徴とするデジタル変換器。 - 【請求項２】 基準電圧入力端子から入力された基準電
圧と接地電位とに基づいて比較電圧を発生するＤ／Ａ変
換器と、該比較電圧とアナログ入力端子から入力された
アナログ電圧とを比較する比較器とを有し、複数のビッ
トからなるＡ／Ｄ変換結果レジスタのそれぞれのビット
毎に対応させて上記比較電圧と上記アナログ電圧とを上
記比較器によって比較し、その比較結果を対応するビッ
トに格納して上記アナログ電圧をデジタル値に変換する
Ａ／Ｄ変換器であって、 上記比較器からの第１回目の比較結果を格納する比較結
果格納レジスタと、 上記比較器からの第２回目の比較結果と上記比較結果格
納レジスタに格納された第１回目の比較結果の一致を判
定する一致回路とを備え、 上記一致回路の判定結果が一致の時は上記第１回目の比
較結果を上記Ａ／Ｄ変換結果レジスタの対応するビット
に格納し、上記一致回路の判定結果が不一致の時は上記
比較器からの第３回目の比較結果を上記Ａ／Ｄ変換結果
レジスタの対応するビットに格納するようにしたことを
特徴とするＡ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34970391A JPH05160727A (ja) | 1991-12-05 | 1991-12-05 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34970391A JPH05160727A (ja) | 1991-12-05 | 1991-12-05 | Ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05160727A true JPH05160727A (ja) | 1993-06-25 |
Family
ID=18405537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34970391A Pending JPH05160727A (ja) | 1991-12-05 | 1991-12-05 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05160727A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0786946A (ja) * | 1993-09-13 | 1995-03-31 | Nec Corp | 逐次比較型ａ／ｄ変換器 |
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1991
- 1991-12-05 JP JP34970391A patent/JPH05160727A/ja active Pending
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