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KR930011894B1 - 회로 소자용 도전성 전극 제조 방법 및 반도체 장치 - Google Patents

회로 소자용 도전성 전극 제조 방법 및 반도체 장치 Download PDF

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KR930011894B1
KR930011894B1 KR1019860002138A KR860002138A KR930011894B1 KR 930011894 B1 KR930011894 B1 KR 930011894B1 KR 1019860002138 A KR1019860002138 A KR 1019860002138A KR 860002138 A KR860002138 A KR 860002138A KR 930011894 B1 KR930011894 B1 KR 930011894B1
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conductive
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emitter
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바르뷔 스테팡
에두아르 피에르 샤프롱 끌로드
Original Assignee
엔. 브이. 필립스 글로아이람펜파브리켄
이반 밀러 레르너
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Abstract

내용 없음.

Description

회로 소자용 도전성 전극 제조 방법 및 반도체 장치
제1도는 도전성 전극의 공칭 위치(nominal position)를 도시하고 있는 종래 기술의 트랜지스터를 도시.
제2a 내지 제2d도는 본 발명에 따른 제조 방법의 각 단계를 도시.
제3a 및 제3b도는 제2d도의 트랜지스터의 도전성 전극이 공칭 위치의 어느 측에 있어서의 공차한도 A 내에서 점유할 수 있는 말단 위치도.
제4,5a 및 5b도는 도전성 전극이 각각 말단의 좌측 및 말단의 우측의 공칭 위치에 있어서의 본 발명에 의한 초고주파 트랜지스터의 실시예를 각각 도시.
제6,7a 및 7b도는 도전성 전극이 공칭 위치에서 각각 말단의 좌측 및 말단의 우측에 있는 본 발명에 의한 멀티콜렉터 I2L 트랜지스터 구조를 각각 도시한 부분 단면도.
제8,9a 및 9b도는 도전성 전극이 공칭 위치에서 각각 말단의 좌측 및 말단의 우측에 있는 본 발명에 의한 초고주파 트랜지스터를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 바디 9, 10, 11, 12, 13 : 접점창
본 발명은 반도체 바디상에 존재하는 절연층에 있어서의 최소한 두 개가 인접하는 접점창에 대해서 위치되어지는 마스크를 사용하여 두 개의 도전성 전극을 희망 패턴에 따라 형성하는, 회로 소자용 도전성 전극 제조 방법에 관한 것으로, 상기 인접하는 접점창은 상기 회로 소자의 인접하는 두 반도체 표면 영역상에 위치되어 있으며 상기 절연층의 최소한 1개의 협소 영역에 대한 측방향으로 분리되어 있다.
종래 기술 방법에 있어서는, 도전성 전극을 형성하는데 사용하는 마스크를 접점창에 대해 위치하는 공차 A를 허용하도록 접점창의 엣지를 지나 절연층을 피복함에 의해 도전성 전극을 반도체 바디의 나(bare)표면상에 직접 증착시켰다. 이 경우, 도전성 전극이 하측 접점창의 엣지에 완전하게 오버랩하므로, 접점창은 항상 대응하는 도전성 전극에 의해 완전하게 피복되어 있었다.
상술된 방법에서는 다음과 같은 결점을 갖고 있는 바, 즉 협소 영역은 최소한 B+2A(단 B는 두 도전성 전극간의 최소 거리임)과 동일한 폭 E0를 가져야만 한다는 것이다.
따라서, 본 발명의 목적은 상기 협소 영역의 폭 E0가 B+2A보다 작게 되는 방법을 제공하려는데 있다.
본 발명은 도전성 전극을 형성하기 전에 반도체 표면의 물질과 화학적으로 결합하는 금속을 접촉창에 제공하며, 인접하는 두 도전성 전극중 적어도 한 전극이 대응하는 접점창을 부분적으로만 피복할 수 있다는 인식에 근거를 두고 있다.
이러한 목적을 위하여, 본 발명에 따른 방법은 다음의 단계 즉
a) 상기 접점창을 절연층에서 개방하여, 상기 협소 영역이 C와 B+2A 사이의 공칭 폭 E를 가지며, 이 폭 E는 공차 A로 규정되는 도전성 전극의 말단 위치에 상기 협소 영역을 브릿지함으로써 발생하게 되는 인접하는 두 표면 영역간의 단락을 방지시키기에 충분하며, 도전성 전극과 협소 영역의 상대 위치를 허용하며 상기 인접하는 두 도전성 전극중 적어도 한 전극이 대응하는 접점창을 부분적으로만 피복할 수 있도록 하게 하는 단계와, (여기서, A는 도전성 전극을 접점창에 대하여 이들 도전성 전극의 공칭 위치의 어느측에도 위치할 수 있는 공차이며, B는 두 도전성 전극 사이의 최소 거리이며, C는 포토-에칭 기술로 실현 가능한 절연층의 상기 협소 영역의 최소 폭이다.)
b) 반도체 바디의 표면 물질과 화학적으로 결합하는 금속을 접점창에 제공하여 접점창내의 반도체 바디의 나 표면을 결합된 금속층으로 피복시키는 단계와,
c) 상기 마스크를 사용하여 상기 도전성 전극을 희망한 패턴에 따라 형성하는 단계를 포함하는 것을 특징으로 하고 있다.
반도체 바디의 표면 물질과 화학적으로 결합하는 금속은 예를 들면 pt 또는 pt-Ni와 같은 것으로 할 수 있다.
단계 a)와 단계 b) 사이에 회로 소자의 반도체 표면 영역중 최소한 하나를 형성하는 단계가 포함될 수 있다. 회로 소자는 트랜지스터로 하는 것이 적합하다.
본 발명에 따른 방법에 있어서, 상기 도전성 전극이 상기 대응하는 접점창의 폭과 최소한 동일한 폭을 가지며, 통상의 조건하에서는 대응하는 접점창을 부분적으로만 피복할 수 있는 각각의 도전성 전극의 최소한 하나의 경계부분이 상기 절연층의 상기 협소 영역에 인접한 대응하는 접점창의 엣지와 일치하도록 마스크를 배치하고, 또한 협소 영역의 공칭값 E가 다음 두 값, A(3-P)와 B+(2-P)A 중 높은 값과 적어도 동일하며 여기서, P를 인접하는 도전성 전극중 어느 하나나 또는 둘 모두가 대응하는 접점창을 부분적으로만 피복하는 것에 따라 1 또는 2와 동일한 정수로 한다.
본 발명에 따른 방법의 또 다른 실시예에서는, 회로 소자를 고주파수용 또는 저잡음용의 트랜지스터로 하며, 여기서 에미터 접촉 저항값을 최소로 하기 위하여, 에미터(P=1)의 양측상에 위치한 두 도전성 베이스 전극만이 부분적으로 피복을 행하고, 에미터 접점창은 사기 에미터 접점창을 측 방향으로 접경하는 두 협소영역에 인접하며, 공칭 위치에서 도전성 에미터 전극은 양측상의 협소 영역을 거리 A만큼 오버랩하고 또한 공칭 위치에서 도전성 베이스 전극은 베이스 접점창을 완전히 피복하도록 되어 있다. 이와 같이 하면, 종래 기술보다 훨씬 작은 감소된 치수를 갖는 트랜지스터를 얻을 수 있다.
본 발명에 따른 방법의 또 다른 실시예에 있어서는, P를 2로 선택하고, 절연층은 트랜지스터의 베이스 접점창 및 에미터 접점창을 포함하며, 베이스 저항을 최소로 하기 위하여, 도전성 전극중, 각 접점창에서 반도체 표면 영역상에 위치하는 도전성 전극부분의 최소 폭을 소정의 G값과 동일하게 하고, 접점창 및 도전성 에미터 및 베이스 전극의 폭을 A+G와 동일하게 하고 있다. 이러한 구성은 특히 에미터 전극에 적합하다. 따라서 G1값은 에미터용으로 선택할 수 있고 G2값은 베이스용으로 선택할 수 있다.
특히 최소의 측방향 치수에 대한 변형에 있어서는, 대응하는 접점창을 부분적으로만 피복할 수 있는 각각의 도전성 전극의 폭을 대응하는 접점창의 폭 이하로 한다.
본 발명에 따른 방법에 의하면, 상기 협소 영역의 공칭값 E를 적어도 2A-(P-1)B와 같고, 여기서 P를 인접하는 도전성 전극중 하나나 또는 둘 모두가 대응하는 접점창을 부분적으로만 피복하는가의 여부에 따라서 1 또는 2의 정수로 한다. 이 값 E가 C(C는 접점창을 형성하는데 이용된 포토에칭 기술에 따라 결정되는 협소 영역의 최소 폭) 이하이면 값 C를 선택한다.
상기 회로 소자는 P=2의 멀티콜렉터 I2L 타입의 트랜지스터이며, 또한 접점창을 콜렉터 접점창 또는 트랜지스터의 베이스 영역 즉 주입 영역에 대한 접점창으로 하는 것이 유리하다.
본 발명은 또한 반도체 바디에 집적된 적어도 하나의 초고주파수용 트랜지스터와, 반도체 바디의 표면에 형성된 절연층을 구비하고 있으며, 상기 절연층이 에미터 영역에 대한 접점창과, 베이스 영역에 대한 접점창인 적어도 2개의 인접하는 접점창을 가지며, 이들 접점창이 절연층의 협소 영역에 의해 횡방향으로 분리되어 있으며, 또한 상기 접점창내에 배치된 도전성의 에미터 전극 및 베이스 전극을 갖고 있는 반도체 장치에도 관한 것으로, 상기 접점창내의 반도체 바디의 표면 전체를 반도체 바디의 물질과 결합하는 금속층으로 피복하며, 도전성 에미터 전극이 에미터 접점창을 완전히 피복하고, 따라서 상기 도전성 에미터 전극의 폭이 에미터 접점창의 폭보다 크기 2A만큼 크며, 도전성 에미터와 베이스 전극 사이의 거리가 크기 B와 동일하며, 협소 영역의 폭 E가 적어도 두 값 2A와 A+B 중 하나와 동일하고 2A+B 보다 작은 것을 특징으로 한다.
또한, 본 발명은 반도체 바디에 집적된 적어도 하나의 트랜지스터와, 반도체 바디의 표면에 형성한 절연층을 구비하고 있으며, 상기 절연층은 에미터 영역에 대한 접점창과, 베이스 영역에 대한 접점창인 2개의 인접하는 접점창을 가지며, 이들의 접점창이 절연층의 협소 영역에 의해 횡방향으로 분리되어 있으며, 또한 상기 접점창내에 배치된 도전성 에미터 전극 및 베이스 전극을 구비하고 있는 반도체 장치에 관한 것으로, 상기 접점창내의 반도체 바디의 표면 전체를 반도체 바디의 물질과 결합하는 금속층으로 피복하고, 협소 영역의 폭 E가 도전성 에미터와 베이스 전극 사이의 거리 B와 동일하게 되도록 한 것을 특징으로 한다.
최종적으로, 본 발명은 반도체 바디에 집적된 최소한 하나의 멀티콜렉터 I2L 트랜지스터의 구조를 가지며, 반도체 바디의 표면상에 형성되어 있는 절연층을 포함하며, 절연층의 협소 영역에 의해 측방향으로 분리되어 있는 적어도 두 콜렉터 접점창과 상기 접점창에 배치된 도전성 콜렉터 전극을 구비하는 반도체 장치에도 관한 것으로, 상기 접점창에서의 표면 전체를 반도체 바디의 물질과 결합하는 금속층으로 피복하고, 도전성 콜렉터 전극 사이의 거리 B가 협소 영역의 폭 E보다 큰 것을 특징으로 한다.
제1도에서는 제1도전형의 반도체 바디 즉 기판(1)상에 형성한 종래 기술의 트랜지스터를 도시한 것으로서, 이것은 제1도전형과 반대인 제2도전형의 확산 또는 주입된 베이스 영역(2)과, 베이스 영역(2)의 일부분에 확산 또는 주입된 에미터 영역(3)을 구비하고 있으며, 이들 에미터 및 베이스 영역은 절연층(4)의 접점창(9 및 10)내에 각각 배열된 도전성 에미터 전극(6) 및 베이스 전극(7)을 갖고 있으며, 상기 접점창(9)은 에미터 영역을 형성하는데도 이용된다. 도전성 전극(6 및 7)은, 이들의 공칭 위치(nominal position)에서는 절연층(4)의 어느 한 측상의 부분(8)과 크기 A만큼 측방향으로 오버랩하고 있다. 이러한 크기 A는 도전성 전극(6 및 7)을 이들의 공칭 위치의 어느 한측상에 위치시키는 위치 설정 공차와 적어도 동일하게 접점창(9 및 10)은 완전히 도전성 전극(6 및 7)으로 피복되어지게 된다. 참조부호 B가 두 도전성 전극간의 최소 거리를 나타내는 것이면, 접점창(9 및 10)을 분리하는 절연층(4)의 협소 영역(5)은 최소한 B+2A와 동일한 폭 E0를 갖게 된다.
예를 들어 A=1.75미크론이고 B=2.5미크론인 경우에 E0≥6미크론으로 된다.
제2a도 내지 제2d도에 있어서는, B+2A보다 작은 폭 E를 갖는 협소 영역(25)에 의해 베이스 접점창(12)과 분리되어 있는 접점창(11)을 통해서 에미터 영역(3)을 형성하기 위한 불순물이 제공된다.
제2a도에서는 협소 영역(25)의 폭을 제외하고는 종래기술의 방법에서 나타나는 즉 접점창(11)을 통해 에미터 영역(3)을 형성한 후의 최종 단계의 배치를 도시한다.
제2b도에 있어서는 에미터 영역(3)에 대해서는 참조번호(21)로, 베이스 영역(2)에 대해서는 참조번호(22)로 표시된 pt의 실리사이드층(silicide layer)을 형성하기 위한 합금을 형성하는 방법으로 절연층(4) 및 접점창(11 및 12)중의 반도체 바디의 나표면상을 약 500Å 두께의 pt 또는 pt-Ni로 피복하는 한편, 경우에 따라서는 절연층(4)은 pt 또는 pt-Ni의 비결합 금속층(24)으로 피복한다. 이러한 단계는 본질적으로 공지되어 있으며 쇼트키 접점을 형성하는데 통상 이용된다. 반도체 영역 자체를 높게 도핑(예를 들어, 에미터 영역)하거나 또는 표면층을 높게 도핑하는 것에는 관계없이 반도체 바디의 표면을 높게 도핑(예를 들어 1020/㎠)하면, 공지된 바와 같이 쇼트키 효과는 없어지게 되는 것은 주지의 사실이다.
다음 후속 단계(제2c도)는 반도체 기술에서 통상 사용하는 용액을 이용하는 층(24)을 선택적으로 제거시키는 것이다.
최종 단계(제2d도)는 약 1미크론의 두께를 갖는 도전성 에미터 전극(26)과 베이스 전극(27)을 공지된 방법으로 형성하는 것이다. 이들 도전성 전극(26 및 27)은 본예에서는 접점창(11 및 12)과 동일한 폭으로 선택하였으며, 이들 전극은 이들의 명목 위치에서 도시된 바와 같이 상기 접점창을 완전하게 피복한다.
제3a도 및 제3b도에서는 절연층(4) 및 협소 영역(25)을 거리 A만큼 부분(28 및 29)이 피복하도록 도전성 전극(26 및 27)을 접점창(11 및 12)에 대해서 위치 설정하는 최종의 경우를 도시한다. 협소 영역(25)의 폭 E가 A보다 크거나 동일하다면, 도전성 전극(26 및 27)에 의해 협소 영역(25)을 브라지하여도 에미터 영역(3)과 베이스 영역(2)간이 단락되지 않는다는 것을 알 수 있다.
한편 제조 단계에 있어서 일반적인 경우와 같이, B＞A이면, E=B로 된다.
요약하자면, 인접하는 두 도전성 전극이 대응하는 접점창을 부분적으로만 피복할 수 있는 경우에는 E값은 두 값 A 및 B 중 높은 값과 적어도 동일하게 되도록 선택할 수 있으며, 상기 E값은 일반적으로 C값[C=접점창(11 및 12)을 형성하는데 사용하는 포토에칭기법으로 정해진 협소 영역의 최소 폭]보다 크다.
예를 들어, A=1.75미크론, B=2.5미크론 및 C=2미크론인 경우, E0=6미크론 대신에 E=2.5미크론으로 할 수 있다.
종래기술의 E0값에 비해서 협소 영역(25)의 폭 E의 이러한 감소로 인하여 베이스 영역의 진성 저항 Rb가 감소된다. 반면에, 이러한 장점을 도전성 전극(26 및 27)에 대해서 전반적으로 얻어지도록 할 필요가 있으면, 접촉 저항이 Rb보다 훨씬 낮아지도록 전극(26 및 27)은 대응하는 접점창(11 및 12)에 대해 G1및 G2로 각각 표시된 최소의 피복 거리 G를 가져야만 한다. 따라서, 접점창(11 및 12)의 폭은 각각 G1+A와 G2+A가 되며, 반면에, 종래기술에 있어서 G1및 G2값이 만족될 수 있다. 환언하자면, 즉 베이스 저항 Rb값을 최적으로 하는 것이 반드시 트랜지스터의 치수에 장점을 제공하는 것은 아니므로, 두가지 장점이 전체적으로 누적되는 것은 아니다.
제4, 5a도 및 제5b도에서는 고주파수 특히 초(hyper) 고주파수용 트랜지스터를 도시하며, 이 트랜지스터는 에미터 접점[결합된 금속층(21) 및 도전성 전극(46)]은 그다지 고품질의 것을 필요로 하지 않는다. 이것은 모든 상황하에서 도전성 전극(46)은 에미터 영역(3)을 형성하기 위한 불순물을 통과시키는 접점창(11)을 완전하게 피복해야만 하는 반면에, 도전성 전극(47)은 베이스 접점창(12)을 부분적으로만 피복할 수 있다는 것을 의미한다.
제4도에 있어서, 도전성 전극(46 및 47)은 이들의 공칭 위치에 있다. 도전성 에미터 전극(46)은 도전성 베이스 전극(47)을 각각 갖는 두 접점창(12)과 접점창(11)을 분리시키는 두 협소 영역(25)의 어느 한 측상에서 크기 A만큼 부분(48)이 오버랩하고 있다. 이들 두 도전성 베이스 전극(47)의 한측상의 엣지(49)는 협소영역(25)중 한 영역과 인접해 있다. 전극(47)의 반대측에서는 절연층(4)상에 부분(44)이 연장하고 있다.
제5a도 및 제5b도는 접점창(11 및 12)에 대한 도전성 전극(46 및 47)의 말단 위치를 도시한 것으로, 하나의 또는 다른 협소 영역(25)상의 도전성 전극(46)의 최대 오버랩부분(48′)은 2A와 동일하게 도시되어 있다. 도전성 전극(46 및 47)이 최소한 거리 B만큼 서로 분리되어 있다고 고려하면(제4도 참조), 이 경우에 있어서 협소 영역(25)의 폭 E는 A+B 및 2A값중 높은 값과 최소한 동일하다는 것을 알 수 있다. 일반적인 경우에서와 같이 B＞A인 경우, E=A+B로 한다.
예를 들면, A=1.75미크론 및 B=2.5미크론인 경우, E=4.25미크론으로 할 수 있다.
제6, 7a도 및 제7b도에서는 A＜B＜2A인 공정에 있어서 I2L형의 논리 트랜지스터 구조를 도시한다. 이러한 트랜지스터는 예를 들어 반도체 기판으로 형성되는 에미터 영역(61)과, 불순물을 도핑하여 형성되는 베이스 영역(62) 및 콜렉터(60)를 포함하고 있으며 콜렉터 영역(60)은 절연층(4)의 접점창(63)을 통해 확산 또는 주입될 수 있는 소정의 폭 W을 갖고 있다. 접점창(63)은 절연층(4)의 협소 영역(65)에 의해 분리되어 있다.
트랜지스터의 이득을 향상시키기 위해서, 콜렉터의 폭과 협소한 절연 영역의 폭간의 비를 증가시킬 수 있으며, 콜렉터 접촉 저항의 값을 최적으로 할 필요가 없을 경우에는 도전성 전극(68)이 접점창(63)의 폭보다 적은 폭을 갖을 수 있으므로, 도전성 전극(68)은 접점창(63)을 부분적으로만 피복하게 된다. 도전성 전극(68) 및 접점창(63)의 상대 말단 위치를 도시하는 제7a도 및 제7b도에서 도시된 바와 같이, 협소 영역(65)에 인접하는 도전성 전극(68)의 엣지(68′)(제6도)는 이것에 대향하고 있는 엣지(65′)(제6도)에서부터 최소한 거리 A만큼 분리되어 위치될 수 있다. 이러한 조건에서는 협소 영역(65)상 도전성 전극(68)의 오버랩부분(69))에 의해 상기 협소 영역(65)을 브릿지하여도 인접하는 두 콜렉터간이 단락되지 않는다.
거리 B만큼 분리되어 있는 도전성 전극(68)의 경우, E≤2A-B(물론 C보다 작지 않음)로 한다. 콜렉터(60)가 소정의 폭 W을 갖는 경우, 트랜지스터의 치수가 상당히 감소하게 되어, 이것에 따라서 트랜지스터의 이득이 특히 높아진다.
예를 들어, A=1.75미크론 및 B=2.5미크론의 경우, E≤1미크론으로 되며, E에 대한 최소값은 종래의 E0=6미크론보다 훨씬 더 작은 값이다. 포토 에칭 방법으로 정해진 C값과 동일하게 선택할 수 있으며, 예를 들면 E=C=2미크론으로 할 수 있다.
제8, 9a도 및 제9b도는 도전성 베이스 전극(47)이 협소 영역(25)에서 분리된다는 것을 제외하고는 이를 공칭 위치에 있어서 제5, 5a도 및 제5b도와 대응한다. 접점창(11 및 12)에 대한 금속 도전성 전극(46 및 47)의 말단 상대 위치를 도시하는 제9a 및 9b도에서 도시된 바와 같이, A＜B이면, E는 최소한 2A와 동일한 값으로 할 수 있다.
예를 들어, A=1.75미크론 및 B=2.5미크론인 경우, 제4도의 경우에 있어서의 A+B=4.25미크론과 종래기술에서의 E0=6미크론 대신에 E는 3.5미크론으로 할 수 있다.
본 발명은 상기 실시예에만 국한되는 것은 아니다. 본 발명은 예를 들어 PNP형의 측방향 트랜지스터에도 동일하게 적용가능하다. I2L 트랜지스터에 관한 한, 베이스 영역 및 주입 영역의 각 도전성 전극에도 적용가능하다.

Claims (11)

  1. 반도체 바디상에 존재하는 절연층에 있어서의 최소한 두 개가 인접하는 접점창에 대해서 위치되어지는 마스크를 사용하여 두 개의 도전성 전극을 희망 패턴에 따라 형성하는 회로 소자용 도전성 전극으로서, 상기 인접하는 접점창은 상기 회로 소자의 인접하는 두 반도체 표면 영역상에 위치되어 있으며 상기 절연층의 최소한 1개의 협소 영역에 의해 측방향으로 분리되어 있는 회로 소자용 도전성 전극제조 방법에 있어서, a) 상기 접점창(11,12,63)을 절연층에서 개방하여, 상기 협소 영역(25,65)이 C와 B+2A 사이의 공칭 폭 E를 가지며, 이 폭 E는 공차 A로 규정되는 두 개의 도전성 전극(26,27; 46,47; 68)의 말단 위치에 상기 협소 영역(25,26)을 브릿지함으로써 발생하게 되는 인접하는 두 표면 영역간의 단락을 방지시키기에 충분하며, 두 도전성 전극(26,27; 46,47; 68)과 협소 영역(25,65)의 상대 위치를 허용하며 두 도전성 전극(26,27; 46,47; 68)중 적어도 한 전극이 대응하는 접점창을 부분적으로만 피복할 수 있도록 하게 하는 단계와, (여기서, A는 도전성 전극(26,27; 46,47; 68)을 접점창에 대하여 이들 도전성 전극의 공칭 위치의 어느측에도 위치할 수 있는 공차이며, B는 두 도전성 전극(26,27; 46,47; 68) 사이의 최소 거리이며, C는 포토-에칭 기술로 실현 가능한 절연층의 상기 협소 영역의 최소 폭이다.) b) 반도체 바디의 표면 물질과 화학적으로 결합하는 금속을 접점창(11,12,63)에 제공하여, 접점창(11,12,63)에서의 반도체 바디의 나 표면(bare surfaces)을 결합된 금속층(21,22)으로 피복시키는 단계와, c) 상기 마스크를 사용하여 상기 두 도전성 전극(26,27; 46,47; 68)을 희망한 패턴에 따라 형성하는 단계를 포함하는 것을 특징으로 하는 회로 소자용 도전성 전극 제조 방법.
  2. 제1항에 있어서, 상기 두 상기 도전성 전극(26,27; 46,47)이 상기 대응하는 접점창(11,12)의 폭과 최소한 동일한 폭을 가지며, 통상의 조건하에서는 대응하는 접점창(11,12)을 부분적으로만 피복할 수 있는 각각의 도전성 전극(26,27,47)의 최소한 하나의 경계부분이 절연층의 협소 영역에 인접한 대응하는 접점창의 엣지와 일치하도록 상기 마스크를 배치하고, 또한 상기 협소 영역의 공칭값 E가 다음 두 값, A(3-P)와 B+(2-P)A중 높은 값과 적어도 동일하며, 여기서, P를 인접하는 두 도전성 전극(26,27,46,47)중 어느 하나나 또는 둘 모두가 대응하는 접점창(11,12)을 부분적으로만 피복하는 것에 따라 1 또는 2와 동일한 정수로 하는 것을 특징으로 하는 회로 소자용 도전성 전극 제조 방법.
  3. 제2항에 있어서, 상기 회로 소자를 초고주파수 트랜지스터로 하며, 에미터 접촉 저항값을 최소로 하기 위하여, 에미터(P=1)의 양측상에 위치한 두 도전성 베이스 전극(47)이 부분적으로만 피복을 행하고, 에미터 접점창(11)은 이 에미터 접점창(11)을 측방향으로 접경하는 두 협소 영역(25)에 인접하며, 공칭 위치에 있는 도전성 에미터 전극은 양측상의 협소 영역을 거리 A만큼 오버랩하고 또한 공칭 위치에 있는 도전성 베이스 전극은 베이스 접점창(12)을 완전히 피복하도록 구성되어 있는 것을 특징으로 하는 회로 소자용 도전성 전극 제조 방법.
  4. 제2항에 있어서, P를 2로 선택하고, 절연층은 트랜지스터의 베이스 접점창(11) 및 에미터 접점창(12)을 포함하며, 베이스 저항(Rb)을 최소로 하기 위하여, 도전성 전극(26,27)중, 각 접점창에서 반도체 표면 영역상에 위치하는 도전성 전극 부분의 최소 폭을 소정의 G값과 동일하게 하고, 접점창(11,12) 및 도전성 에미터 전극(11) 및 베이스 전극(12)의 폭을 A+G와 동일하게 구성한 것을 특징으로 하는 회로 소자용 도전성 전극 제조 방법.
  5. 제1항에 있어서, 측방향의 치수를 최소로 하기 위하여, 대응하는 접점창(12,63)을 부분적으로만 피복할 수 있는 각각의 도전성 전극(47,68)의 폭을 대응하는 접점창(12,63)의 폭 이하로 구성한 것을 특징으로 하는 회로 소자용 도전성 전극 제조 방법.
  6. 제5항에 있어서, A＜B＜2A로 구성하며, 상기 협소 영역(65)의 공칭값 E를 적어도 2A-(P-1)B와 같게 하고, 여기서 P를 인접하는 두 도전성 전극중 하나나(47) 또는 둘 모두(68)가 대응하는 접점창(12,63)을 부분적으로만 피복할 수 있는가에 따라서 1 또는 2의 정수로 하는 것을 특징으로 하는 회로 소자용 도전성 전극 제조 방법.
  7. 제5 또는 제6항에 있어서, 상기 회로 소자는 P=2의 멀티콜렉터 I2L 타입의 트랜지스터이며, 또한 상기 접점창(63)을 콜렉터 접점창으로 구성한 것을 특징으로 하는 회로 소자용 도전성 전극 제조 방법.
  8. 제1 내지 6항중 어느 한 항에 있어서, 반도체 바디의 표면 물질과 화학적으로 결합하는 금속을 pt 및 pt-Ni에서 선택하는 것을 특징으로 하는 회로 소자용 도전성 전극 제조 방법.
  9. 반도체 바디에 집적된 초고주파수용 트랜지스터와, 반도체 바디의 표면에 형성된 절연층을 구비하고 있으며, 상기 절연층이 에미터 영역에 대한 접점창과 베이스 영역에 대한 접점창은 적어도 2개의 인접하는 접점창을 가지며, 이들 접점창은 절연층의 협소 영역에 의해 횡방향으로 분리되어 있으며, 또한 상기 접점창내에 배치된 도전성의 에미터 전극 및 베이스 전극을 갖고 있는 반도체 장치에 있어서, 상기 접점창(11,12)에서의 반도체 바디의 표면 전체를 반도체 바디의 물질과 결합하는 금속층(21,22)으로 피복하며, 도전성 에미터 전극(46)이 에미터 접점창(11)을 완전히 피복하고, 따라서 상기 도전성 에미터 전극의 폭이 에미터 접점창(1)의 폭보다 크기 2A만큼 크며, 도전성 에미터 전극(46)과 베이스 전극(47) 사이의 거리가 크기 B와 동일하며, 협소 영역(25)의 폭 E가 적어도 두 값 2A와 A+B중 하나와 동일하고 2A+B보다 작게 되도록 구성한 것을 특징으로 하는 반도체 장치.
  10. 반도체 바디에 집적된 트랜지스터와, 반도체 바디의 표면에 형성한 절연층을 구비하고 있으며, 상기 절연층은 에미터 영역에 대한 접점창과 베이스 영역에 대한 접점창인 2개의 인접하는 접점창을 가지며, 이들 접점창은 절연층의 협소 영역에 의해 횡방향으로 분리되어 있으며, 또한 상기 접점창내에 배치된 도전성 에미터 전극 및 베이스 전극을 구비하고 있는 반도체 장치에 있어서, 상기 접점창(11,12)내의 반도체 바디의 표면 전체를 반도체 바디의 물질과 결합하는 금속층(21,22)으로 피복하고, 상기 협소 영역(25)의 폭 E가 도전성 에미터 전극(26)과 베이스 전극(27) 사이의 거리 B와 동일하게 되도록 구성한 것을 특징으로 하는 반도체 장치.
  11. 반도체 바디에 집적된 멀티콜렉터 I2L 트랜지스터 구조를 가지며, 반도체 바디의 표면상에 형성되어 있는 절연층을 포함하며, 절연층의 협소 영역에 의해 측방향으로 분리되어 있는 적어도 두 콜렉터 접점창과 상기 접점창에 배치되어 있는 도전성 콜렉터 전극을 구비하는 반도체 장치에 있어서, 상기 접점창(63)에서의 표면 전체를 반도체 바디의 물질과 결합하는 금속층(23)으로 피복하고, 도전성 콜렉터 전극 사이의 거리 B가 협소 영역(65)의 폭 E보다 크게 되도록 구성한 것을 특징으로 하는 반도체 장치.
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