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KR930009111A - 바이폴라트랜지스터, Bi-CMOS 장치 및 그 제조방법 - Google Patents

바이폴라트랜지스터, Bi-CMOS 장치 및 그 제조방법 Download PDF

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KR930009111A
KR930009111A KR1019920019509A KR920019509A KR930009111A KR 930009111 A KR930009111 A KR 930009111A KR 1019920019509 A KR1019920019509 A KR 1019920019509A KR 920019509 A KR920019509 A KR 920019509A KR 930009111 A KR930009111 A KR 930009111A
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KR
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forming
insulating film
semiconductor layer
emitter
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KR1019920019509A
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히로아끼 안모
히로유끼 미와
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와가 노리오
소니 가부시기가이샤
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Abstract

본원 발명에 의한 바이포라트랜지스터는 반도체기판상에 형성된 반도체층과, 상기 반도체층의 상층의 일부분에 형성된 베이스영역과, 상기 베이스영역의 주위에 접속되는 상태로 하여 상기 반도체층의 상층에 형성된 그라프트베이스영역과, 상기 베이스영역의 상층의 일부분에 형성된 에미터영역과, 상기 에미터영역의 주위의 상기 베이스영역상에 형성된 오프셋절연막과, 상기 베이스영역의 아래쪽의 반도체층중에 형성된 콜렉터매입영역과, 상기 콜렉터매입영역에 접속되는 동시에 상기 베이스영역에서 소자분리영역에 인접하여 상기 반도체층에 형성된 콜렉터인출영역과, 상기 에미터영역에 접속되는 동시에 상기 오프셋절연막상에 형성된 에이터전극과, 상기 에미터즌극을 덮는 상태로 형성된 에이터절연막과, 상기 그라프트베이스영역에 접속되는 동시에 상기 에이터절연막에 접촉하는 상태로 형성된 베이스전극과, 상기 콜렉터인출영역에 접속되는 상태로 형성된 콜렉터전극으로 이루어진다.

Description

바이폴라트랜지스터, Bi-CMOS 장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도는 본원 발명의 제1의 바람직항 실시예에 따른 바이폴라트래니스터의 단면도.
제6A도 내지 제6F도는 제5도의 바이폴라트랜지스터의 제조공정단면도.
제7도는 본원 발명의 제2의 바람직한 실시예에 따른 바이폴라트랜지스터의 단면도.

Claims (15)

  1. 반도체기판상에 형성된 반도체층과, 상기 반도체층의 상층의 일부분에 형성된 베이스영역과, 상기 베이스영역의 주위에 접속되는 상태로 하여 상기 반도체층의 상층의 형성된 그라프트베이스영역과, 상기 베이스영역의 상층의 일부분에 형성된 에미터영역과, 상기 에미터영역의 주위의 상기 베이스영역상에 형성된 오프셋 절연막과, 상기 베이스영역의 아래쪽의 반도체층중에 형성된 콜렉터매입영역과, 상기 콜렉터매입영역에 접속되는 동시에 상기 베이스영역에서 소자분리영역에 인접하여 상기 반도체층에 형성된 콜렉터인출영역과, 상기 에미터영역에 접속되는 동시에 상기 오프셋절연막상에 형성된 에미터전극과, 상기 에미터전극을 덮는 상태로 형성된 에미터절연막과, 상기 그라프트베이스영역에 접속되는 동시에 상기 에미터절연막에 접촉하는 상태로 형성된 베이스전극과, 상기 콜렉터인출영역에 접속되는 상태로 형성된 콜렉터전극으로 이루어지는 것을 특징으로 하는 바이폴라트랜지스터.
  2. 제1항의 바이폴라트랜지스터의 제조방법으로서, 반도체기판의 상층에 콜렉터매입영역을 형성하고, 당해 반도체 기판의 상면에 반도체층을 형성한 후, 당해 반도체층에 소자분리영역을 형성하고, 또한 당해 반도체층의 상층에 제1의 절연막을 형성하고, 그 후 당해 제1의 절연막을 덮도록 상기 반도체층의 전체면에 제1의 다결정 실리콘막을 형성하는 제1의 공정과, 상기 제1의 다결정실리콘막으로 에미터형성영역의 주위에 베이스형성영역상에 마스크패턴을 형성한 후, 당해 마이크스패턴을 에칭 마스크로 하여 상기 제1의 절연막을 에칭함으로써 오프셋 절연막을 형성하는 제2의 공정과, 상기 마스크패턴을 덮도록 상기 반도체층의 전체면에 제2의 다결정실리콘막을 적층하고, 당해 제2의 다결정실리콘막의 전체면에 제2의 절연막을 적층한 후, 당해 제2의 절연막과 제2의 다결정실리콘막을 에칭하여 상기 제2의 다결정실리콘막으로 에미터전극을 형성하는 제3의 공정과, 상기 에미터전극의 측벽에 에미터사이드월절연막을 형성함으로써, 당해 에미터사이드월절연막과 에미터전극상의 상기 제2의 절연막으로 에미터절연막을 형성하는 제4의 공정과, 상기 베이스형성영역의 양측에 있어서의 상기 반도체층의 상층에그라프트베이스영역을 형서한 후, 상기 콜렉터매입영역에 접속되는 상태로 상기 베이스형성영역에서 상기 소자분리영역에 인접하여 상기 반도체층에 콜렉터인출영역을 형성하는 제5의 공정과, 상기 베이스형성영역에 베이스영역을 형성하는 동시에, 상기 에미터형성영역에 에미터영역을 형성한 후, 상기 그라프트베이스영역에 접속되는 동시에 에미터절연막에 접촉하는 상태로 베이스전극을 형성하는 동시에, 상기 콜렉터인출영역에 접속되는 콜렉터전극을 형성하는 제6의 공정으로 이루어지는 것을 특징으로 하는 바이폴라트랜지스터의 제조방법.
  3. 반도체기판상에 형성된 반도체층과, 상기 반도체층의 상층의 일부분에 형성된 베이스영역과, 상기 베이스영역의 한쪽에 접속되는 상태로 상기 반도체층의 상층에 형성된 그라프트베이스영역과, 상기 베이스영역의 상층의 일부분에 형성된 에미터영역과, 상기 에미터영역의 주위의 베이스영역상과 당해 베이스영역에 접속되는 상기 반도체층상의 일부분에 형성된 오프셋절연막과, 상기 베이스영역의 아래쪽의 반도체층중에 형성된 콜렉터매입영역과, 상기 콜렉터매입영역에 접속되는 동시에 상기 베이스영역의 반대측에서 상기 베이스영역에 접속되는 상기 반도체층의 일부분에 인접하여 당해 반도체층에 형성된 콜렉터인출영역과, 상기 에미터영역에 접속되는 동시에 상기 오프셋절연막상에 형성된 에미터전극과, 상기 에미터전극을 덮는 상태로 형성된 에미터절연막과, 상기 그라프트베이스영역에 접속되는 동시에 상기 에미터절연막의 한쪽에 접촉하는 상태로 형성된 베이스전극과, 상기 콜렉터인출영역에 접속되는 동시에 상기 에미터절연막으로 다른쪽에 접촉하는 상태로 형성된 콜렉터전극으로 이루어지는 것을 특징으로 하는 바이폴라트랜지스터.
  4. 제3항의 바이폴라트랜지스터의 제조방법으로서, 반도체기판의 상층에 콜렉터매입영역으 형성하고, 당해 반도체 기판의 상면에 반도체층을 형성한 후, 당해 반도체층의 상층의 제1의 절연막을 형성하고, 이어서 당해 제1의 절연막을 덮도록 상기 반도체층의 전체면에 제1의 다결정실리콘막을 형성하는 제1의 공정과, 상기 제1의 다결정실리콘막으로 에미터형성영역의 주위에 있어서의 베이스형성영역상에 마스크패턴을 형성한 후, 당해 마스크패턴을 에칭 마스크로 하여 상기 제1의 다결정실리콘막을 에칭함으로써 제1의 절연막으로 오프셋절연막을 형성하는 제2의 공정과, 상기 마스트패턴을 덮도록 상기 반도체층의 전체면에 제2의 다결정실리콘막을 적층하고, 당해 제2의 다결정실리콘막의 전체면에 제2의 절연막을 형성한 후, 당해 제2의 절연막과 제2의 다결정실리콘막을 에칭하여 상기 제2의 다결정실리콘막으로 에미터전극을 형성하는 제3의 공정과, 상기 에미터전극의 측벽에 에미터사이드월절연막을 형성함으로써, 당해 에미터사이드월절연막과 에미터전극상의 상기 제2의 절연막으로 에미터절연막을 형성하는 제4의 공정과, 상기 베이스형성영역의 한쪽에 있어서의 상기 반도체층의 상층에 그라프트베이스영역을 형성한 후, 상기 콜렉터매입영역에 접속되는 동시에 각가 베이스형성영역의 반대측에서 상기 반도체층의 베이스형성영역에 접속되는 부분에 인접하여 상기 반도체층에 콜렉터인출영역을 형성하는 제5의 공정과, 상기 베이스형성영역에 베이스영역을 형성하는 동시에, 상기 에미터형성영역에 에미터영역를 형성한 후, 상기 그라프트베이스영역에 접속되는 동시에 상기 에미터절연막의 한쪽에 접촉하는 상태로 베이스전극을 형성하는 동시에, 상기 콜렉터인출영역에 접속되는 동시에 상기 에미터절연막의 다른쪽의 접촉하는 상태로 콜렉터전극을 형성하는 제6의 공정으로 이루어지는 것을 특징으로 하는 바이폴라트랜지스터의 제조방법.
  5. 바이폴라트랜지스터와 MOS 트랜지스터를 가진 Bi-MOS장치에 있어서, 상기 바이폴라트랜지스터의 에미터창형성용 절연막이 베이스영역의 베이스인출영역을 제외한 부분에 형성되어 이루어지는 것을 특징으로 하는 Bi-MOS장치.
  6. 제5항의 Bi-MOS장치의 제조방법으로서, MOS 트랜지스터의 게이트전극, LDD 영역의 형성 후, 전면적으로 절연막을 형성하는 제1의 공정과, 상기 절연막의 바이폴라트랜지스터의 베이스영역의 베이스인출영역을 제외한 부분상에 마스크하는 제2의 공정과, 상기 제1의 공정에서 형성한 상기 절연막에 대하여 이방성 에칭처리를 함으로써, 상기 MOS 트랜지스터의 상기 게이트전극의 측벽에 게이트사이월드절연막을 형성하는 동시에, 상기 바이폴라트랜지스터의 상기 베이스영역중 상기 베이스인출영역을 제외한 부분에 에임터창형성용 절연막을 형성하는 제3의 공정으로 이루어지는 것을 특징으로 하는 Bi-MOS장치의 제조방법.
  7. 제6항에 있어서, 또한 에미터영역을 형성하는 제4의 공정과, 상기 제4의 공정후에 상기 바이폴라트랜지스터의 상기 베이스인출영역과 상기 MOS 트랜지스터의 소스 및 드레인을 동시에 형성하는 제5으 공정을 포함하는 것을 특징으로 하는 Bi-MOS장치의 제조방법.
  8. 반도체기판상에 형성된 반도체층과, 상기 반도체층의 상층에 형성된 베이스영역과, 상기 베이스영역의 한쪽에 접속되는 상태로 상기 반도체층의 상층에 형성된 그라프트베이스영역과, 상기 베이스영역의 상층에 형성된 에미터영역과, 상기 베이스영역의 아래쪽의 반도체층에 형성된 콜렉터매입영역과, 상기 콜렉터매입영역에 접속되는 상태로 상기 베이스영역의 반대측의 상기 반도체층에 형성된 콜렉터인출영역과, 상기 에미터영역에 접속되는 상태로 상기 반도체층의 상면에 형성된 에미터전극과, 상기 그라프트베이스영역에 접속되는 상태로 상기 반도체층의 상면에 형성된 베이스전극과, 상기 콜렉터인출영역에 접속되는 상태로 상기 반도체층의 상면에 형성된 콜렉터 전극과, 상기 베이스전극과 상기 에미터전극 사이에 형성된 제1의 전극간 절연막과, 상기 에미터전극과 상기 콜렉터 전그가이에 형성된 제2의 전극간 절연막과, 상기 제2의 전극간 절연막에 접촉하는 상태로 상기 에미터전극측의 상기 콜렉터전극의 하면의 일부의 아래쪽에 형성된 어프셋절연막으로 이루어지는 것을 특징으로 하는 바이폴라트랜지스터.
  9. 제8항의 바이폴라트랜지스터를 탑재한 Bi-CMOS장치의 제조방법으로서, 반도체기판상에 반도체층을 형성하고, 당해 반도체기판과 당해 반도체층에 콜렉터매입영역을 형성한 후, 당해 반도체층의 상층에 소자분리영역을 형성하고, 그후 바이폴라트랜지스터형성영역의 반도체층의 상층과 CMOS 트랜지스터의 형성영역의 반도체층의 상층에 제1의 절연막을 형성하고, 이어서 당해 제1의 절연막을 덮도록 상기 반도체층이 전체면의 제1의 다결정실리콘막을 형성하는 제1의 공정과, 상기 제1의 다결정실리콘막으로 바이폴라트랜지스터형성영역의 일부분에 제1의 패턴을 형성하는 동시에, 상기 제1의 다결정실리콘막으로 상기 CMOS 트랜지스터형성영역을 덮는 제2의 패턴을 형성하고, 그 후 상기 각 제1, 제2패턴을 에칭마스크로 하여 상기 제1의 절연막을 에칭함으로써, 상기 바이폴라트랜지스터형성영역의 상기 바이폴라부분에 오프셋절연막을 형성하는 제2의 공정과, 상기 각 제1, 제2의 패턴을 덮도록 상기 반도체층의 전체면에 제2의 다결정실리콘막을 형성하는 제3의 공정과, 상기 제2의 다결정실리콘막으로 상기 바이폴라트랜지스터형성영역에 베이스전극과 에미터전극과 콜렉터전극을 형성하는 동시에, 당해 제2의 다결정실리콘막과, 상기 제2의 패턴에 의해 CMOS 트랜지스터의 각 게이트를 형성하는 제4의 공정과, 상기 베이스전극, 상기 에미터전극, 상기 콜렉터전극 및 상기 게이트를 덮도록 상기 반도체층의 전체면에 제2의 절연막을 형성한 후, 상기 베이스전극과 상기 에미터전극과의 사이에 상기 제2의 절연막으로 제1의 전극간 절연막을 형성하고, 상기 에미터전극과 상기 콜렉터전극과의 상기에 상기 제2의 절연막으로 제2의 전극간 절연막을 형성하는 동시에, 상기 각 게이트의 측벽에 당해 제2의 절연막으로 게이트사이드월절연막을 형성하는 제5의 공정으로 이루어지는 것을 특징으로 하는 Bi-CMOS 장치의 제조방법.
  10. 바이폴라트랜지스터와 CMOS 트랜지스터를 반도체층에 형성한 Bi-CMOS 장치에 있어서, 상기 반도체층은 상기 바이폴라트랜지스터의 바이폴라트랜지스터형성영역과 상기 CMOS 트랜지스터의 CMOS 트랜지스터형성영역이 형성된 제1의 부분과, 상기 바이폴라트랜지스터형성영역과 상기 CMOS 트랜지스터형성영역을 분리하기 위한 소자분리영역이 형성된 제2의 부분으로 이루어지고, 상기 제2의 부분은 상기 제1의 부분의 두께보다 얇게 형성한 것을 특징으로 하는 Bi-CMOS 장치.
  11. 바이폴라트랜지스터와 CMOS 트랜지스터를 반도체층에 형성한 Bi-CMOS 장치에 있어서, 상기 반도체층은 상기 바이폴라트랜지스터의 바이폴라트랜지스터형성영역과 그 주위에 있어서의 별도의 장치의 트랜지스터의 제2의 트랜지스터형성영역이 형성된 제1의 부분과, 상기 바이폴라트랜지스터형성영역과 상기 제2의 트랜지스터형성영역을 분리하기 위한 소자분리영역이 형성된 제2의 부분으로 이루어지고, 상기 제2의 부분은 상기 제1의 부분의 두께보다 얇게 형성한 것을 특징으로 하는 Bi-CMOS 장치.
  12. 제10항 또는 제11항에 있어서, 상기 반도체층은 에피택셜성장층으로 형성된 것을 특징으로 하는 Bi-CMOS 장치.
  13. 제10항 또는 제11항에 있어서, 상기 바이폴라트랜지스터는 상기 제1의 부분에서 상기 제2의 부분에 연장하여 형성된 콜렉터매입영역과, 상기 제2M이 부분에서 상기 콜렉터매입영역에 접속되는 상태로 형성된 콜렉터인출영역으로 이루어지는 것을 특징으로 하는 Bi-CMOS 장치.
  14. 제10항 , 제12항 또는 제13항 기재의 Bi-CMOS 장치의 소자분리 영역의 제조방법으로서, 반도체기판의 상측에 콜렉터매입영역을 형성한 후, 당해 반도체기판의 상면에 반도체층을 형성하는 제1의 공정과, 상기 반도체층의 상층을 부분적으로 제거하여 상기 반도체층의 박층부분을 형성하는 제2의 공정과, 상기 박층부분에 상기 Bi-CMOS 장치의 바이폴라트랜지스터형성영역과 상기 Bi-CMOS 장치의 CMOS 트랜지스터형성영역을 분리하기 위한 소자분리영역을 형성하는 제3의 공정으로 이루어지는 것을 특징으로 하는 Bi-CMOS 장치의 소자분리영역의 제조방법.
  15. 제11항, 제12항 또는 제13항 기재의 Bi-CMOS 장치의 소자분리 영역의 제조방법으로서, 반도체기판의 상측에 콜렉터매입영역을 형성한 후, 당해 바도체기판의 상면에 반도체층을 형성하는 제1의 공정과, 상기 반도체층의 상층을 부분적으로 제거하여 상기 반도체층의 박층부분을 형성하는 제2의 공정과, 상기 박층부분에 상기 Bi-CMOS 장치의 바이폴라트랜지스터형성영역과 이 바이폴라트랜지스터형성영역의 주위에 있어서의 별도의 장치의 제2의 트랜지스터형성영역을 분리하기 위한 소자분리영역을 형성하는 제3의 공정으로 이루어지는 것을 특징으로 하는 Bi-CMOS 장치의 소자분리영역의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920019509A 1991-10-24 1992-10-23 바이폴라트랜지스터, Bi-CMOS 장치 및 그 제조방법 KR930009111A (ko)

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