KR930007754B1 - 반도체장치의 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 32
- 239000004065 semiconductor Substances 0.000 title claims description 32
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 53
- 239000012535 impurity Substances 0.000 claims description 35
- 229920005591 polysilicon Polymers 0.000 claims description 34
- 238000000034 method Methods 0.000 claims description 33
- 239000000758 substrate Substances 0.000 claims description 29
- 238000005530 etching Methods 0.000 claims description 20
- 238000009792 diffusion process Methods 0.000 claims description 14
- 238000007667 floating Methods 0.000 claims description 12
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- 239000010410 layer Substances 0.000 description 76
- 229910004298 SiO 2 Inorganic materials 0.000 description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 239000011229 interlayer Substances 0.000 description 9
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 8
- 229910052698 phosphorus Inorganic materials 0.000 description 8
- 239000011574 phosphorus Substances 0.000 description 8
- 229910052782 aluminium Inorganic materials 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910052785 arsenic Inorganic materials 0.000 description 6
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 6
- 238000002955 isolation Methods 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 230000001133 acceleration Effects 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- 238000001947 vapour-phase growth Methods 0.000 description 5
- 239000004020 conductor Substances 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- -1 for example Chemical compound 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0411—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having floating gates
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/603—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended drain IGFETs [EDMOS]
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/031—Manufacture or treatment of data-storage electrodes
- H10D64/035—Manufacture or treatment of data-storage electrodes comprising conductor-insulator-conductor-insulator-semiconductor structures
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
내용 없음.
Description
제1도 내지 제3도는 각각 본 발명의 제1실시예에 관한 반도체장치의 제조방법에 대해서 설명하기 위한 도면.
제4도 및 제5도는 각각 본 발명의 제2실시예에 대해서 설명하기 위한 도면.
제6도 및 제7도는 각각 본 발명의 제3실시예에 대해서 설명하기 위한 도면.
제8도 내지 제10도는 각각 종래의 반도체장치의 제조방법에 대해서 설명하기 위한 도면이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판(반도체기판) 2 : 필드산화막(제1절연막)
3 : 게이트절연막(제2절연막) 4 : 다결정실리콘(부유게이트전극)
5 : 게이트절연막(제3절연막) 6 : 다결정실리콘층(제어게이트전극)
7 : 절연막(제4절연막) 8 : 다결정실리콘층(에칭스톱막)
11 : CVD-SiO2막(제5절연막) 14 : 소오스영역
15 : 드레인 저농도불순물확산영역(제1불순물확산영역)
16 : 드레인 고농도불순물확산영역(제2불순물확산영역)
19 : 다결정실리콘층(도전층) 21 : 층간절연막(제6절연막)
24 : 배선패턴
[산업상의 이용분야]
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 불휘발성 반도체기억장치의 제조에 적합한 것이다.
[종래의 기술 및 그 문제점]
종래, 불휘발성 반도체기억장치(EPROM)에 있어서의 메모리 셀트랜지스터는 예컨대 제8도에 도시된 바와같이 구성되어 있다. 즉, 반도체기판(1 ; 실리콘기판)의 소자영역상에는 2층게이트구조의 게이트전극부(25)가 형성된다. 이 게이트전극부(25)는 반도체기판(1)의 주표면상에 제1게이트절연막(3), 부유게이트(4), 제2게이트절연막(5), 제어게이트전극(6), 및 절연막(7)이 순차적층되어 형성된다. 상기 게이트전극부(25)의 측벽에는 상기 절연막(7)이 형성되어 있다. 이 측벽의 절연막(7)은 상기 제어게이트전극(6)상에 절연막(7)이 형성될 때 동시에 형성되는 것이다. 상기 게이트전극부(25)의 아랫쪽의 기판(1)중의 채널영역의 양측에는 부유게이트형 MOS트랜지스터의 소오스영역, 드레인영역으로 되는 불순물확산영역(14, 16)이 각각 형성된다. 제8도에 도시된 구조에서는 인접하는 2개의 부유게이트형 MOS트랜지스터(메모리셀트랜지스터)에 있어서의 불순물확산영역(16)이 공용되고 있다. 상기 반도체기판본체의 전면상에는 층간절연막(21)이 형성되고, 이 층간절연막(21)에 있어서의 불순물확산영역의 한쪽[예컨대 드레인영역(16)상에는 접속공(26)이 형성되어 있다. 그리고, 상기 층간절연막(21)상에는 상기 접속공(26)을 매개로 드레인영역(16)과 접속하도록 비트선으로서 작용하는 금속배선(24 : 예컨대 알르미늄 배선)이 형성된다.
그런데 상기한 바와같은 EPROM을 제조하는 경우, 접속공(26)의 형성에는 마스크일치기준으로서 소자분리용 필드산화막(도시안됨)이 이용된다. 이 접속공(26)의 형성시에는 마스크가 일치하지 않는데 대한 여유를 충분히 고려하지 않으면 안된다. 이 일치여유가 없으면 극단적인 경우에는 게이트전극부(25)의 측벽의 절연막(7)이 에칭되고, 알루미늄배선(24)과 메모리셀트랜지스터의 제어게이트전극(6) 또는 부유게이트전극(4)이 쇼트되고 만다.
따라서, 상기한 종래의 EPROM에서는 셀을 미세화할 경우, 게이트전극부와 접속공과의 마스크일치여유로서 노광시스템등에 의해 정해지고 있는 일정한 값이 필요하게 된다. 그러므로, 메모리셀트랜지스터의 간격을 좁힐 수 없다는 문제가 있었다.
이와같은 문제를 해결하기 위해, 본 발명자는 접속공의 개공시에 제어게이트전극 및 부유게이트전극과 접속공의 마스크일치여유를 축소할 수 있고, 미세화할 수 있는 반도체집적회로 및 그 제조방법을 제안하고 있다(본원 출원인의 출원에 관한 일본국 특허출원 소63-78980호). 상기 출원에 관한 반도체집적회로의 1예를 제9도(a), (b)에 도시하고 있다. 제9도(a)는 패턴평면도, 제9도(b)는 제9도(a)의 X-X'선에 따른 단면구성도이다.
이 반도체집적회로는 부유게이트전극(4)과 제어게이트전극(6)의 적층구조패턴에 대해서 자기정합적으로 소오스영역(14) 및 드레인영역(16)이 형성된 부유게이트형 MOS트랜지스터로 이루어진 메모리셀어레이를 갖추고 있다. 게이트전극부(25)의 상면 및 측벽에는 절연막(7, 11)이 각각 형성되고, 이 측벽의 절연막(11)을 오프셋영역(offset 領域)으로서 드레인영역(16)의 채널측단부가 다른 영역보다도 저농도의 불순물확산영역(15)으로 되어있다. 그리고 이 드레인영역(16)의 표면 및 이 영역(16)의 양단부상에 있는 게이트전극부(25)의 측벽의 절연막(11)을 덮도록 낮은 저항재료로 이루어진 도전층(19)이 형성되고, 이 도전층(19)상에 금속배선(24)이 자기정합적으로 형성되어 접속부가 형성되는 것을 특징으로 한다. 또 제9도(a), (b)에 있어서 참조부호 1은 반도체기판, 2는 소자분리용 필드산화막, 3은 제1게이트절연막, 4는 부유게이트전극, 5는 제2게이트절연막, 6은 제어게이트전극, 21은 층간절연막이다.
상기 제9도(a), (b)에 도시된 바와같이 반도체집적회로에 의하면 접속홀의 개공시에 게이트전극부와 접속공의 마스크일치여유를 축소할 수 있고, 미세화할 수 있다.
그런데, 상기한 바와같은 구성에서는 제9도(a)에서 판명된 바와같이, 소자분리를 위한 필드산화막(2)이 섬모양으로 형성되어 있다. 이 때문에 게이트전극부[25 ; 절연막(7, 11)]의 단부와 필드산화막(2)의 단부의 거리(d)를, 마스크일치여유를 충분히 고려해서 설정하지 않으면, 마스크불일치가 발생할 경우에 소오스영역(14)의 형성폭이 좁아지고, 회로특성이 열화되고 만다. 여기서, 필드산화막(2)을 제10도에 도시한 바와같이 병렬인 띠모양으로 형성하는 방법이 고려된다. 즉 레지스트마스크와 게이트전극부(25)를 마스크로 하고, 필드산화막(2)을 선택적으로 제거하고, 게이트전극부(25)와 필드산화막(2)을 마스크로서 자기정합적으로 소오스영역(14)을 형성한다. 이와같이 하면, 마스크불일치에 대한 일치여유를 취할 필요가 없게 되고, 고집적화할 수 있게 된다.
그러나, 이와같은 방법에서 소오스영역(14)을 형성하는 경우, 드레인측의 접속부에 재9도(a), (b)와 같이 낮은 저항재료로 이루어진 도전층(19)을 사이에 끼워 자기정합적으로 접속하면, 그 상태로는 형성될 수 없고 제조공정이 상당히 복잡하게 된다. 예컨대, 우선 필드산화막(2)을 선택적으로 제거하기 위해, 레지스트마스크와 제9도(b)중의 게이트전극부(25)의 절연막(7)을 마스크로 한 자기정합적인 에칭을 행할 필요가 있지만, 이 경우, 노출되어 있는 절연막(7)이 동시에 에칭으로 제거되고, 제어게이트전극(6)이 노출되고 만다. 따라서, 이후 접속부를 덮는 도전층(19)을 형성하기 위해서는 노출되어 있는 제어게이트(6)과 도전층(19)을 전기적으로 분리하기 위한 절연막을 새로이 형성하는 등의 대책을 마련하지 않으면 안된다.
상기한 바와같이, 종래의 반도체장치의 제조방법으로는 게이트전극부와 소오스 또는 드레인도출용 접속공의 마스크일치여유를 충분하게 갖출 필요가 있고, 메모리셋트랜지스터의 간격을 좁힐 수 없다. 여기서 이 문제를 해결하려고 하면 회로특성이 열화될 우려가 있고, 회로특성의 열화를 초래하지 않고 고집적화를 달성하려면 제조공정이 복잡해진다는 결점이 있었다.
[발명의 목적]
본 발명은 상기한 점을 감안해서 발명된 것으로, 회로특성의 열화나 제조공정의 복잡화를 초래하지 않고 고집적화할 수 있는 반도체장치의 제조방법을 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명은 제1도전형 반도체기판표면에 서로 이간되어 평행으로 연재되는 띠모양의 제1절연막을 형성하고, 이 반도체기판상 및 상기 제1절연막상에 상기 띠모양의 제1절연막의 길이방향과 교차하도록, 제2절연막, 부유게이트전극, 제3절연막, 제어게이트전극, 제4절연막 및 이 제4절연막보다 에칭속도가 느린 에칭스톱막으로 이루어진 적층게이트구조를 여러개 , 평행으로 연재시켜 형성한다. 이어서, 상기 평행으로 연재된 적층게이트구조 사이에서, 동시에 소오스영역 형성예정영역에 존재하는 상기 제1절연막을, 적층게이트구조의 일단측을 마스크의 일부로서 자기정합적으로 제거하고, 소오스형성예정영역의 반도체기판을 노출시킨다. 상기 적층게이트구조의 상기 일단측을 마스크의 일부로 자기정합적으로 상기 소오스형성예정영역에 제2도전형 불순물을 도입하고, 상기 적층게이트구조의 측벽부에 제5절연막을 형성한다. 다음으로, 상기 적층게이트구조의 드레인측벽부를 마스크의 일부로서, 자기정합적으로 드레인형성 예정영역에 제2도전형 불순물을 도입한다. 상기 적층게이트구조의 타단측의 측벽에 형성된 상기 제5절연막을 마스크의 일부로서 자기정합적으로 상기 반도체기판의 드레인형성예정영역상을 노출시킨 후, 이 드레인노출영역의 표면에 접촉하고 또한 이 드레인영역양단에 접합된 2개의 상기 적층게이트구조의 각각 적어도 드레인영역측의 측벽의 상기 제5절연막을 덮도록 도전층을 형성한다. 그리고 전면적으로 제6절연막을 퇴적형성하고, 상기 도전층을 스토퍼로서 이 제6절연막을 선택적으로 제거함에 따라 접속공을 개공하고, 이 접속공을 포함하는 영역인 상기 제6절연막상에 배선패턴을 형성하고 있다.
[작용]
상기와 같이 구성된 본 발명에 의하면, 2층게이트 구조상에 제4절연막 및 이 제4절연막보다 에칭속도가 낮은 에칭스톱막을 설치함에 따라, 소오스영역을 형성하기 위한 제1절연막(필드산화막)의 선택적인 제거공정과, 드레인접속부 형성을 위한 자기정합적인 가공공정을 동시에 행할 수 있게 된다.
[실시예]
이하, 본 발명의 실시예에 대해서 도면을 참조해서 설명한다.
제1도(a) 내지 (i), 제2도(a) 내지 (i), 및 제3도(a) 내지 (h)는 각각 본 발명의 제1실시예에 관한 반도체장치의 제조방법에 대해서 설명하기 위한 것으로, EPROM의 제조공정을 순차도시하고 있다. 제2도(a) 내지 (i)는 각 제조공정에 있어서의 패턴평면도, 제1도(a) 내지 (i) 및 제3도 (a) 내지 (h)는 각각 상기 제2도에 있어서의 대응하는 패턴의 Y-Y'선 및 Z-Z'선에 따른 단면구성도이다.
우선, 제2도(a)에 도시된 바와같이, 예컨대 P형 실리콘기판(1)의 표면에 주지한 기술에 의해 띠모양의 필드산화막(2)을 형성해서 소자분리를 행한다. 다음으로, 열산화법에 의해 실리콘기판(1)의 표면에 두께 200Å정도의 제1게이트절연막(3)을 형성한다. 이어서, 예컨대 기상성장법에 의해 상기도전체기판본체에 전면적으로 두께 2000Å 정도의 제1다결정실리콘층(4)을 퇴적형성하고, 이 다결정실리콘층(4)에 인등의 불순물을 이온주입 또는 POCl3를 확산원으로 한 열확산등의 방법에 의해 도핑한다. 그후, 셀의 분리를 위해 포토레지스트를 이용해서 상기 다결정실리콘층(4)을 선택적으로 제거[제2도(b)]한 후, 상기 다결정실리콘층(4)상에 예컨대 두께 300Å 전 후의 제2게이트절연막(5)을 형성한다. 이어서, 전면적으로 예컨대 기상성장법에 의해 제2다결정실리콘층(6)을 퇴적형성하고, 이 제2다결정실리콘층(6)에 불순물로서 인을 도핑한다. 이 다결정실린콘층(6)상에 제1절연막(7)을 퇴적형성하고, 이 절연막(7)상에 전면적으로 예컨대 기상성장법에 의해 두께 수 100Å정도의 제3다결정실리콘층(8)을 퇴적형성한다[제1도(a), 제3도(a)].
다음으로, 제1도(b), 제2도(c), 및 제3도(b)에 도시된 바와같이, 레지스트패턴(9)을 마스크로서 상기 제3다결정실린콘층(8), 제1절연막(7), 제2다결정실리콘층(6), 제2게이트절연막(5), 제1다결정실리콘층(4) 및 제1게이트절연막(3)을 이방성에칭법에 의해 순차 선택적으로 에칭하고, 셀트랜지스터영역 및 게이트전극영역을 형성한다.
다음으로, 상기 적층게이트구조의 패턴을 마스크일치기준으로 된 포토레지스트마스트(10)에 의해 소오스측의 상기 띠모양의 필드산화막(2)을 반응성이온에칭법에 의해 선택적으로 제거하고, 소오스형성예정영역의 실리콘기판(1)을 노출시킨다[제1도(c), 제2도 (d), 제3도(c)].
이어서, 드레인형성예정영역을 상기 포토레지스트마스크(10)로 덮은 대로, 상기 소오스형성예정영역에 불순물로서 예컨대 비소를 가속전압 -40KeV, 도즈량 2×1015㎝-2의 조건으로 이온주입한다. 상기 포토레지스트마스크(10)를 제거한 후 상기 소오스형성예정영역을 도시하지 않은 포토레지스트마스크에 의해 덮고, 드레인형성예정영역에 저농도의 불순물영역을 형성하기 위해, 불순물로서 예컨대 인을 가속전압 -40KeV, 도즈량 5×1014㎝-2의 조건으로 이온주입한다.
다음으로, 전면적으로 예컨대 제1CVD-SiO2막(11)을 퇴적형성한다. 이어서, 제1도(d), 제2도(e), 및 제3도(d)에 도시된 바와같이 반응성이온에칭법에 의해 상기 SiO2막(11)을 에칭하고, 게이트전극부의 측벽에 SiO2막(11)을 잔존시킨다. 그후, 전면적으로 예컨대 비소를 가속전압 -40KeV, 도즈량 2×1015㎝-2의 조건으로 이온주입한다. 또 열산화에 의해 기판(1)의 소오스영역과 드레인영역의 표면에 각각 실리콘산화막(12, 13)을 형성한다. 또 이 공정에 있어서, 상기 이온주입으로 주입된 비소와 인이 확산되고, 소오스영역으로서 고농도불순물영역(14), 드레인영역으로서 저농도불순물영역(15) 및 고농도불순물영역(16)이 형성되고, LDD(Lightly Doped Drain)구조가 형성된다. 또, 상기 다결정실리콘층(8)은 산화되고, 실리콘산화막(17)으로 되다[제1도(e), 제3도(e)].
이어서 필드산화막(2)을 마스크일치기준으로해서, 제2도(f)에 도시된 바와같이 포토레지스트마스크(18 ; 도면중 사선부)를 이용해서, 드레인영역(16) 표면의 실리콘산화막(13)을 에칭한다. 다음으로, 전면적으로 예컨대 기상성장법에 의해 두께 수 100Å정도의 제4다결정실리콘층(19)을 제1도(f), 제3도(f)에 도시된 바와같이 퇴적형성한다. 그후, 상기 제4다결정실리콘(19)에 불순물을 도핑하고, 이어서 제2도(g)에 도시된 바와같이 게이트전극영역을 마스크일치기준으로서 레지스트의 패터닝을 행해서 레지스트패턴(20)을 형성한다. 이 레지스트패턴(20 ; 도면중 사선부)을 마스크로 해서 상기 제4다결정실리콘층(19)을 에칭함에 따라, 제1도(g) 및 제3도(g)에 도시된 바와같이, 드레인영역(16)의 표면 및 이를 사이에 두고 인접하는 2개의 게이트전극 각각에 대향하는 측벽의 SiO2막(11)의 표면을 덮도록 제4다결정실리콘층(19)이 형성된다.
다음으로, 예컨대 감압 CVD법(LPCVD法)에 의해 층간절연막으로서 전면적으로 제2CVD-SiO2막(21)을 퇴적형성한다. 이어서, 제2도(h)에 도시된 바와같이, 게이트전극부를 마스크일치기준으로서 레지스트의 패터닝을 행해서 레지스트패턴(22 ; 도면중 사선부)을 형성한다. 이 레지스트패턴(22)을 마스크로, 또한 상기 제4다결정실린콘층(19)을 스토퍼로 해서, 상기 SiO2막(21)을 제1도(h), 제3도(h)에 도시된 바와같이 에칭한다.
이어서, 전면적으로 예컨대 알루미늄층을 스퍼터법에 의해 증착형성한 후, 접속개공패턴[결국, SiO2막(21)의 에칭패턴]을 일치기준으로서 레지스트의 패터닝을 행하고, 이 레지스트패턴(23 ; 도면중 사선부)을 마스크로 해서 상기 알루미늄층을 제1도(i) 및 제2도(i)에 도시된 바와같이 에칭해서, 배선패턴(24)을 형성한다.
또, 상기한 설명에서는 드레인접속부의 제조공정에 대해서 설명했지만, 소오스접속부도 마찬가지로 자기 정합적으로 접속홀의 형성법에 의해 형성한다. 이후, 통상적인 MOS집적회로의 제조방법에 따라서 상기 배선패턴(24)상에 패시베이션막 및 본딩패턴을 형성해서 EPROM을 제조한다.
상기한 제조방법에 의하면, 실리콘기판(1)상에 제1게이트산화막(3), 부유게이트전극(4), 제2게이트절연막(5), 제어게이트전극(6)으로 이루어진 2층게이트구조상에 절연막(7)을 사이에 끼워 다결정실리콘층(8)을 퇴적형성하므로, 소오스영역을 형성하기 위한 필드산화막(2)의 자기정합적인 에칭공정과, 드레인접속부형성을 위한 자기정합적인 가공이 동시에 수행된다. 따라서 공정수를 증대시키지 않고 마스크일치여유를 억제한 가공을 할 수 있고, 미세화, 고집적화가 용이하게 된다. 또, 필드산화막(2)을 병렬인 띠모양으로 형성하고 있으므로, 마스크불일치가 발생한 경우에 소오스영역의 형성폭이 좁아져 회로특성이 열화될 우려도 없다.
또, 상기 제1실시예에서는 적층게이트구조의 최상층의 다결정실리콘층(8)을 제1도(e), 제3도(e)에 도시된 바와같이 열산화에 의해 전부 실리콘산화막(17)으로 했지만, 다결정실리콘층(8)을 모두 산화하지 않고, 다결정실리콘층(8)이 남아 있어도 좋다. 또 이 층(8)은 게이트측벽[본 실시예에서는 CVD-SiO2막(11)]과 에칭선택비가 있는 재료층이면 좋고, 이 경우도 열산화공정에 의해 산화되지 않아도 좋다.
또, 접속공의 개공을 자기정합에 의해 형성하기 위해 낮은 저항도전재료로서 다결정실리콘을 이용했지만, 다른 도전재료로도 같은 효과를 얻는 것은 물론이다.
또, 상기 제1실시예에서는 드레인영역(16)으로의 고농도불순물의 도입과, 도전층(19)으로의 불순물의 도핑을 다른 공정으로 행하고 있지만, 같은 공정으로 하여도 좋다.
다음으로, 제2실시예에 대해서, 제4도(a) 내지 (j) 및 제5도(a) 내지 (i)를 참조해서 상세히 설명한다. 여기서, 제4도(a) 내지 (j), 및 제5도(a) 내지 (i)는 각각 제2도(a) 내지 (i)에 도시된 패턴에 있어서의 단면구조의 일부를 제조공정순으로 도시한 것이고, 각각 상기 제1도(a) 내지 (i), 및 제3도(a) 내지 (h)에 대응한다.
우선, 소자분리를 행하고, 실리콘기판(1)의 소자영역상에 제1게이트절연막(3), 다결정실리콘층(4), 제2게이트절연막(5), 제2다결정실리콘층(6), 제1절연막(7), 및 제3다결정실리콘층(8)으로 이루어진 적층게이트구조를 형성한다. 그후, 소오스측의 띠모양의 필드산화막(2)을 반응성이온에칭법에 의해 선택적으로 제거하고, 소오스형성예정영역의 실리콘기판(1)을 노출한다. 이어서 이온주입을 행한 후, 상기 적층게이트구조의 측벽에 절연막(11)을 형성하는 공정[제4도 (a) 내지 (d), 제5도(a) 내지 (d)]까지는 상기 제1실시예와 같다.
다음으로, 제4도(e) 및 제5도(e)에 도시된 바와같이, 상기 게이트적층구조의 최상층에 형성되어 있는 제3다결정실리콘층(8)을 에칭해서 제거한 후, 전면적으로 비소를 가속전압 -40KeV, 도즈량 2×10-15㎝-2의 조건으로 이온주입한다. 상기 다결정실리콘층(8)을 에칭하는 경우, 소오스 및 드레인영역의 표면도 어느정도 에칭되지만, 이어서 행해지는 이온주입에 의해 확산층을 양호한 상태로 형성할 수 있다.
다음으로, 열산화에 의해 기판(1)의 소오스형성예정영역과 드레인형성예정영역의 표면에 각각 실리콘산화막(12, 13)을 형성한다. 또, 이 공정에서 상기 이온주입의 경우에 주입된 비소와 인이 확산되고, 소오스영역으로서 고농도불순물영역(14)이, 드레인영역으로서 저농도불순물영역(15) 및 고농도불순물영역(16)이 각각 형성되고 LDD구조로 된다.
그후, 드레인접속영역면을 덮도록 제4다결정실리콘층(19)을 형성한 후, 층간절연막(21)을 퇴적형성하고, 접속공을 개공해서 배선패턴(24)을 형성하는 공정[제4도(g) 내지 (j), 및 제5도(g) 내지 (i)]은 상기 제1실시예와 같다. 또, 소오스접속부분도 마찬가지로 형성하고, 이후, 통상적인 MOS집적회로의 제조방법에 따라 상기 배선패턴(24)상에 패시베이션막 및 본딩패드를 형성하고, EPROM집적회로를 제조하는 것은 상기 제1실시예와 같다.
상기 제2실시예에 있어서도, 상기 제1실시예와 마찬가지로 다결정실리콘층(8)과 제1절연막(7)의 2층막을 이용해서, 소오스영역을 형성하기 위한 자기정합적인 에칭과, 드레인접속부형성을 위한 자기정합적인 가공을 용이하게 행할 수 있다.
다음으로, 제3실시예에 대해서 제6도(a) 내지 (i) 및 제7도(a) 내지 (h)를 참조해서 상세히 설명한다. 제6도(a) 내지 (i) 및 제7도(a) 내지 (h)는 각각 상기 제1실시예의 제1도(a) 내지 (i), 및 제3도(a) 내지 (i)와 같은 단면에 상당한다.
우선, 소자분리를 행하고, 실리콘기판의 소자영역상에 제1게이트절연막(3), 다결정실리콘층(4), 제2게이트절연막(5), 제2다결정실리콘층(6), 제1절연막(7), 및 제3다결정실리콘층(8)으로 이루어진 적층게이트구조를 형성하는 공정[제6도(a), (b), 제7도(a), (b)]까지는 상기 제1실시예[제1도(a), (b), 및 제3도(a), (b)]와 같다. 그후, 드레인영역에 예컨대 인을 가속전압 -40KeV, 도즈량 5×1014㎝-2조건으로 이온주입한다. 다음으로, 전면적으로 예컨대 CVD-SiO2막(11)을 퇴적형성하고, 제6도(c) 및 제7도(c)에 도시된 바와같이, 반응성이온에칭법으로 상기 SiO2막(11)을 에칭함에 따라, 게이트전극부의 측벽에 SiO2막(11)을 잔존시킨다.
다음으로 제6도(d) 및 제7도(d)에 도시된 바와같이 예컨대 기상성장법에 의해 전면적을 두께 수 100Å정도의 제4다결정실리콘층(19)을 퇴적형성한다. 이후, 상기 제4다결정실리콘층(19)에 불순물을 도핑한다. 다음으로, 상기 제1실시예에 있어서의 제2도(g)와 같은 패턴을 이용하고, 게이트전극부를 마스크일치기준으로서 레지스트의 패터닝을 행해서 레지스트패턴(20)을 형성한다. 이 레지스트패턴[20 ; 제2도(g)중 사선부]을 마스크로 해서 상기 제4도의 다결정실리콘층(19)을 에칭한다. 이에따라, 제6도(e) 및 제7(e)에 도시된 바와같이, 드레인영역에 표면, 및 이 영역을 사이에 두고 인접하는 2개의 게이트전극 각각에 대향하는 측벽의 SiO2막(11)의 표면을 덮는 부분의 다결정실리콘층(19)을 잔존시킨다. 또, 적층게이트구조의 최상층의 다결정실리콘층(8)도 선택에칭에 의해, 각 셀마다 분리한다.
다음으로, 상기 게이트전극부를 마스크일치기준으로서 형성된 포토레지스트마스크(10)에 의해 상기 제1실시예와 같이 띠모양의 필드산화막(2)을 반응성이온에칭법에 의해 선택적으로 제거하고 소오스형성예정영역의 실리콘기판(1)표면을 노출시킨다. 또, 이 에칭시에 적층게이트구조의 소오스측의 측벽에 형성되어 있는 SiO2막(11)도 제거된다[제6도(f), 제7도(f)].
그후, 전면적으로 예컨대 비소를 가속전압 -60KeV, 도즈량 2×1015㎝-2의 조건으로 이온주입한다. 또, 열산화에 의해 기판(1)의 소오스영역의 표면에 실리콘산화막(12)을 형성한다. 동시에 적층게이트구조와 다결정실리콘층(19)의 표면에 열산화막(17)이 형성된다. 또, 이 공정에서 상기 이온주입의 경우에 주입된 비소와 인이 확산되고, 소오스영역으로서 고농도불순물영역(14)이, 드레인영역으로서 저농도불순물영역(15) 및 고농도불순물영역(16)이 각각 형성되고, LDD구조로 된다[제6도(g), 제7도(g)].
다음으로, 예컨대 LPCVD법에 의해, 전면적으로 층간절연막으로서 CVD-SiO2막(21)을 퇴적형성한다. 이어서, 상기 제1실시예에 있어서의 제2도(g)와 마찬가지로, 게이트전극부를 일치기준으로서 레지스트의 패턴닝을 행해서 레지스트패턴(22 ; 제2도(g)중 사선부)을 형성한다. 이 레지스트패턴(22)을 마스크로 하고, 또한 상기 제4다결정실리콘층(19)을 스토퍼로 해서, 상기 SiO2막(21)을 제6도(h) 및 제7도(h)에 도시된 바와같이 에칭한다. 이어서, 전면적으로 예컨대 알루미늄층을 스퍼터법에 의해 증착형성한 후, 접속개공패턴[결국, SiO2막(21)의 에칭패턴]을 일치기준으로서 레지스트의 패터닝을 행하고, 이 레지스트패턴을 마스크로 해서 상기 알루미늄을 에칭하고, 제6도(i)와 같이 배선패턴(24)을 형성한다.
그리고, 소오스접속부분도 마찬가지로 자기정합적인 접속형성법에 의해 형성하고, 이후, 통상적인 MOS집적회로의 제조방법에 따라 상기 배선패턴(24)상에 패시베이션막 및 본딩패드를 형성해서 EPROM을 제조하는 것은 상기 제1 및 제2실시예와 같다.
상기한 바와같이 제3실시예에 의하 제조방법이 있어서도 2층게이트구조상에 절연막과 다결정실리콘층의 2층막을 형성하고 있으므로, 소오스영역을 형성하기 위한 자기정합적인 에칭과, 드레인접속부의 형성을 위한 자기정합적인 가공이 동시에 수행된다. 따라서, 제조공정수를 증대시키지 않고 마스크일치여유를 억제한 가공을 행할 수 있고, 미세화, 고집적화가 용이하게 된다.
또, 상기 제3실시예에서는 제6도(e) 및 제7도(e)에 도시된 공정에 있어서, 다결정실리콘층(19)을 선택적으로 에칭할 경우, 그 바로 아래층의 다결정실리콘층(8)도 어느정도 에칭되어 얇게 남아 있지만, 다결정실리콘층(8)의 이 부분은 다결정실리콘층(19)과 더불어 에칭으로 제거되버려도 무방하다. 이 경우는 띠모양의 필드산화막(2)을 선택적으로 제거하고 소오스영역을 노출하는 공정[제6도(f), 제7도(f)]에서, 절연막(7)의 노출된 부분이 에칭으로 제거되므로, 제어게이트전극으로 되는 다결정실리콘층(6)의 일부가 노출된다. 그러나, 이 부분은 후에 행해지는 열산화와 층간절연막(21)의 퇴적형성에 의해 덮히므로, 절연성은 유지된다.
또, 상기 각 실시예에서는 2층게이트구조의 메모셀트랜지스터의 제조공정을 예로 들어 설명하였지만, 통상(게이트전극이 1층)적인 MOS트랜지스터의 제조에도 적용할 수 있음은 물론이다.
[발명의 효과]
상기한 바와같이 본 발명에 의하며, 2층게이트구종상에 절연막과 다결정실리콘막의 2층막을 형성하고 있으므로, 필드산화막을 선택적으로 제거하는 공정과, 드레인접속부 형성을 위한 자기정합적인 가공공정을 동시에 수행할 수 있다. 따라서, 제조공정수를 증대시키지 않고, 마스크일치여유를 억제한 가공을 행할 수 있고, 미세화, 고집적화가 용이하게 된다. 또, 필드산화막을 병렬인 띠모양으로 형성하고 있으므로, 마스크불일치가 발생한 경우에 소오스영역의 형성폭이 좁아져 회로특성이 열화될 우려가 없다.
따라서, 회로특성의 열화나 제조공정의 복잡화를 초래하지 않고 고집적화할 수 있는 반도체장치의 제조방법을 얻게 된다.
Claims (6)
- 제1도전형 반도체기판(1)표면에 서로 이간되어 평행으로 연재하는 띠모양의 제1절연막(2)을 형성하는 공정과, 상기 반도체기판(1)상 및 상기 제1절연막(2)상에 상기 띠모양의 제1절연막(2)의 길이방향과 교차하도록 제2절여막(3), 부유게이트전극(4), 제3절연막(5), 제어게이트전극(6), 제4절연막(7) 및 이 제4절연막(7)보다 이 에칭속도가 느린 에칭스톱막(8)으로 이루어진 적층게이트구조를 복수개 평행으로 연재해서 형성하는 공정, 상기 평행으로 연재한 적층게이트구조사이에서 또한 소오스형성예정영역(14)상에 존재하는 제1절연막(2)을, 적층게이트구조의 일단측을 마스크의 일부로서 자기정합적으로 제거하고, 소오스 형성예정영역(14)의 반도체기판(1)을 노출시키는 공정, 상기 적층게이트구조의 상기 일단측의 마스크의 일부로서, 자기정합적으로 상기 소오스형성예정역역(14)에 제2도전형불순물을 도입하는 공정, 상기 적층게이트구조의 측벽에 제5절연막(11)을 형성하는 공정, 상기 적층게이트구조의 타단측을 마스크의 일부로서, 자기정합적으로 드레인형성예정영역(15)에 제2도전형 불순물을 도입하는 공정, 상기 적층게이트구조의 타단측의 측벽에 형성된 상기 제5절연막(11)을 마스크의 일부로서, 자기정합적으로 상기 반도체기판(1)의 드레인형성예정영역(15)상을 노출시키는 공정, 상기 드레인노출영역의 표면에 접촉하고 또 이 드레인영역을 사이에 두고 인접한 2개의 상기 적층게이트구조의 각각 적어도 드레인영역측의 상기 제5절연막(11)의 절연막을 덮도록 도전층(19)을 형성하는 공정, 전면적으로 제6절연막(21)을 형성하는 공정, 상기 도전층(19)을 스토퍼로서 상기 제6절연막(21)을 선택적으로 제거함에 따라 접속공을 개공하는 공정, 이 접속공을 포함한 영역의 상기 제6절연막(21)상에 배선패턴(24)을 형성하는 공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 소오스형성예정영역(14)상의 상기 제1절연막(2)의 선택적인 제거공정을, 상기 적층게이트구조의 측벽부에 상기 제5절연막(11)을 형성한 후에 행하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 드레인영역의 형성은 상기 제5절연막(11)을 형성하기 전에 상기 적층게이트구조의 드레인측의 측벽을 마스크의 일부로서 자기정합적으로 불순물을 도입함에 따라 제2도전형 제1불순물 확산영역(15)을 형성하는 공정과, 상기 제5절연막(11)을 형성한 후, 상기 적층게이트구조의 드레인측의 측벽에 형성된 제5절연막(11)을 마스크의 일부로서 자기정합적으로 불순물을 도입함에 따라 제2도전형으로 상기 제1불순물확산영역(15)보다 불순물농도가 높은 제2불순물확산영역(16)을 형성하는 공정으로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 에칭스톱막(8)으로서, 다결정실리콘층을 퇴적형성하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 도전층(19)으로서, 다결정실리콘층을 퇴적형성하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 제5절연막(11)을 형성한 후, 상기 에칭스톱막(8)을 제거하는 공정을 다수 구비한 것을 특징으로 하는 반도체장치의 제조방법.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01-208806 | 1989-08-11 | ||
| JP1208806A JPH0783066B2 (ja) | 1989-08-11 | 1989-08-11 | 半導体装置の製造方法 |
| JP89-208806 | 1989-08-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR910005464A KR910005464A (ko) | 1991-03-30 |
| KR930007754B1 true KR930007754B1 (ko) | 1993-08-18 |
Family
ID=16562431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019900012364A Expired - Lifetime KR930007754B1 (ko) | 1989-08-11 | 1990-08-11 | 반도체장치의 제조방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5019527A (ko) |
| EP (1) | EP0412558B1 (ko) |
| JP (1) | JPH0783066B2 (ko) |
| KR (1) | KR930007754B1 (ko) |
| DE (1) | DE69029618T2 (ko) |
Families Citing this family (44)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03196662A (ja) * | 1989-12-26 | 1991-08-28 | Nec Corp | 半導体集積回路の配線構造およびその製造方法 |
| US5371031A (en) * | 1990-08-01 | 1994-12-06 | Texas Instruments Incorporated | Method of making EEPROM array with buried N+ windows and with separate erasing and programming regions |
| US5264718A (en) * | 1991-06-28 | 1993-11-23 | Texas Instruments Incorporated | EEPROM cell array with tight erase distribution |
| US5149665A (en) * | 1991-07-10 | 1992-09-22 | Micron Technology, Inc. | Conductive source line for high density programmable read-only memory applications |
| US5270240A (en) * | 1991-07-10 | 1993-12-14 | Micron Semiconductor, Inc. | Four poly EPROM process and structure comprising a conductive source line structure and self-aligned polycrystalline silicon digit lines |
| JP3181357B2 (ja) * | 1991-08-19 | 2001-07-03 | 株式会社東芝 | 半導体薄膜の形成方法および半導体装置の製造方法 |
| EP0528690B1 (en) * | 1991-08-21 | 1998-07-15 | STMicroelectronics, Inc. | Contact alignment for read only memory devices |
| US5264384A (en) * | 1991-08-30 | 1993-11-23 | Texas Instruments Incorporated | Method of making a non-volatile memory cell |
| EP0540276B1 (en) * | 1991-10-31 | 1997-09-24 | STMicroelectronics, Inc. | A self-aligned contact process |
| US5210047A (en) * | 1991-12-12 | 1993-05-11 | Woo Been Jon K | Process for fabricating a flash EPROM having reduced cell size |
| DE59308761D1 (de) * | 1992-04-29 | 1998-08-20 | Siemens Ag | Verfahren zur Herstellung eines Kontaktlochs zu einem dotierten Bereich |
| JP2774734B2 (ja) * | 1992-05-26 | 1998-07-09 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
| EP0573728B1 (en) * | 1992-06-01 | 1996-01-03 | STMicroelectronics S.r.l. | Process for fabricating high density contactless EPROMs |
| US5350706A (en) * | 1992-09-30 | 1994-09-27 | Texas Instruments Incorporated | CMOS memory cell array |
| JP2925416B2 (ja) * | 1992-11-09 | 1999-07-28 | 株式会社東芝 | 半導体集積回路装置の製造方法 |
| US5297082A (en) * | 1992-11-12 | 1994-03-22 | Micron Semiconductor, Inc. | Shallow trench source eprom cell |
| JP2982580B2 (ja) * | 1993-10-07 | 1999-11-22 | 日本電気株式会社 | 不揮発性半導体装置の製造方法 |
| US5298447A (en) * | 1993-07-22 | 1994-03-29 | United Microelectronics Corporation | Method of fabricating a flash memory cell |
| KR970007819B1 (en) * | 1993-10-21 | 1997-05-17 | Hyundai Electronics Ind | Contact forming method of semiconductor device |
| JP2974561B2 (ja) * | 1993-11-08 | 1999-11-10 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| US5589412A (en) * | 1993-12-16 | 1996-12-31 | National Semiconductor Corporation | Method of making increased-density flash EPROM that utilizes a series of planarized, self-aligned, intermediate strips of conductive material to contact the drain regions |
| US5470773A (en) * | 1994-04-25 | 1995-11-28 | Advanced Micro Devices, Inc. | Method protecting a stacked gate edge in a semiconductor device from self aligned source (SAS) etch |
| JP2687894B2 (ja) * | 1994-09-26 | 1997-12-08 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| US5880499A (en) * | 1994-11-11 | 1999-03-09 | Nec Corporation | Memory cell of a nonvolatile semiconductor device |
| JP2601226B2 (ja) * | 1994-11-11 | 1997-04-16 | 日本電気株式会社 | 不揮発性半導体記憶装置のメモリセルの形成方法 |
| US5639681A (en) * | 1995-01-17 | 1997-06-17 | Intel Corporation | Process for eliminating effect of polysilicon stringers in semiconductor devices |
| US5534451A (en) * | 1995-04-27 | 1996-07-09 | Taiwan Semiconductor Manufacturing Company | Method for fabricating a reduced area metal contact to a thin polysilicon layer contact structure having low ohmic resistance |
| JPH0982924A (ja) * | 1995-09-14 | 1997-03-28 | Toshiba Corp | 半導体記憶装置の製造方法 |
| JP3431367B2 (ja) * | 1995-10-03 | 2003-07-28 | 東芝マイクロエレクトロニクス株式会社 | 不揮発性半導体記憶装置の製造方法 |
| KR100224701B1 (ko) * | 1996-07-16 | 1999-10-15 | 윤종용 | 불휘발성 메모리장치 및 그 제조방법 |
| JP3548834B2 (ja) * | 1996-09-04 | 2004-07-28 | 沖電気工業株式会社 | 不揮発性半導体メモリの製造方法 |
| US5858839A (en) * | 1996-11-20 | 1999-01-12 | Texas Instruments Incorporated | Method of making EPROM cell array using n-tank as common source |
| KR100223769B1 (ko) * | 1996-12-24 | 1999-10-15 | 김영환 | 메모리 소자의 유전막 형성 방법 |
| JP3641103B2 (ja) * | 1997-06-27 | 2005-04-20 | 株式会社東芝 | 不揮発性半導体メモリ装置の製造方法 |
| US6127222A (en) * | 1997-12-16 | 2000-10-03 | Advanced Micro Devices, Inc. | Non-self-aligned side channel implants for flash memory cells |
| US6103602A (en) * | 1997-12-17 | 2000-08-15 | Advanced Micro Devices, Inc. | Method and system for providing a drain side pocket implant |
| DE19756601A1 (de) * | 1997-12-18 | 1999-07-01 | Siemens Ag | Verfahren zum Herstellen eines Speicherzellen-Arrays |
| US6576521B1 (en) * | 1998-04-07 | 2003-06-10 | Agere Systems Inc. | Method of forming semiconductor device with LDD structure |
| US6660585B1 (en) * | 2000-03-21 | 2003-12-09 | Aplus Flash Technology, Inc. | Stacked gate flash memory cell with reduced disturb conditions |
| JP4149644B2 (ja) * | 2000-08-11 | 2008-09-10 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US6790765B1 (en) * | 2003-11-25 | 2004-09-14 | Nanya Technology Corporation | Method for forming contact |
| CN101515569B (zh) * | 2008-02-19 | 2011-08-03 | 和舰科技(苏州)有限公司 | 一种集成电路晶片结构及其制造方法 |
| JP5139464B2 (ja) * | 2010-03-30 | 2013-02-06 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| US20140015031A1 (en) * | 2012-07-12 | 2014-01-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Apparatus and Method for Memory Device |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5645068A (en) * | 1979-09-21 | 1981-04-24 | Hitachi Ltd | Manufacture of semiconductor |
| JPS614240A (ja) * | 1984-06-18 | 1986-01-10 | Toshiba Corp | 半導体装置の製造方法 |
| US4728617A (en) * | 1986-11-04 | 1988-03-01 | Intel Corporation | Method of fabricating a MOSFET with graded source and drain regions |
| FR2618011B1 (fr) * | 1987-07-10 | 1992-09-18 | Commissariat Energie Atomique | Procede de fabrication d'une cellule de memoire |
| JPS6437852A (en) * | 1987-08-04 | 1989-02-08 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| US4868138A (en) * | 1988-03-23 | 1989-09-19 | Sgs-Thomson Microelectronics, Inc. | Method for forming a self-aligned source/drain contact for an MOS transistor |
| DE68915508T2 (de) * | 1988-10-25 | 1994-12-15 | Matsushita Electronics Corp | Verfahren zur Herstellung einer nicht-flüchtigen Speicheranordnung. |
-
1989
- 1989-08-11 JP JP1208806A patent/JPH0783066B2/ja not_active Expired - Fee Related
-
1990
- 1990-08-09 US US07/564,768 patent/US5019527A/en not_active Expired - Lifetime
- 1990-08-10 DE DE69029618T patent/DE69029618T2/de not_active Expired - Fee Related
- 1990-08-10 EP EP90115398A patent/EP0412558B1/en not_active Expired - Lifetime
- 1990-08-11 KR KR1019900012364A patent/KR930007754B1/ko not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0412558A2 (en) | 1991-02-13 |
| US5019527A (en) | 1991-05-28 |
| JPH0372681A (ja) | 1991-03-27 |
| EP0412558A3 (en) | 1992-08-05 |
| JPH0783066B2 (ja) | 1995-09-06 |
| DE69029618T2 (de) | 1997-05-28 |
| EP0412558B1 (en) | 1997-01-08 |
| DE69029618D1 (de) | 1997-02-20 |
| KR910005464A (ko) | 1991-03-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19900811 |
|
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 19900811 Comment text: Request for Examination of Application |
|
| PG1501 | Laying open of application | ||
| G160 | Decision to publish patent application | ||
| PG1605 | Publication of application before grant of patent |
Comment text: Decision on Publication of Application Patent event code: PG16051S01I Patent event date: 19930726 |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 19931109 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 19940204 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 19940204 End annual number: 3 Start annual number: 1 |
|
| PR1001 | Payment of annual fee |
Payment date: 19960813 Start annual number: 4 End annual number: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 19970818 Start annual number: 5 End annual number: 5 |
|
| PR1001 | Payment of annual fee |
Payment date: 19971227 Start annual number: 6 End annual number: 6 |
|
| PR1001 | Payment of annual fee |
Payment date: 19990731 Start annual number: 7 End annual number: 7 |
|
| PR1001 | Payment of annual fee |
Payment date: 20000731 Start annual number: 8 End annual number: 8 |
|
| PR1001 | Payment of annual fee |
Payment date: 20010730 Start annual number: 9 End annual number: 9 |
|
| PR1001 | Payment of annual fee |
Payment date: 20020729 Start annual number: 10 End annual number: 10 |
|
| PR1001 | Payment of annual fee |
Payment date: 20030801 Start annual number: 11 End annual number: 11 |
|
| PR1001 | Payment of annual fee |
Payment date: 20040730 Start annual number: 12 End annual number: 12 |
|
| PR1001 | Payment of annual fee |
Payment date: 20050729 Start annual number: 13 End annual number: 13 |
|
| PR1001 | Payment of annual fee |
Payment date: 20060731 Start annual number: 14 End annual number: 14 |
|
| PR1001 | Payment of annual fee |
Payment date: 20070731 Start annual number: 15 End annual number: 15 |
|
| PR1001 | Payment of annual fee |
Payment date: 20080725 Start annual number: 16 End annual number: 16 |
|
| FPAY | Annual fee payment |
Payment date: 20090727 Year of fee payment: 17 |
|
| PR1001 | Payment of annual fee |
Payment date: 20090727 Start annual number: 17 End annual number: 17 |
|
| EXPY | Expiration of term | ||
| PC1801 | Expiration of term |