KR920010977B1

KR920010977B1 - 개선된 성능의 메모리 버스 아키텍쳐(memory bus architecture)

Info

Publication number: KR920010977B1
Application number: KR1019850008152A
Authority: KR
Inventors: 레이 스틴손 지인; 스톡켐 윌리암스 아나; 파울 제다 막시밀리안
Original assignee: 매수렉스 코포래이숀; 할 보니
Priority date: 1984-11-02
Filing date: 1985-11-01
Publication date: 1992-12-26
Also published as: FI854317A; EP0184320B1; JPS61166647A; IE852734L; IE57399B1; CA1238426A; KR860004359A; FI854317A0; DE3583283D1; EP0184320A1

Abstract

내용 없음.

Description

개선된 성능의 메모리 버스 아키텍쳐(memory bus architecture)

제1도는 본 발명의 개선된 성능을 메모리 버스 아키텍처를 사용한 마이크로 프로세서의 블록 다이어그램.

제2a도는 대표적인 통합된 버스 READ(판독)동작의 타이밍 다이어그램.

제2b도는 대표적인 통합된 버스 WRITE(기록)동작의 타이밍 다이어그램.

제3a도는 본 발명의 메로리 버스를 통한 READ(판독)동작의 타이밍 다이어그램.

제3b도는 본 발명의 메모리 버스를 통한 WRITE(기록)동작을 타이밍 다이어그램.

제4도는 본 발명 조기 READ/WRITE(판독/기록)의 개략 다이어그램.

* 도면의 주요부분에 대한 부호의 설명

1 : 마이크로 프로세서(microprocessor)

3 : 내부 주소래치(internal address latch)

4 : 외부 주소래치 및 구동기 5 : 데이타 트랜시버(data transceiver)

6 : 뱅크 레지스터 회로(bank register circuit)

7 : 통합된 버스주소 레지스터(unified bus address transceiver)

8 : 주소라인(address line) 9 : 통합된 버스데이타 트렌시버

10 : 데이타 라인 11 : 데이타 버스

12 : 조기 판독/ 기록 논리회로(Early READ/WRITE logic circuit)

16 : 바이트 고속 가능 신호라인(Byte High Enable signal line)

17 : 버스 아비트 레션 및 제어회로(bus arbitration and contron circuit)

20 : 메모리 버스 인터페이스

21 : 통합된 버스 인터페이스(unified bus interace).

본 발명은 전자 마이크로 프로세서에 관한 것으로 특히 마이크로 프로세서 시스템용의 개선된 성능을 갖는 메모리 버스에 관한 것이다.

마이크로 프로세서의 분야에서는 마이크로 프로세서에 기초한 시스템이 여러부분(마이크로 프로세서, 기억장치, 시스템을 저장장치 및 통신회로로 연결하기 위한 접속회로)으로 구성되며, 이들이 하나 또는 그 이상의 통신버스에 의해 상호 연결되어짐이 일반적이다. 종전 기술에서 데이타, 주소, 그리고 제어정보를 위한 분리버스를 포함하여 버스 아키텍쳐의 다양한 조합이 있음을 알 수 있다. 그러나 마이크로 프로세서에 기초한 많은 시스템에서 데이타, 주소 그리고 제어정보용으로 단일의 종합버스(single intergarated bus)를 사용한다. 예를들어 인텔 코포레이션(intel corporation)은 상표 ＂멀티버스(Multibus)＂로 알려진 마이크로 프로세서 시스템 통신을 위한 통합된 버스 아키텍쳐를 개발하였다.

이와같은 표준의 통합된 버스 아키텍쳐의 한가지 문제점을 처리속도가 가장 중요한 경우(실시간(realtine)데이타 처리의 경우), 기억장치와 시스템 마이크로 프로세서간의 빠른 데이타 전송이 필요한 때 통합된 버스 아키텍쳐가 너무 느리다는 것이다. 이와같은 문제는 통합된 버스 아키텍쳐가 마이크로 프로세서로 부터의 신호를 수신하였음을 통지하는데 지나친 시간을 사용하는 기억장치로 또는 기억장치로부터 데이타를 판독하고 기록하기 위하여 프로토콜을 필요로 하기 때문이다. 그러나 시스템내에 표준의 통합된 버스를 보유함이 유익하며 그리하여 표준회로와 인터페이스가 마이크로 프로세서 시스템에 연결되도록 허용한다. 본 발명은 표준의 통합된 버스에 관련하여 사용하며, 시스템 마이크로 프로세서와 시스템 기억장치 사이의 동작속도를 개선시킨다. 이와같은 개선된 성능은 통합된 시스템 버스와는 별도이나 통합된 버스로의 연결이 제어가능한 제2의 분리기억장치 버스를 제공하고 READ(판독) 및 WRITE(기록)명령을 예기하므로써 성취된다.

최소의 제어신호가 제2기억장치버스의 동작을 위하여 필요하며 따라서 마이크로 프로세서와 시스템 기억장치 사이의 데이타 전송을 위한 처리성능이 개선된다.

본 발명의 목적인 개선된 성능은 마이크로 프로세서 시스템의 시스템 기억장치를 분리 기억장치 버스에 연결하고 선택적으로 그리고 전기적으로 기억장치버스를 표준의 통합된 시스템 버스에 연결하므로서 성취된다. 동작중에 마이크로 프로세서는 통합된 버스의 프로토콜을 사용하여 통합된 버스를 통하여 선택적으로 통신된다. 고속의 기억장치 동작이 필요한 때, 마이크로 프로세서는 시스템 기억장치에 의해서만 판독할 수 있는 주소정보를 발생시키며 수정된 데이타 전송 프로토콜을 사용하는 기억장치 버스를 통하여 마이크로 프로세서는 시스템 기억장치로부터 또는 시스템 기억장치로 데이타를 전송한다. 수정된 데이타 전송 프로토콜은 통합된 버스를 위한 표준 프로토콜보다 고속인 데이타 전송을 허용한다. 분리 회로(separte circuitry)는 대부분의 사용시 시스템 기억장치로의 READ(판독) 또는 WRITE(기록) 발생을 예기하도록 마이크로 프로세서로 제공 및 연결된다. 이와같은 예기는 결국 종전기술 방법에 대해 상당한 시간절약의 효과를 거둘 수 있다.

본 발명의 이와같은 신규의 특징은 그 밖의 다른 장점과 함께 첨부도면을 참고로 한 다음의 설명으로부터 보다 확실해질 것이다. 도면은 예로서 본 발명의 적합한 실시를 설명한 것으로 단지 설명 및 묘사의 목적인 것이지 본 발명의 한계를 정의하는 것으로 간주되어서는 아니된다.

제1도에 도시된 회로는 하기에 설명되는 바와같이 주소, 데이타, 그리고 제어라인에 연결되는 물리적인 인터페이스 연결(도시되지 않았음)을 통하여 하나의 통합된 버스 및 본 발명의 메모리 버스로 연결될 수 있는 마이크로 프로세서에 기초를 둔 기본적인 시스템을 구성한다. 마이크로 프로세서 보드 그자체 및 하나 또는 그 이상의 메모리 뱅크만이 메모리 버스를 통하여 연결될 수 있다. 본 발명의 실시예에서 메모리 버스는 24-비트 주소방법을 사용하여 그중 4개의 가장 중요한 비트가 ＂뱅크(bank)＂주소로 표시되어 있다. 이들 4개의 비트는 15개의 메모리 뱅크중 하나를 선택하도록 사용되며 이들 뱅크가 적당한 뱅크주소에 의해 한번에 하나씩 선택된다. 16번째의 뱅크주소(16진 숫자 ＂F＂로 표시됨)가 마이크로 프로세서 회로보드로 연결된 결합된 버스를 통하여만 접근가능한 메모리로 지정된다.

제1도는 본 발명 적합한 실시예의 개선된 성능을 갖는 메모리 버스 아키텍쳐의 블록 다이아그램이다. 마이크로 프로세서()는 양방향 로킬 주소/데이타 버스(20)에 의해 내부 주소래치(internal address latch)(3)로 연결되고 외부 주소래치 및 구동기(4)로, 양방향 데이타 트렌시버(5)로 그리고 뱅크 레지스터 회로(6)로 연결된다(제1도에서 버스내의 각 숫자는 그곳에서의 버스의 너비를 표시한다).

외부주소래치(4)는 24개의 라인의 주소 출력을 갖는다. 이들 주소라인중 20개의 마이크로 프로세서(1)로 부터 직접 획득되며, 남아있는 4개의 주소라인은 뱅크 레지스터 주소(6)로부터 획득된다. 외부 주소래치(4)로부터의 이들 24개의 주소라인중 20개는 주소버스(22)에 의해 통합된 버스주소 트랜시버(7)로 연결되며 트랜시버는 다시 표준의 통합된 버스 인터페이스(21)의 주소라인(8)으로 연결된다. 외부 주소래치(4)로부터 나오는 주소 버스(22)의 24개 주소라인 모두를 본 발명의 메모리 버스 인터페이스(20)로 연결된다.

양방향 데이타 트랜시버(5)는 16개의 도시발생 비트 정보까지를 전송 또는 수신한다. 데이타 트랜시버(5)는 데이타 버스(11)에 의해 통합된 버스 데이타 트랜시버(9)로 연결되며, 트랜시버는 다시 통합된 버스 인터페이스(21)의 데이타 라인(10)으로 연결된다. 데이타 트랜시버(5)의 출력은 또한 데이타 버스(11)를 통하여 본 발명의 메모리 버스 인터페이스(20)로 연결된다.

본 발명의 실시예에서 메모리 버스의 16-비트의 광학 데이타 경로는 기존의 공지된 방법으로 8-비트 또는 16-비트 전송용으로 사용될 수 있다.

마이크로 프로세서(1)는 세가지 상태라인(13)을 가지며, 상태라인은 조기 READ/WRITE 논리회로(12)와 통합된 버스 아비트레션(arbitration) 및 제어회로( 17)(예를들어 인텔 코포레이션의 8289 버스 아비트레션 회로와 결합된 8288 버스 제어회로), 통합된 버스 인터페이스(21)로부터의 제어라인(19)(하기 설명된다)은 아비트레션 및 제어회로(17) 그리고 조기 READ/WRITE 논리회로(12)로 연결된다. 아비트레션 및 제어회로(17)로부터의 다른 제어라인(하기에 상세히 설명된) 또한 조기 READ/WRITE 논리회로(12)로 연결된다.

통합된 버스 인터페이스(21)로부터 메모리 버스 인터페이스(20)로는 공지된 기술에 따라 필요한 때 3단계로 변화될 수 있는 중간 버퍼회로 또는 트랜시버를 통하여 연결된다. 통합된 버스 인터페이스(21)로부터의 한 신호라인은 메모리 버스 인터페이스(20)에서의 상응하는 신호라인과 항상 연결되어 있다. 이것이 바이트 고속가능(Byte High Enable) 신호라인(BHEN)(16)이다.

여러 회로소자 사이의 다른 연결이 제1도에 도시되어 잇다. 클럭신호, 전원, 접지, 그리고 공지된 기술에 따른 3단계 가능제어 라인등은 회로의 명료함을 위해 빠져있다.

마이크로 프로세서(1)와 시스템 메모리를 연결하기 위해 마이크로 컴퓨터 시스템내의 제2버스에 자격을 부여하므로서, 동작시에 표준의 통합된 버스에 의해 요구되는 프로토콜보다 빠른 수정된 READ/WRITE 프로토콜이 메모리 버스를 통하여 사용되도록 허용하여 성능이 향상된다. 임박한 READ 또는 WRITE 동작의 조기 탐지는 일반적으로 통합된 버스의 표준 프로토콜과 비교하여 동작의 보다 빠른 개시를 허용한다.

제2a 및 제2b도는 종전 기술의 통합된 버스에 대한 READ 동작 및 WRITE 동작용 프로토콜의 일반화된 타이밍 다이아그램이다. READ 및 WRITE의 두 동작시에, READ 또는 WRITE 명령이 버스 마스터에 의해 주장된 후 메모리 장치로부터의 XACK 수신통보(acknowledgment)신호는 메모리 장치가 READ 또는 WRITE 사이클을 완성한 후에 주장된다. XACK 수신통보 신호를 주장함에 있어서 이같은 지연은 본 발명에 의해 제거되며 바로 본 발명의 주요한 장점중의 하나가 된다.

사용시에, 본 발명의 개선된 베모리 버스 아키텍쳐는 두개의 상이한 형태의 메모리동작, 즉 정규동작 및 직접 메모리 접극(＂DMA＂)동작을 허용한다. 정규동작하에서 마이크로 프로세서가 ＂버스 마스터＂이며, 버스 마스터는 공지된 방법으로 또다른 ＂버스 마스터＂시브 시스템이 통합된 버스의 제어를 필요로 하는 시간 동안 표준의 통합된 버스를 제어한다. 다른 서브 시스템이 통합된 버스의 버스 마스터가 되엇을때, 마이크로 프로세서(1)는 통합된 버스이 제어를 포기하고 통합된 인터페이스(21) 및 메모리 버스 인터페이스(20)사이의 직접 전기채널을 개방한다. 이것이 제2모드동작 즉 DMA 상태이다. 마이크로 프로세서는 이와같은 시간인 동안 시스템 메모리에 접근할 수 없으며 현재의 버스 마스터가 통합된 버스를 해제할때까지 기다려야 하고, 그리고 나서 마이크로 프로세서가 다시 통합된 버스의 버스 바스터가 된다.

정규동작인 동안, 마이크로 프로세서(1)는 메모리 버스 및 통합된 버스를 모두 제어할 수 있으며, 버스를 제어할 수 있기 위한 다른 아비트래션 없어도 언제든지 버스에 접근할 수 있다.

본 발명에서, 본 발명의 프로토콜을 사용하는 메모리 버스를 통한 READ 또는 WRITE 동작은 새로운 주소가 외부 주소래치(4)내로 래치되었을때 그리고 그 새로운 주소가 주소버스(11)를 통하여 주장되었을때 시작된다. 메모리 버스 인터페이스(20)로 연결된 각 메모리 뱅크내의 판독회로는 마이크로 프로세서(1)가 접근을 위한 이 메모리 뱅크를 선택하고 있는지를 결정하기 위하여 즉시 이와같은 주소를 판독한다. 마이크로 프로세서(1)의 상태는 마이크로 프로세서(1)가 기억장치로 판독 또는기록하고 있는지를 결정하기위해 마이크로 프로세서(1)의 상태라인(13) 출력을 판독하기 위한 조기 READ/WRITE 논리회로(12)에 의해 결정된다. 마이크로 프로세서(1)로부터 수신된 상태신호에 따라, 조기 READ/WRITE 논리회로(12)는 메모리 기록(MW T)신호(14) 또는 메모리 판독(MRD)신호(15)를 발생시킬 것이며 그 신호를 메모리 버스 인터페이스(20)에 적용시킬 것이다.

정규 메모리동작중(READ 또는 WRITE), 바이트 고속 가능신호(BHEN)(16)는 내부 주소래치(3)로부터의 제로(zero)주소라인 출력(AO)과 마이크로 프로세서(1)에 의해 공지의 방법으로 발생된 제어신호(BHE)의 조합으로 발생된다. BHEN 신호(16)는 MRD 또는 MWT 신호가 메모리 버스 인터페이스(20)로 적용된 시간에 의해서만 주장될 것을 필요로 한다.

메모리 뱅크가 적절한 주소, BHEN 신호, 그리고 MRD 또는 MWT 명령을 수신한때 메모리 뱅크는 메모리 버스 인터페이스(20)를 통하여 RAM 수신통지신 호(RACK)로 메모리 뱅크가 READ 또는 WRITE 사이클을 완성하기 위해 준비될 마이크로 프로세서(1)에 응답한다. RACK 신호는 마이크로 프로세서(1)시스템 클럭에 동기화되며, 마이크로 프로세서 시스템 클럭은 또한 메모리 버스로 제공된다. 마이크로 프로세서 회로 보드로 부터의 마스터 클럭신호를 사용하여 선택된 메모리 뱅크는 마이크로 프로세서와 동시에 동작한다. 이에따라 READ 또는 WRITE 동작을 최대 처리율이 보장된다. RAM 수신통지 신호(RACK)는 마이크로 프로세서(1)에 의해 인식되도록 충분히 긴 시간 주장되며, 본 실시예에서는 약 125 나노세컨드이거나 한번의 클럭기간이고, 제3a도 및 제3b도에 도시된 바와같이 MRD 또는 MWT 명령라인이 주장된 직후에 주장된다. 앞서 설명한 바와같이 표준의 통합된 버스 프로토콜에서 XACK 수신통지시호는 READ 또는 WRITE 동작이 완성되기 이전까지 주장 되지 않는다. 따라서, 본 발명의 개선된 메모리 버스에서는 마이크로 프로세서(1)가 READ 또는 WRITE 동작이 시작되었다는 조기 수신통지를 수신한다. 즉 XACK 신호는 READ 또는 WRITE 동작의 완성이전 고정된 시간동안 발생된다. 따라서 마이크로 프로세서(1)는 동작이 끝날 것이고 따라서 다음 사이클이 시작될 수 있다는 가정하에 응답하도록 프로그램될 수 있다. 이와같은 예기는 종전의 기술과 비교하여 대표적으로 한번 또는 두번의 타임기간 또는 ＂대기(wait)＂상태의 소모를 던다.

본 발명 메모리 버스의 가장 큰 장점중의 하나가 조기 MRD 및 MWT 신호의 발생이다. 제4도에 도시된 조기 READ/WRITE 논리회로(12)는 단순한 결합 논리회로로 상태라인이 유효한 이후에 조기 READ 또는 WRITE 신호를 바로 발생시키기 위해 마이크로 프로세서(1)로부터 상태라인(13)의 값을 매우 신속하게 해독한다. (40)으로 표시된 부분내의 논리소자는 조기 READ 신호 및 조기 WRITE 신호를 발생시킨다. 이들 신호는 공지의 방법으로 아비트레션 및 제어회로(17)에 의해 발생된 표준 READ명령(BMRDC), 그리고 WRITE 명령(BMWCT)과 함께 논리합으로 각각 이루어진다.

조기 READ 신호는 아비트래션과 제어회로(17)가 READ동작(＂지연된 READ＂라 칭함)을 위한 표준 BMRD 신호를 가정하기 100 나노세컨드 전에 발생된다. 조기 WRITE 신호는 WRITE 동작(＂지연된 WRITE＂라 칭함)을 위한 표준 RMWCT 의 가정이전 160나노세컨드 이전에 발생된다. 조기 READ 및 조기 WRITE 신호는 메모리 버스 사이클당 하나의 클럭기간 소모를 덜며 따라서 지연된 READ 또는 WRITE 신호가 아비트레션과 제어회로(17)에 의해 발생되는 사이클과 비교하여 하나의 메모리 버스 사이클을 완성하는데 걸리는 시간중 17% 에서 25%까지 절약의 효과가 기대된다.

마이크로 프로세서(1)가 통합된 버스의 마스터가 아니거나 통합된 버스에 연결된 다른 서브시스템이 READ 또는 WRITE 동작의 시작 즈음에서 통합된 버스이 마스터인 것으로 만들어질 것을 요구하는 때에 정규동작 순서에서의 예외가 발생한다. 그와같은 경우 아비트레션 및 제어회로(17)는 조기 READ 또는 조기 WRITE 신호가 정상적으로 가정된 이후까지 마이크로 프로세서(1)가 버스 마이터인 것을 보증할 수 없다. 따라서 조기 READ/WRITE 논리회로(12)가 이같은 아비트레션 갈등을 탐지하도록 만들어진다.

제4도에서(41)로 표시된 부분내의 논리소자는 아비트레션 및 제어회로(17)에 의해 발생되는 표준 AENL 신호에 의하여 힘을 받았을때 표준의 통합된 버스 아비트레션 및 제어신호, 공통 버스요구(CBRQ), 그리고 버스 우선입력신호(BPRNL)중 두개를 모니터한다. AENL 신호는 다른 서브시스템이 버스 마스터인 것을 표시한다. CBRQ 신호는 다른 서브 시스템이 통합된 버스 마스터 관계를 요구함을 나타낸다. BPRNL 신호는 요구의 서브시스템이 현재의 버스 마스터 보다도 더 강한 우선을 갖는지를 표시한다. CBRQ 신호 및 BPRNL 신호는 아비트레션 및 버스 제어회로(17)에 의해 발생된 주소 래치신호가 가정된 때 모든 메모리 버스 사이클 시작 즈음에서 상태라인을 따라 표본추출되어 진다. 만약 이때 VCBRQ 또는 BPRNL 중 어느 하나가 가정된다면, HOLD-OFF 신호가 제4도에서 (41)로 표시된 부분내의 논리소자에 의해 발생되며, AND 게이트(42)(43)를 무능하게 하고 메모리 버스 인터페이스(20)로의 조기 READ 신호 또는 조기 WRITE 신호의 가정을 막는다. 만약 아비트래션 및 제어회로(17)가 버스 마스터관계 마이크로 프로세서(1)를 지지하여 버스 마스터 관계를 해결하였다면, 아비트레션 및 제어회로(17)로부터 표준 BMRDG 또는 BMWCT 신호는 조기 READ/WRITE 회로(12)를 통하여 기억장치로 각각 MRD 또는 MWT 신호를 발생시키도록 가정된다. 만약 이와같은 상황중에 버스 마스터 관계가 마이크로 프로세서(1)를 지지하여 해결되지 않았다면 DMA 조건이 우세하다.

DMA 조건중에 통합된 버스의 모든 주소 및 데이타 신호가 여러 제어신호에 따라 본 발명의 메모리 버스로 이동된다. 따라서 통합된 버스 인터페이스(21)의 주소라인(8)은 주소 트레시버(7)를 통하여 메모리 버스 인터페이스(20)의 24개 주소라인중 20개의 주소라인으로 연결된다(본 발명의 어떤 실시예에서는 주소라인이 먼저 반전되기도 한다). 통합된 버스 인터페이스(21)의 데이타 라인(10)은 통합된 버스 데이타 트랜시버(9)를 통하여 메모리 버스 인터페이스(20)로 연결된다.

통합된 버스로부터의 READ/WRITE명령신호(각각의 MRDC 및 MWTD)가 조기 READ/WRITE 논리회로(12)로 적용된다. 통합된 버스로부터의 MRDC 및 MWTC 명령은 아비트레션 및 제어회로(17)로부터 RMRDC 및 BMWTC 신호라인과 각각 논리적으로 논리합을 이루어 지연된 READ 신호 또는 지연된 WRITE 신호를 만들어내며, 이들 지연된 READ 신호 및 지연된 WRITE 신호는 조기 READ 신호 및 조기 WRITE 신호와 논리적으로 논리합을 이루어 메모리 판독신호(MRD)(15) 또는 메모리 기록신호(MWT)(14)를 메모리 버스 인터페이스(20)로 발생시킨다. 그후 본 발명의 RACK 수신통지신호 프로토콜 보다는 XACK 수신통지신호 및 표준의 통합된 버스 프로토콜의 사용된다. 메모리 버스에 대한 주소, 데이타 및 제어신호의 타이밍은 통합된 버스 프로토콜을 고수한다.

이러한 다양한 회로와 구성이 본 발명에서 사용될 수 있는 반면, 변경은 본 발명의 요지 및 범위를 벗어남이 없어야 함을 이해할 것이고, 따라서 본 발명이 본 명세서에 설명된 특정 실시예로 한정될 것이 아니라 다음의 청구범위로 권리를 한정할 것이다.

Claims

a) 임박한 판독 또는 기록동작을 나타내는 상태정보 출력을 가지며 표준판독 및 기록명령을 발생시키는 마이크로 프로세서, b) 마이크로 프로세서에 결합되며 표준판독과 기록명령을 포함하는 명령정보의 적어도 한 소스(source)에 결합된 표준버스, c)마이크로 프로세서에 결합된 메모리 버스, d)마이크로 프로세서에 결합되고 메모리 버스에 결합되므로써 상태정보를 수신하고, 그 상태정보에 응답하여 판독과 기록작업을 나타내는 조기명령 신호를 발생시키며, 그와같은 조기명령 신호를 해당하는 표준명령이 발생이전에 메모리 버스에 의해 전송하도록 하는 제1탐지회로, e)판독 및 기록명령 신호를 수신하기 위한 수신 및 수신된 판독 및 기록 명령신호에 응답하여 판독 및 기록 동작을 수행하기 위한 수단, 수신된 판독 또는 기록명령 신호에 응답하여 그리고 명령된 판독 또는 기록동작을 끝내기전에 수령확인 신호를 발생시키기 위한 수단, 그리고 그 수령확인 신호를 메모리 버스에의해 마이크로 프로세서로 전달시키기 위한 수단을 포함하므로써, 수령확인 신호를 수신하자마자 마이크로 프로세서가 다음으로 임박한 판독 또는 기록동작을 나타내는 또다른 상태정보를 출력 시키도록 가능하게되는, 메모리 버스에 결합된 주소가능 기억장치, f)마이크로 프로세서, 통합된 표준버스 및 제1탐지회로에 결합되어 통합된 표준버스의 제어와 관련한 명령정보의 외부 소스와 마이크로 프로세서 사이의 갈등(conflict)을 나타내는 명령정보를 통합된 표준버스를 통하여 수신하고, 제1탐지회로가 주소가능의 기억장치로 조기명령 신호를 공급하는 것을 막기위해 한 제어신호를 발생시키기 위한 제2탐지회로, 그리고 g)제2탐지회로 로부터의 제어신호에 응답하여, 통합된 표준버스로 또는 통합된 표준버스로부터 메모리버스에 의해 자료를 기록하거나 판독하기 위해, 명령정보의 한 외부 소스로부터의 표준판독 및 기록명령에 직접 응답하도록 주소가능 기억장치가 가능해지는 바의 통합된 표준버스를 메모리버스에 전기적으로 결합시키는 장치를 포함함을 특징으로 하는 개선된 성능의 메모리 버스 아키텍쳐.