KR920002022B1 - 계수형 계측기기의 계수오류 검출장치 - Google Patents

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내용 없음.

Description

계수형 계측기기의 계수오류 검출장치

제1도는 종래의 계수형 계측기기의 회로도.

제2도는 2개의 위상신호(phase signals)에 대한 종래의 1실시예를 나타낸 예시도.

제3도는 종래의 비교기(comparator)의 작동원리를 나타낸 설명도.

제4도는 제1도에 나타낸 종래의 계수형 계측기기의 작동원리를 나타내는 흐름도(flow chart).

제5도는 본 발명에 의한 계수오류 검출장치의 1실시예를 포함하는 계수형 계측기기의 회로도.

제6도는 제5도의 실시예의 작동원리를 나타낸 타임차아트이다.

* 도면의 주요부분에 대한 부호의 설명

1 : 위상쉬프트회로(phase shift circuit)

2 : 펄스변별회로(pulse discriminator circuit)

3 : 계수회로(counter circuit)

4 : 앞모서리 검출회로(leading edga detector circuit)

5 : 적분회로(integrator circuit)

6 : 원쇼트타이머회로(one shot timer circuit) A, B : 신호

a, b : 입력단자 D : 탐지기(detector)

A', B' : 펄스신호

R₁, R₂, R₃, R₄: 전압제산기(voltage dividers)

COMP₁, COMP₂, COMP₃, COMP₄, COMP₅: 비교기(comparators)

본 발명은 계측용 현미경에 사용되는 광학눈금(optical scales)을 가진 계수형 계측기기의 계수오류 검출장치(count error detecting device)에 관한 것이다. 광학눈금을 가진 계수형 계측기기의 종래의 회로도는 예로서 제1도에 나타낸 바와 같이, 두개의 신호 A와 B(제2도)각각은 90°의 위상차를 구비하며 계측지향성(directivity)을 검출하여 탐지기(detector)D에서 유도된 보간(補間:interpolation)을 실행하는 두신호 A와 B(제2도)의 입력단자 a 및 b와; 신호 A를 전도(invert)하는 전도증폭기 AMP와 A,B를 비교할때 45°위상으로 이동하는 신호 A+45° 및 B+45°가 발생되는 전압제산기(voltage dividers) R₁, R₂, R₃및 R₄로 구성한 위상쉬프트회로(phase shift circuit)(1)와; 입력전압이 사전고정치(preset value)이상일 때 진폭이 일정한 신호를 출력하는 쉬미트회로(Schmitst circuit)를 구성하며, 신호 A, A+45°B, B+45°를 각각 펄스신호 A', A+45°B', B+45°(제3도)로 변환시키는 각각 비교기(comparators), COMP₁,COMP₂, COMP₃, COMP₄와; 신호 A', B'가 서로 레벨(level)을 달리할 때 그 출력은 높은 레벨(H)로 되고, 두 신호가 ＂H＂또는 낮은레벨(L)을 가질때 그 출력은 ＂L＂레벨로 되는 동시발생회로(coincidence circuit)(배타적오어회로:exclusive or circuit)EOR₁과; 신호, A+45°와 B+45°가 서로를 달리할 때 출력은 ＂H＂레벨로 되며 두신호가 ＂H'레벨 또는 ＂L＂레벨을 가질 때 출력은 ＂L＂레벨로되는 동시 발생회로 EOR₂와; 동시발생회로 EOR₁, EOR₂의 출력신호(입력신호 각각의 2배 주파수를 가짐)사이에서 비교할때 계측지향성을 변별하고, 그 변별 결과에 대응하는 출력신호를 공급하는 펄스변별회로(pulse discriminator circuit)(2)와; 상기 펄스변별신호(2)의 출력신호수를 차례로 계수(count up)하거나 역으로 계수하는(count down) 계수회로(counter circuit)(3)를 구성한다.

이와 같은 회로는 표시되지 않은 눈금(scale)의 금각각에 대하여 8개의 펄스(360÷90°×2=8)가 계수되도록 구성되어 있어 4㎛마다 그 눈금을 매길경우 0.5㎛의 단위로하여 계측을 할 수 있다. 또, 이와 같은 계측기기를 사용함으로써, 예로서 계측하고저하는 한 물체의 설정단계를 고속으로 이동시킬 때 계측주파수가 높아져 그 탐지기의 다음 주파수 또는 그다음회로(즉, 펄스반별회로 3와 계수회로 3)를 초과한 상태로되어 그 결과 계측오류(measurement error)가 발행하는 결점이 있다. 따라서, 계수형 계측기기의 종래회로는 제1도 내지 제4도에 나타낸 바와 같이 계수오류 검출회로를 부가하였다. 이 계수오류 검출회로는 비교기 COMP₁의 출력신호 A°의 앞모서리(leading edge)를 검출하여 신호 α를 출력하는 앞모서리 검출회로(leading edge detector circuit)(4)와, 신호 α를 입력할 때 적분을 개시하여 신호 β를 출력하는 적분회로(integrator circuit)(5)와; 쉬미트회로(schmitt circuit)를 구성하여 신호 β를 입력할때 신호 γ가 출력되는 비교기(comparator)COMP₅와; 신호 γ의 후단모서리(trailing edge)에서 작동시켜 앞모서리에서 재고정(reset)하도록 구성하여 사전고정시간(preset time)이 수초(seconds)일때 오류신호 θ의 입력은 타이머작동후 타이머의 재고정없이 계속되고 계측주파수가 사전고정치보다 더 높아질때 신호 β는 그 앞모서리가 비교기의 출력레벨을 통과하기전에 트레일링(traling)을 하는 펄스행동(pulse behaviors)을 통하여 오류신호를 출력하는 원쇼트타이머회로(one-shot timer curcuit)(6)을 구성한다.

그런, 계수형 계측기기의 검출속도한계(detection speed limitation)을 결정하는 요인은 주로 그 검출기의 다음 주파수한계에 있으며, 오류검출회로는 그 검출속도한계를 사전에 검출하도록 구성되어 있다. 특히, 상기 탐지기 D에서 발생하는 두 위상신호 A, B의 각 진폭은 계측주파수가 증가할 때(제3도)감소되어도 비교기 COMP₁...,COMP₄의 검출레벨보다 더 낮아지기전에 하나의 오류로서 검출되어야 한다. 따라서, 상기 비교기 COMP₅의 검출레벨을 높혀 한계(margin)를 충분하게 확보하는 것이 필요하며 그 탐지기는 충분하게 그 능력을 발휘할 수 없으며, 일반적으로 계측능률이 저하된다.

또, 그 탐지기의 다음 주파수한계는 변동이 넓은 그 결합능력(coupling capa-city)에 따라 좌우되고, 또 주위온도에 따라 좌우되기 때문에, 필요로하는 한계가 더 증가되고 계측효율이 더 저하된다. 따라서, 본 발명의 하나의 목적은 탐지기가 충분히 그 능력을 발휘할 수 있고 일반적으로 계측효율을 광범위하게 향상시킬 수 있는 계수형 계측기기의 계수오류 검출장치를 제공하는데 있다.

본 발명의 다른 목적은 회로구성이 대단히 간단한 계수형 계측기기의 계수오류 검출장치를 제공한는 데 있다. 2개의 N위상 보간신호(interpolation signals)가 탐지기에서 유도되는 각각 90°위상으로 이동되는 두 위상신호에서 발생되고, 두개의 위상신호와 두개의 N위상 보간신호에 의해 계수하는 계수형 계측기기에 있어서, 본 발명에 의한 계수형 계측기기의 계수오류 검출장치는 상기 두 N위상 보간신호의 각 진폭이 사전 고정치 이하일때 오류신호를 발생하도록 구성한 것이다.

이와 같이, 상기 2개의 N위상 보간신호의 각 진폭이 상기 두 위상신호의 진폭의 1/2배이며, 두개의 N위상 보상신호는 사전고정치보다 저 적은 진폭을 어느 때라도 일차적으로 나타내므로, 한계(margin)는 최저로 유지시킬 수 있다. 즉, 사전고정치는 최저한계로 고정시킬 수 있다.

본 발명의 바람직한 한실시예에 따라, 두개의 위상신호 중 어느 하나와 대비하여 45°위상 또는 약 45°위상으로 이동한 한신호 또는 두개의 N위상 보간신호의 진폭이 사전고정치 이하일 때 계수오류 검출장치는 오류신호를 발생하는 장치와 같은 것이다. 본 발명의 다른 바람직한 실시예에 의해, 계수오류 검출장치는 또 두 위상신호의 각 사이클의 사전고정치보다 더 적을 때 경보신호를 발생하는 경보회로(alarm circuit)를 제공한다. 본 발명의 다른 목적 및 특징과 잇점등은 첨부도면에 따라 구체화한 다음 설명에서 명백하에 알 수 있다.

도면에 나타낸 한 실시예에 따라 본 발명을 아래에 설명한다.

제5도에서, 부호 FF는 설정된 플립-플롭(flip-flop)을 나타내며, 동시발생회로 EOR₂의 출력신호(A+45°)+(B+45°)(배타적오어신호)가 데이터입력단자 D에 입력되고 배교기 COMP₃의 출력신호 B°은 클럭펄스 입력단자(clock pulse input terminal)T에 입력되며, 이 입력단자 T는 계수오류검출회로를 구성한다. 또, 제5도에서 상기 경보회로(alarm circuit)는 종래의 계수오류검출회로를 사용하며 제5도에서 파선으로 나타낸 바와 같이 앞모서리 검출회로(leading edge detector circuit)(4), 적분회로(integrator)(5), 비교기(compa-rator) COMP₆및 원쇼트타이머회로(one-shot timer circuit)(6)로 구성되어 있다. 이와 같이 본 발명의 경보회로는 구체적으로 설명한 종래의 기술에서 계수오류검출회로와 동일하다.

이 실시예에서는 제6도에서와 같이 상기 보간신호 A+45°의 진폭은 사전고정치를 초과한다. 즉, 신호 A+45°는 제6도의 연속라인으로 나타낸 바와 같이, 신호 B'의 앞모서리 또는 후단모서리(trailing edge)에서 ＂h＂레벨을 유지한다. 그리고 신호(A+45°)+(B+45°)는 ＂H＂레벨을 유지하고 상기 플립-플롭 FF의 출력단자에서의 출력은 ＂L＂레벨로 된다. 이와 대조적으로, 상기 보간신호 A+45°의 진폭은 사전고정치보다 더 적다. 즉, 신호 A+45°는 파선으로 나타낸 바와 같이 ＂L＂레벨로 되고, 신호(A+45°)+(B+45°)는 ＂L＂레벨로 되며 플립-플롭 FF의 출력단자

의 출력은 ＂H＂레벨로 되어, 오류신호로 된다. 여기서, 두 위상보간신호 A+45°,B+45°의 각 진폭은 두위상신호 A,B의 진폭의 1/2배이다.

또, 그 다음 비교기 COMP₁...,COMP₄의 검출레벨(히스테리시스폭:hysteresis widths)은 잡음저항(noise resistance)에 의해 구성된다. 따라서, 두개의 위상보간신호는 탐지기에서 발생한 신호의 진폭이 작아질 때에는 어느 때라도 사전고정치보다 더 작은 진폭을 일차적으로 나타내기 때문에, 그 한계는 최저에서 유지시킬 수 있다. 즉, 사전고정치는 최저한계로 고정시킬 수 있다. 결과적으로, 그 탐지기는 충분하게 그 능력을 발휘할 수 있고 제반적인 계측효율을 크게 향상시킬 수 있다.

상기 실시예는 두개의 위상보간신호가 발생하는 하나의 예를 나타내나, 수(number)에 있어서 2개의 위상보간신호를 초과하는 보간신호, 즉 2개의 N위상신호(여기서 N은 정수)를 발생하는 이와 같은 방법은 동일한 효과를 초래한다. 또 이미 설명한 종래의 계수오류 탐지회로를 제5도의 파선으로 나타낸 바와 같이 본 발명의 실시예에 부가시킬 수 있으며 본 발명의 계수오류 탐지회로 앞에서 작동하는 경보회로로서 사용할 수 있도록 한다.

위에서 설명한 바와 같이, 본 발명에 의한 계수형 계측기기의 계수오류검출회로는 탐지기의 능력을 충분하게 발휘할 수 있고 일반적인 계측효율은 크게 향상시킬 수 있다. 또, 본 발명의 계수오류 검출회로는 플립-플롭만으로 구성되어 회로구성이 가장 간단하다.

Claims (3)

1. 탐지기(detector)에서 출력되어 서로 각각에 대하여 90°위상으로 이동하는 2개의 위상신호에서 전압계산기(voltage dividers)를 통하여 두개의 N위상보간신호(N phase interpolation signals)를 발생하며, 상기의 두개의 위상신호와 두개의 N위상보간신호의 배타적오어신호(exclusive or signals)에 의해 계수가 되도록 구성하는 계수형 계측기기의 계수오류 검출회로(count error detecting circuit)에 있어서, 어느 위상신호의 모서리(edges)사이에 위치한 펄스출력신호의 상기 배타적오어신호가 낮아질때(low), 오류신호를 발생하도록 구성함을 특징으로하는 상기 계수오류검출회로.
2. 제1항에 있어서, 상기 두개의 위상신호 중 각각 45°에 가장 가까운 각의 위상 또는 45°위상으로 이동한 상기 두개의 N위상보간신호 중 하나의 신호의 진폭이 사전고정치보다 더 적어질때 오류신호가 발생하도록함을 특징으로하는 상기 계수오류검출회로.
3. 제1항에 있어서, 상기 두개의 위상신호의 각 사이클이 사전고정치보다 더 적어질때 경보신호를 발생하는 경보회로가 부가됨을 특징으로하는 상기 계수오류검출회로.

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