KR920004028B1 - 반도체 장치 및 그 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 37
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 238000005530 etching Methods 0.000 claims abstract description 8
- 239000003990 capacitor Substances 0.000 claims description 61
- 238000000034 method Methods 0.000 claims description 51
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 16
- 239000012535 impurity Substances 0.000 claims description 11
- 125000006850 spacer group Chemical group 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 2
- 230000002093 peripheral effect Effects 0.000 claims 1
- 238000009413 insulation Methods 0.000 abstract 2
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000006227 byproduct Substances 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/377—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate having a storage electrode extension located over the transistor
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
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- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
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- Crystals, And After-Treatments Of Crystals (AREA)
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Abstract
내용 없음.
Description
제 1a 도 내지 제 1d 도는 종래 스택-트렌치 병합형 커패시터의 제조공정을 도시한 공정 순서도.
제 2 도는 본 발명에 따른 스택-트렌치 병합형 커패시터의 단면도.
제 3a 도 내지 제 3f 도는 본 발명에 따른 스택-트렌치 병합형 커패시터의 제조공정을 도시한 일 실시예의 공정순서도.
제 4a 도 내지 제 4d 도는 본 발명에 따른 스택-트렌치 병합형 커패시터의 제조공정을 도시한 다른 실시예의 공정순서도.
* 도면의 주요부분에 대한 부호의 설명
100 : 반도체 기판 101 : 필드 산화막
1 : 게이트 산화막 2 : 게이트 전극
3 : 소오스 영역 4 : 드레인 영역
5 : 제 1 도전층 혹은 제 1 다결정 실리콘층
6 : 절연층 혹은 제 1 절연층 6a : 게이트 절연층
6b : 식각 저지층 10 : 트렌치
11 : 희생산화막
12 : 제 1 전극 혹은 제 2 도전층 혹은 제 2 다결정 실리콘층
12a : 제 1 전극 패턴 13 : 유전체막
14 : 첫번째 제 2 전극 혹은 제 3 도전층 혹은 제 3 다결정 실리콘층
15 : 두번째 제 2 전극 혹은 제 4 도전층 혹은 제 4 다결정 실리콘층
16 : 식각 저지층
17 : 제 5 도전층 혹은 제 5 다결정 실리콘층
18 : 커패시터 패턴 19 : 제 2 절연층 혹은 측벽 스페이서
20, 30, 40 : 포토레지스터 패턴
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 특히 메모리소자의 커패시터 제조공정중에 발생하는 결합을 최소화할 수 있는 반도체 장치 및 그 제조방법에 관한 것이다.
최근 반도체 제조기술의 발달과 메모리소자의 응용분야가 확장되어 감에 따라 대용량의 메모리소자 개발이 진척되고 있는데, 특히 1개의 메모리 셀(cell)을 1개의 커패시터와 1개의 트랜지스터로 구성함으로써 고집적화에 유리한 DRAM(Dynamic Random Access Memory)의 괄목할만한 발전이 이루어져 왔다.
이 DRAM은 집적도의 향상을 위한 메모리 셀 구조에 따라 종래 플래너(planar)형 커패시터 셀에서 스택(stack)형 커패시터 셀과 트렌치(trench)형 커패시터 셀의 3차원적인 구조가 고안되었다.
먼저 트렌치형 커패시터는 실리콘 기판을 이방성 에칭하여 그 넓어진 벽면을 커패시터 영역으로 사용하는 것으로서, 좁은 영역에서 충분한 커패시터 축적용량을 확보할 수 있으며, 평탄화면에서도 후술하는 스택형 커패시터보다 유리하다. 그러나, 알파입자에 의한 소프트 에러의 문제와 스켈링 다운(scaling down)작업의 진행에 의한 트렌치간 누설전류 문제가 커패시터 형성의 어려움이다. 이에 반해 스택형 커패시터는 실리콘 기판면상측에 커패시터를 형성하는 것으로서, 확산영역이 적어 소프트 에러에 강하고, 공정이 비교적 간단한 장점이 있으나 트랜지스터위에 적층한 커패시터 구조 때문에 심한 단차 문제와 유전체막 성장기술에 어려움이 있다.
상술한 바와 같은 2차원적인 구조의 커패시터를 서브-하프-마이크론(sub-half-micron)영역에 근접한 초고집적도 메모리소자에 적용할 경우 커패시터 기판층의 토폴로지(topology)가 큰 스택형 혹은 스택-트렌치 병합형 커패시터가 제안되었는데, 이 스택-트렌치 병합형 커패시터의 제조공정은 제 1a 도 내지 제 1d 도에 도시된 바와 같으며, 그 제조공정을 살펴보면 다음과 같다.
제 1a 도는 반도체 기판(100)상에 트랜지스터 및 트렌치(10)의 형성공정을 도시한 것으로, 먼저 반도체 기판(100)상에 필드 산화막(101)을 성장시켜 액티브 영역을 정의한다. 그리고 상기 액티브 영역상에는 메모리 셀의 구성요소인 트랜지스터의 게이트 전극(2), 소오스 영역(3) 및 드레인 영역(4)을 형성하고, 상기 필드산화막(101)의 소정부분에 인접하는 메모리 셀의 게이트 전극과 연결되는 제 1 도전층(5) 예컨대 불순물이 도우핑된 제 1 다결정실리콘층을 형성하며, 상술한 구조의 전체 표면상에 절연층(6)을 형성한다. 상기 필드 산화막(101)과 게이트 전극(2)사이의 절연층(6)위에 마스크를 적용하여 트렌치(10)를 형성하고, 이 트렌치(10)의 예리한 코너 부위를 둥글게 함과 동시에 상기 트렌치(10) 형성시 발생되는 반도체 기판표면의 손상을 제거하기 위하여 트렌치 내면과 상기 절연층(6)상에 100Å∼1000Å두께의 희생산화막(11)을 형성한다.
제 1b 도는 커패시터의 제 1 전극으로 사용되는 제 2 도전층(12)의 형성공정을 도시한 것으로, 상기 희생산화막(11)을 제거하고, 상기 트렌치(10)내면과 절연층(6)상에 커패시터의 제 1 전극으로 사용되는 제 2 도전층(12) 예컨대 불순물이 도우핑된 제 2 다결정 실리콘층을 500Å∼3000Å정도의 두께로 형성하며, 이 제 2 도전층(12)위에 포토레지스트 도포, 마스크 노광, 현상등의 공정을 거쳐 포토레지스트 패턴(20)을 형성한다.
제 1c 도는 제 1 전극 패턴(12a) 및 유전체막(13)의 형성공정을 도시한 것으로, 상기 포토레지스트 패턴(20)을 적용하여 제 2 도전층(12)을 에칭함으로써 커패시터의 제 1 전극 패턴(12a)을 형성하고, 이 제 1 전극 패턴(12a)의 표면이 덮혀지도록 유전체막(13)을 형성한다.
제 1d 도는 상기 공정들에서 얻어진 샘플위에 커패시터의 제 2 전극으로 사용되는 제 3 도전층(14) 예컨대 불순물이 도우핑된 제 3 다결정 실리콘층 형성하여 스택-트렌치 병합병 커패시터를 완성한다.
상술한 종래 스택-트렌치 병합병 커패시터의 제조방법에서는 커패시터의 제 1 전극으로 사용되는 제 2 도 전층을 형성한 후 사진식각 공정에 의해 제 1 전극 패턴을 형성하기 때문에 사진식각 공정시 형성되는 부생성물(주로 탄소를 중심으로 생성되는 중합체)이 트렌치 측벽에 부착되어 이후의 유전체막 형성시 균일한 유전체막을 형성하기가 어렵게 되고, 아울러 이 유전체막위에 제 3 도전층을 침적하여 커패시터를 형성할 경우 커패시터의 신뢰도 및 전기적 특성을 저하시키는 문제점이 있었다.
따라서 본 발명의 목적은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위하여 트렌치 내면과 트랜지스터위에 제 2 도전층, 유전체막 및 제 3 도전층을 연속적으로 적층하여 커패시터 패턴을 형성하고, 이 커패시터 패턴위에 상기 제 2 도전층과 절연되게 제 4 도전층을 형성하여 스택-트렌치 병합형 구조를 갖는 커패시터를 제공하는데 있다.
본 발명의 다른 목적은 상기한 구조의 커패시터를 효율적으로 제조할 수 있는 제조방법을 제공하는 데 있다.
상기한 목적을 달성하기 위하여 본 발명에 따른 스택-트렌치 병합형 커패시터는 제 1 전도형의 반도체 기판 상에 액티브 영역을 한정하기 위하여 선택적으로 형성된 필드 산화막, 상기 액티브 영역상에 전기적을 절연된 게이트 전극, 이 게이트 전극 양측의 반도체 기판 표면에 형성된 소오스 영역 및 드레인 영역, 상기 필드 산화막의 소정부분에 인접하는 메모리 셀의 게이트 전극과 연결하기 위하여 형성된 제 1 도전층, 상기 소오스 영역내의 반도체 기판에 형성된 트렌치, 상기 게이트 전극 및 제 1 도전층을 절연시키기 위한 제 1 절연층, 그 중앙부가 상기 트렌치내면에 도포되고 그 주연부가 상기 게이트 전극 및 제 1 도전층 상부의 제 1 절연층상에 배치된 제 2 도전층, 상기 제 2 도전층상에 형성된 유전체막, 상기 유전체막상에 형성된 제 3 도전층, 상기 제 2 도전층, 유전체막 및 제 3 도전층의 측벽을 따라 형성된 제 2 절연층, 상기 제 3 도전층과 제 2 절연층을 덮도록 형성된 제 4 도전층을 구비함을 특징으로 한다.
상기한 구조의 커패시터를 제조하는데 적합한 제조 방법은 제 1 도전형의 반도체 기판상에 필드 산화막을 성장시켜 액티브 영역을 정의하는 제 1 공정과, 상기 액티브 영역상에 메모리 셀의 구성요소인 트랜지스터의 게이트 전극, 소오스영역, 드레인 영역을 형성하고, 상기 필드 산화막의 소정부분에 제 1 도전층을 형성하며, 상기에서 얻어진 샘플위에 제 1 절연층을 형성하는 제 2 공정과, 상기 필드 산화막과 게이트 전극 사이의 반도체 기판에 트렌치를 형성하는 제 3 공정과, 상기 트렌치 내면과 상기 제 1 절연층상에 제 2 도전층, 유전체막 및 제 3 도전층을 연속적으로 적층하는 제 4 공정과 상기 제 1 절연층상에 형성된 제 2 도전층, 유전체막 및 제 3 도전층의 일부분을 식각하여 커패시터 패턴을 형성하는 제 5 공정과, 상기 커패시터 패턴의 측벽을 따라 제 2 절연층을 형성하는 제 6 공정과, 상기 공정들에서 얻어진 샘플위에 제 4 도전층을 형성하는 제 7 공정으로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 설명하기로 한다.
본 발명에 의한 스택-트렌치 병합형 커패시터는, 제 2 도에 나타낸 바와 같이, 제 1 전도형의 반도체 기판(100)상에 액티브 영역을 한정하기 위하여 선택적으로 필드 산화막(101)을 형성하고, 상기 액티브 영역상에 전기적으로 절연되게 게이트 전극(2)을 형성하며, 이 게이트 전극(2) 양측의 반도체 기판 표면에 소오스 영역(3) 및 드레인 영역(4)을 형성하고, 상기 필드 산화막(101)의 소정부분에 인접하는 메모리 셀의 게이트 전극과 연결되는 제 1 도전층(5)을 형성하며, 상기 소오스 영역(3)내에 트렌치(10)를 형성하고, 상기 게이트 전극(2) 및 제 1 도전층(5)위에 게이트 절연층(6a)을 형성하며, 이 게이트 절연층(6a)위에 식각저지층(6b)을 형성하고, 상기 트렌치(10)내면과 상기 식각저지층(6b)의 일부분상에 제 2 도전층(12)을 형성하며, 이 제 2 도전층(12)위에 유전체막(13)을 형성하고, 이 유전체막(13)위에 제 3 도전층(14)을 형성하며, 상기 제 2 도전층(12), 유전체막(13) 및 제 3 도전층(14)의 측벽을 따라 제 2 절연층(19)을 형성하고, 상기 제 3 도전층(14)과 상기 제 2 절연층(19)을 덮도록 제 4 도전층(15)을 형성하여 스택-트렌치 병합형 구조를 갖는다.
제 3a 도 내지 제 3f 도는 본 발명에 따른 스택-트렌치 병합병 커패시터의 제조공정을 도시한 일 실시예의 공정 순서도이다.
제 3a 도는 반도체 기판(100)상에 트랜지스터 및 트렌치(10)의 형성공정을 도시한 것으로 먼저 제 1 도전형의 반도체 기판(100)상에 선택 산화법에 의한 필드 산화막(101)을 성장시켜 액티브 영역을 정의한다. 이 액티브 영역상에 100Å∼200Å정도의 게이트 산화막(1)을 형성하고, 이 게이트 산화막(1)위에 트랜지스터의 게이트 전극(2)의 되는 불순물이 도우핑된 다결정 실리콘층을 형성하고, 동시에 상기 필드 산화막(101)상의 소정부분에 인접하는 메모리 셀의 게이트 전극과 연결되는 제 1 도전층(5) 예컨대 불순물이 도우핑된 제 1 다결정 실리콘층을 형성한다. 그리고 상기 게이트 전극(2) 양측의 반도체 기판표면에 이온주입을 통해 소오스 영역(3) 및 드레인 영역(4)을 형성하고, 상술한 구조의 전체 표면상에 게이트 절연층(6A)과 식각저지층(6B)으로 구성되는 제 1 절연층(6)을 형성한다. 상기 필드 산화막(101)과 게이트 전극(2) 사이의 식각저지층(6b)상에 소오스 영역(3)의 일부분이 겹쳐지도록 마스크를 적용하여 트렌치(10)를 형성하고, 이 트렌치(10)의 예리한 코너부위를 둥글게 함과 동시에 상기 트렌치(10) 형성시 발생되는 반도체 기판 표면의 손상을 제거하기 위하여 트렌치(10) 내면과 상기 식각저지층(6b)상에 200Å∼1000Å정도의 회생산화막(11)을 형성한다. 이때 상기 트렌치(10)를 한정하기 위하여 상기 식각저지층(6b)을 마스크로 사용한다.
제 3b 도는 커패시터의 제 1 전극으로 사용되는 제 2 도전층(12), 유전체막(13) 및 커패시터의 첫번째 제 2 전극으로 사용되는 제 3 도전층(14)의 형성공정을 도시한 것으로 상기 회생산화막(11)을 제거하고 그위에 커패시터의 제 1 전극으로 사용되는 500Å∼3000Å정도의 제 2 도전층(12) 예컨대 불순물이 도우칭된 제 2 다결정 실리콘층, 유전체막(13) 및 커패시터의 첫번째 제 2 전극으로 사용되는 100Å∼3000Å정도의 제 3 도전층(14) 예컨대 불순물이 도우핑된 제 3 다결정 실리콘층을 연속적을 형성한다.
제 3c 도는 포토레지스터 패턴(30)의 형성공정을 도시한 것으로 상기 제 3 도전층(14)상에 포토레지스트도포, 마스크 노광, 현상 등의 공정을 거쳐 상기 게이트 전극(2)의 일부분과 상기 제 1 도전층(5)의 일부분의 겹쳐지도록 포토레지스터 패턴(30)을 형성한다.
제 3d 도는 식각공정을 통해 커패시터 패턴(18)의 형성공정을 도시한 것으로, 상기 포토레지스터 패턴(30)을 적용하여 식각공정을 거치면 상기 제 3 도전층(14), 유전체막(13), 및 제 2 도전층(12)이 한번에 식각되어 커패시터 패턴(18)을 형성한다. 이 식각공정시 상기 식각저지층(6b)으로 인하여 게이트 전극(2), 제 1 도전층(5) 및 필드 산화막(101)이 보호된다.
제 3e 도는 제 2 절연층(19)의 형성공정을 도시한 것으로 전술한 구조의 전체 표면상에 LTO(Low Temperature Oxide)막 혹은 HTO(High Temperature Oxide)막과 같은 제 2 절연층(19)을 침적한 후 에치백(etchback)공정을 통하여 상기 커패시터 패턴(18)의 측벽을 따라 측벽 스페이서(19)를 형성한다. 이때 상기 측벽 스페이서(19)는 커패시터의 제 1 전극과 제 2 전극을 절연시키는 역할을 한다.
제 3f 도는 상기 공정들을 통해 형성된 샘플위에 커패시터의 두번째 제 2 전극으로 사용되는 제 4 도전층(15) 예컨대 불순물이 도우핑된 제 4 다결정 실리콘층을 침적하여 스택-트렌치 병합형 커패시터를 완성한다.
이와 같이 제조된 스택-트렌치 병합형 커패시터는 제 3a 도의 제 1 절연층(6)으로 게이트 절연층(6a)만을 포함할 수도 있다.
제 4a 도 내지 제 4d 도는 본 발명에 따른 스택-트렌치 병합형 커패시터의 제조공정을 도시한 다른 실시예의 공정 순서도이다.
제 4a 도 이전의 공정을 상기 제 3a 도 및 제 3b 도까지의 공정과 동일하다.
제 4a 도는 식각저지층(16) 및 제 5 도전층(17)의 형성공정을 도시한 것으로, 상기 커패시터의 첫번째 제 2 전극으로 사용되는 제 3 도전층(14)으로 트렌치 내부를 매립할때 이 트렌치 내부에 빈곳(void)이 생기게 되는 결함을 제거하기 위하여 상기 제 3 도전층(14)위에 LTO막 혹은 HTO막의 식각저지층(16)을 얇게 침적한 후 계속해서 제 5 도전층(17) 예컨대 불순물이 도우핑된 제 5 다결정 실리콘층을 형성함으로써 트렌치 내부가 비는 결함을 제거한다.
제 4b 도는 상기 공정에서 얻어진 샘플의 표면을 평탄하게 만들기 위한 공정을 도시한 것으로, 상기 제 5 도전층(17)을 형성한 후 표면을 평탄하게 만들기 위하여 상기 식각저지층(16)이 드러날때까지 에치백 공정을 실시하고, 이 에칭공정에서 드러난 식각저지층(16)을 BOE(Buffered Oxide Etch)로 제거한다. 이후에 포토레지스트 도포, 마스크 노광, 현상 등의 공정을 거쳐 상기 게이트 전극(2)의 일부분과 상기 제 1 도전층(5)의 일부분이 겹쳐지도록 포토레지스터 패턴(40)을 형성한다.
제 4c 도 및 제 4d 도의 공정은 상기 제 2d ∼ 제 2f 도 까지의 공정과 동일하다.
이상과 같이 본 발명에 의한 커패시터는 커패시터의 제 1 전극으로 사용되는 제 2 도전층, 유전체막 및 커패시터의 첫번째 제 2 전극으로 사용되는 제 3 도전층을 연속적으로 적층한 후 사진 식각 공정에 의해 커패시터 패턴을 형성하므로서, 균일한 유전체막을 형성할 수 있다. 즉 유전체막이 공정중에 노출되지 않도록 제 2 도전층과 제 3 도전층 사이에 상기 유전체막을 개재시켜 연속적으로 형성했기 때문에 종래 제 1 전극 패턴 형성시 발생한 부생성물에 의한 오염을 방지할 수 있다. 또한 커패시터의 첫번째 제 2 전극으로 사용되는 제 3 도전층위에 식각저지층 및 제 5 도전층을 차례로 형성함으로써 상기 제 3 도전층 형성시 트렌치 내부에 빈곳(void)이 생기게 되는 결함을 제거할 수 있다. 따라서 커패시터의 신뢰도 및 전기적 특성의 향상을 가져온다.
Claims (15)
- 제 1 전도형의 반도체 기판상에 액티브 영역을 한정하기 위하여 선택적으로 형성된 필드 산화막 ; 상기 액티브 영역상에 전기적으로 절연된 게이트 전극 ; 상기 게이트 전극 양측의 반도체 기판 표면에 형성된 소오스 영역 및 드레인 영역 ; 인접하는 메모리 셀의 게이트 전극과 연결하기 위하여 상기 필드 산화막의 소정부분에 형성된 제 1 도전층 ; 상기 소오스 영역내의 반도체 기판에 형성된 트렌치 ; 상기 게이트 전극 및 제 1 도전층을 절연시키기 위한 제 1 절연층 ; 그 중앙부가 상기 트렌치 내면에 도포되고, 그 주연부가 상기 게이트 전극 및 제 1 도전층 상부의 제 1 절연층 상에 배치된 제 2 도전층 ; 상기 제 2 도전층상에 형성된 유전체막 ; 상기 유전체막상에 형성된 제 3 도전층 ; 상기 제 2 도전층, 유전체막 및 제 3 도전층의 측벽을 따라 형성된 제 2 절연층 ; 상기 제 3 도전층과 제 2 절연층을 덮도록 형성된 제 4 도전층을 구비하여 된 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서, 상기 제 1 절연층은 게이트 절연층과, 트렌치를 한정하기 위하여 게이트 절연층상에 형성된 식각저지층으로 구성되는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서, 상기 제 2 절연층은 측벽 스페이서 형상으로 하는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서, 상기 제1, 제2, 제3 및 제 4 도전층은 불순물이 도우핑된 다결정 실리콘층으로 하는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서, 상기 제 3 도전층은 그 중앙 요부에 평탄화를 위한 식각저지층 및 제 5 도전층을 구비하는 것을 특징으로 하는 반도체 장치.
- 제 5 항에 있어서, 상기 식각저지층은 LTO막 혹은 HTO막으로 하는 것을 특징으로 하는 반도체 장치.
- 제 5 항에 있어서, 상기 제 5 도전층은 불순물이 도우핑된 다결정 실리콘층으로 하는 것을 특징으로 하는 반도체 장치.
- 제 1 전도형의 반도체 기판상에 필드 산화막을 성장시켜 액티브 영역을 정의하는 제 1 공정 ; 상기 액티브 영역상에 트랜지스터의 게이트 전극, 소오스 영역, 드레인 영역을 형성하고, 상기 필드 산화막의 소정부분에 제 1 도전층을 형성하며, 상기에서 얻어진 샘플 위에 제 1 절연층을 형성하는 제 2 공정 ; 상기 필드 산화막과 게이트 전극 사이의 반도체 기판에 트렌치를 형성하는 제 3 공정 ; 상기 트렌치 내면과 상기 제 1 절연층상에 제 2 도전층, 유전체막 및 제 3 도전층을 연속적으로 적층하는 제 4 공정 ; 상기 제 1 절연층상에 형성된 제 2 도전층, 유전체막 및 제 3 도전층의 일부분을 식각하여 커패시터 패턴을 형성하는 제 5 공정 ; 상기 커패시터 패턴의 측벽을 따라 제 2 절연층을 형성하는 제 6 공정 ; 그리고 상기 공정들에서 얻어진 샘플위에서 제 4 도전층을 형성하는 제 7 공정으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 8 항에 있어서, 상기 제 2 공정은 트렌치를 한정하기 위한 식각저지층을 제 1 절연층상에 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 8 항에 있어서, 상기 제 4 공정후에 식각저지층 및 제 5 도전층을 침적한 후 평탄화시키는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 10 항에 있어서, 상기 식각저지층은 LTO막 혹은 HTO막으로 하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 10 항에 있어서, 상기 공정의 평탄화는 에치백 방법으로 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 10 항에 있어서, 상기 공정의 평탄화 공정을 통해 드러난 식각저지층은 BOE로 제거되는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 8 항에 있어서, 상기 제 6 공정의 제 2 절연층은 에치백 방법으로 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 8 항 혹은 제 14 항에 있어서, 상기 제 6 공정의 제 2 절연층은 LTO막 혹은 HTO막으로 하는 것을 특징으로 하는 반도체 장치의 제조방법.
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019890016828A KR920004028B1 (ko) | 1989-11-20 | 1989-11-20 | 반도체 장치 및 그 제조방법 |
| US07/489,824 US5077232A (en) | 1989-11-20 | 1990-03-09 | Method of making stacked capacitor DRAM cells |
| JP2056775A JP2530741B2 (ja) | 1989-11-20 | 1990-03-09 | 半導体装置及びその製造方法 |
| DE4007604A DE4007604A1 (de) | 1989-11-20 | 1990-03-09 | Halbleiterbauelement und verfahren zu seiner herstellung |
| FR9003111A FR2654870B1 (fr) | 1989-11-20 | 1990-03-12 | Dispositif semi-conducteur, notamment dispositif de memoire a condensateur, et procede pour sa fabrication. |
| GB9005576A GB2238428B (en) | 1989-11-20 | 1990-03-13 | Semiconductor device and manufacturing method thereof |
| IT02041690A IT1248814B (it) | 1989-11-20 | 1990-05-24 | Dispositivo a semiconduttore e relativo metodo di fabbricazione |
| CN90104393A CN1030021C (zh) | 1989-11-20 | 1990-05-25 | 半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019890016828A KR920004028B1 (ko) | 1989-11-20 | 1989-11-20 | 반도체 장치 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR910010745A KR910010745A (ko) | 1991-06-29 |
| KR920004028B1 true KR920004028B1 (ko) | 1992-05-22 |
Family
ID=19291836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019890016828A KR920004028B1 (ko) | 1989-11-20 | 1989-11-20 | 반도체 장치 및 그 제조방법 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5077232A (ko) |
| JP (1) | JP2530741B2 (ko) |
| KR (1) | KR920004028B1 (ko) |
| CN (1) | CN1030021C (ko) |
| DE (1) | DE4007604A1 (ko) |
| FR (1) | FR2654870B1 (ko) |
| GB (1) | GB2238428B (ko) |
| IT (1) | IT1248814B (ko) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03278573A (ja) * | 1990-03-28 | 1991-12-10 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR930001418B1 (ko) * | 1990-08-07 | 1993-02-27 | 삼성전자 주식회사 | 반도체 장치의 제조방법 |
| US5196363A (en) * | 1990-10-11 | 1993-03-23 | Samsung Electronics Co., Ltd. | Method of forming mist type dynamic random access memory cell |
| US5202279A (en) * | 1990-12-05 | 1993-04-13 | Texas Instruments Incorporated | Poly sidewall process to reduce gated diode leakage |
| US5335138A (en) * | 1993-02-12 | 1994-08-02 | Micron Semiconductor, Inc. | High dielectric constant capacitor and method of manufacture |
| US5406515A (en) * | 1993-12-01 | 1995-04-11 | International Business Machines Corporation | Method for fabricating low leakage substrate plate trench DRAM cells and devices formed thereby |
| US5411905A (en) * | 1994-04-29 | 1995-05-02 | International Business Machines Corporation | Method of making trench EEPROM structure on SOI with dual channels |
| US5795804A (en) * | 1996-03-07 | 1998-08-18 | United Microelectronics Corporation | Method of fabricating a stack/trench capacitor for a dynamic random access memory (DRAM) |
| US6310375B1 (en) * | 1998-04-06 | 2001-10-30 | Siemens Aktiengesellschaft | Trench capacitor with isolation collar and corresponding manufacturing method |
| US20060228853A1 (en) * | 2005-03-28 | 2006-10-12 | Won-Cheol Jeong | Memory devices including spacers on sidewalls of memory storage elements and related methods |
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| JP5005241B2 (ja) * | 2006-03-23 | 2012-08-22 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| JP4600936B2 (ja) * | 2007-06-20 | 2010-12-22 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| CN102130063B (zh) * | 2010-01-13 | 2014-03-12 | 中国科学院微电子研究所 | 半导体器件及其制作方法 |
| CN104217863B (zh) * | 2014-09-10 | 2017-06-13 | 武汉理工大学 | 场效应调控超级电容器的制备方法 |
| WO2020132884A1 (zh) * | 2018-12-25 | 2020-07-02 | 深圳市汇顶科技股份有限公司 | 电容器和制备电容器的方法 |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0666436B2 (ja) * | 1983-04-15 | 1994-08-24 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPS60223153A (ja) * | 1984-04-19 | 1985-11-07 | Nippon Telegr & Teleph Corp <Ntt> | Ｍｉｓ型キャパシタを有する半導体装置の製法 |
| US4545852A (en) * | 1984-06-20 | 1985-10-08 | Hewlett-Packard Company | Planarization of dielectric films on integrated circuits |
| JPS6155957A (ja) * | 1984-08-27 | 1986-03-20 | Toshiba Corp | 半導体記憶装置 |
| US4651184A (en) * | 1984-08-31 | 1987-03-17 | Texas Instruments Incorporated | Dram cell and array |
| CN1004734B (zh) * | 1984-12-07 | 1989-07-05 | 得克萨斯仪器公司 | 动态随机存取存贮器单元(dram)和生产方法 |
| JPH0682783B2 (ja) * | 1985-03-29 | 1994-10-19 | 三菱電機株式会社 | 容量およびその製造方法 |
| JP2604705B2 (ja) * | 1985-04-03 | 1997-04-30 | 松下電子工業株式会社 | Ｍｏｓキヤパシタの製造方法 |
| JPS62120070A (ja) * | 1985-11-20 | 1987-06-01 | Toshiba Corp | 半導体記憶装置 |
| JPS62136069A (ja) * | 1985-12-10 | 1987-06-19 | Hitachi Ltd | 半導体装置およびその製造方法 |
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| US4775550A (en) * | 1986-06-03 | 1988-10-04 | Intel Corporation | Surface planarization method for VLSI technology |
| JP2702702B2 (ja) * | 1986-06-12 | 1998-01-26 | 松下電器産業株式会社 | 半導体記憶装置 |
| JPS6384149A (ja) * | 1986-09-29 | 1988-04-14 | Hitachi Ltd | 半導体メモリの製造方法 |
| US4785337A (en) * | 1986-10-17 | 1988-11-15 | International Business Machines Corporation | Dynamic ram cell having shared trench storage capacitor with sidewall-defined bridge contacts and gate electrodes |
| JPS63122261A (ja) * | 1986-11-12 | 1988-05-26 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
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| JPS6447068A (en) * | 1987-08-18 | 1989-02-21 | Nec Corp | Semiconductor integrated circuit device and manufacture thereof |
| JPH0795582B2 (ja) * | 1987-11-17 | 1995-10-11 | 三菱電機株式会社 | 半導体装置の溝型キャパシタセルの製造方法 |
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| KR900019227A (ko) * | 1988-05-18 | 1990-12-24 | 아오이 죠이치 | 적층형 캐피시터를 갖춘 반도체기억장치 및 그 제조방법 |
-
1989
- 1989-11-20 KR KR1019890016828A patent/KR920004028B1/ko not_active IP Right Cessation
-
1990
- 1990-03-09 US US07/489,824 patent/US5077232A/en not_active Expired - Lifetime
- 1990-03-09 DE DE4007604A patent/DE4007604A1/de active Granted
- 1990-03-09 JP JP2056775A patent/JP2530741B2/ja not_active Expired - Fee Related
- 1990-03-12 FR FR9003111A patent/FR2654870B1/fr not_active Expired - Fee Related
- 1990-03-13 GB GB9005576A patent/GB2238428B/en not_active Expired - Fee Related
- 1990-05-24 IT IT02041690A patent/IT1248814B/it active IP Right Grant
- 1990-05-25 CN CN90104393A patent/CN1030021C/zh not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| CN1052006A (zh) | 1991-06-05 |
| IT9020416A0 (it) | 1990-05-24 |
| KR910010745A (ko) | 1991-06-29 |
| JPH03166760A (ja) | 1991-07-18 |
| DE4007604A1 (de) | 1991-05-23 |
| JP2530741B2 (ja) | 1996-09-04 |
| US5077232A (en) | 1991-12-31 |
| DE4007604C2 (ko) | 1992-01-16 |
| FR2654870A1 (fr) | 1991-05-24 |
| GB2238428A (en) | 1991-05-29 |
| GB9005576D0 (en) | 1990-05-09 |
| FR2654870B1 (fr) | 1996-06-21 |
| GB2238428B (en) | 1993-07-14 |
| IT1248814B (it) | 1995-01-30 |
| CN1030021C (zh) | 1995-10-11 |
| IT9020416A1 (it) | 1991-11-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20080502 Year of fee payment: 17 |
|
| LAPS | Lapse due to unpaid annual fee |