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KR930006144B1 - 반도체 장치 및 방법 - Google Patents

반도체 장치 및 방법 Download PDF

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KR930006144B1
KR930006144B1 KR1019900010587A KR900010587A KR930006144B1 KR 930006144 B1 KR930006144 B1 KR 930006144B1 KR 1019900010587 A KR1019900010587 A KR 1019900010587A KR 900010587 A KR900010587 A KR 900010587A KR 930006144 B1 KR930006144 B1 KR 930006144B1
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KR
South Korea
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trench
forming
source region
conductive layer
semiconductor substrate
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최수한
김성태
김경훈
Original Assignee
삼성전자 주식회사
김광호
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Publication date
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Abstract

내용 없음.

Description

반도체 장치 및 방법
제1a 내지 d도는 종래 스택-트렌치 병합형 케패시터의 제조공정을 도시한 공정순서도.
제2도는 본 발명에 따른 스택-트랜치 병합형 커패시터의 단면도.
제3a 내지 i도는 본 발명에 따른 스택-트랜치 병합형 커팩시터의 제조공정을 도시한 일 실시예의 공정순서도.
* 도면의 주요부분에 대한 부호의 설명
1 : 게이트 전극 혹은 제1도전층 혹은 제1다결정 실리콘층
2 : 소오스 영역 3 : 드레인 영역
4 : 제1도전층 혹은 제1다결정 실리콘층
5 : 제1절연층 6 : 개구
10 : 트렌치 10a : 1차 트렌치
10b : 2차 트렌치 11 : 질화막
12 : 확산 저지층 혹은 산화막
13 : 제1전극 혹은 제2도전층 혹은 제2다결정 실리콘층
14 : 불순물 확산 영역 100 : 반도체 기판
101 : 필드 산화막 PR : 포토레지스트 패턴
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 특히 스택-트렌치 병합형 커패시터의 전기적인 특성을 향상시킬 수 있는 반도체 장치 및 제조방법에 관한 것이다.
최근 반도체 제조기술의 발달과 메모리소자의 응용분야가 확장되어 감에 따라 대용량의 메모리소자 개발이 진척되고 잇는데, 특히 1개의 메모리셀(cell)을 1개의 커패시터와 1개의 트랜지스터로 구성함으로써 고집적화에 유리한 DRAM(Dynamic Random Access Memory)의 괄목할 만한 발전이 이루어져 왔다.
이 DRAM은 집적도의 향상을 위한 메모리 셀 구조에 따라 종래 플래너(planar)형 커패시터 셀에서 스택(stack)형 커패시터 셀과 트렌치(trench)형 커패시터 셀의 3차원적인 구조가 고안되어 4M DRAM에 적용되고 있으나 16M DRAM을 경계로 그 한계를 노출시키고 있다. 또한 상기 스택형 커패시터 셀에서는 트랜지스터위에 적층한 커패시터 구조 때문에 심한 단차문제가 발생하고, 트렌치형 커패시터 셀에서는 스켈링 다은(scaling down) 작업의 진행에 의한 트렌치간 누설전류 문제가 발생하여 6M DRAM에 대응하기가 어렵게 되었다.
따라서 이러한 대용량 DRAM의 문제점을 해결하기 위한 새로운 3차원 구조의 커패시터로 스택-트렌치 병합형 커패시터가 제안되었는데, 이 스택-트렌치 병합형 커패시터의 제조공정을 제1a 내지 d도에 도시된 바와같으며, 그 제조공정을 살펴보면 다음과 같다.
제1a도는 반도체 기판(100)상에 트랜지스터의 형성공정을 도시한 것으로, 먼저 반도체 기판(100)상에 필드 산화막(101)을 성장시켜 액티브 영역을 정의한다. 그리고, 상기 액티브 영역상에는 메모리 셀의 구성요소인 트랜지스터의 게이트 전극(1), 소오스영역(2) 및 드레인 영역(3)을 형성하고, 아울러 상기 필드 산화막(101)의 소정부분에는 인접하는 메모리 셀의 게이트 전극과 연결되는 제1도전층(4), 예컨대 불순물이 도우핑된 제1다결정 실리콘층을 형성한다. 상술한 구조의 전체 표면상에 제1절연층, 예컨대 HTO(High Temperature Oxide)막을 1500Å~4000Å정도의 두께로 형성한다.
제1b도는 개구(6)의 형성공정을 도시한 것으로, 상기 제1절연층(5)위에 포토레지스터 도포, 마스크 노광, 현상등의 공정을 거쳐 포토 레지스트 패턴(PR)을 형성하고, 이 패턴(PR)을 적용하여 상기 제1절연층(5)을 에칭함으로써 소오스 영역(2)이 일부분을 노출시키는 개구(6)를 형성한다.
제1c도는 트렌치(10)의 형성공정을 도시한 것으로, 상기 포토 레지스트 패턴을 제거하고, 상기 제1절연층(5)을 마스크로 사용하여 기판을 이방성 에칭함으로써 트렌치(10)를 형성한다.
제1d도는 커패시터의 제1전극으로 사용되는 제2도전층(13)의 형성공정을 도시한 것으로, 상기 트렌치(10) 내면과 제1절연층(5)상에 저압화학기상성장(Low Pressure Chemical Vapor Deposition : LPCVD)장치를 이용하여 500Å~40000Å 정도의 제2다결정 실리콘층을 형성한 후 불순물을 주입함으로써 커패시터의 제1전극으로 사용되는 제2도전층(13)을 형성한다. 이때 상기 제2다결정 실리콘층에 주입된 불순물이 열공정을 거치면서 트렌치(10) 주위로 확산되어 불순물 확산영역(14)을 형성한다.
상기 제1d도 공정이후에는 상기 제2도전층을 에칭함으로써 커패시터의 제1전극 패턴을 형성하고, 이 제1전극 패턴의 표면이 덮여지도록 유전체막을 형성하여, 상기 유전체막 위에 커패시터의 제2전극으로 사용되는 제3도전층을 형성하여 스택-트렌치 병합형 커패시터를 완성한다.
상술한 종래 스택-트렌치를 병합형 커패시터의 제조방법에서는 커패시터의 제1전극으로 사용되는 제2도전층을, 다결정 실리콘층에 불순물을 주입한 후 열처리 공정을 통하여 형성함으로써 트렌치 주위를 불순물 확산영역을 형성하게 된다. 따라서 상기 불순물 확산영역에 의해 트렌치와 트렌치 사이에 펀티드루우(punchthrough)현상이 일어나게 되고, 이 펀치드루우 현상이 일어나는 상기 트렌치와 트렌치 사이에 공핍영역이 형성되기 때문에 소자간의 파괴전압이 낮아지는 문제점이 있었다.
따라서 본 발명의 목적은 상기한 바와같은 종래 기술의 문제점을 해결하기 위하여 트렌치 측벽에 산화막을 형성함으로써 트렌치간의 펀치드루우 현상 및 공핍영역에서의 알파입자에 의한 소프트 에러를 방지할 수 있는 스택-트렌치 병합형 커패시터를 제공하는데 있다.
본 발명의 다른 목적은 상기한 구조의 커패시터를 효율적으로 제조할 수 있는 제조방법을 제공하는데 있다.
상기한 목적을 달성하기 위하여 본 발명에 스택-트렌치 병합형 커패시터는 제1전도형의 반도체 기판상에 액티브 영역을 한정하기 위하여 선택적으로 형성된 필드 산화막과, 상기 액티브 영역상에 전기적으로 절연된 게이트 전극과, 이 게이트 전극 양측의 반도체 기판 표면에 형성된 소오스 영역 및 드레인 영역과, 상기 필드 산화막의 소정부분에 인접하는 메모리 셀의 게이트 전극과 연결하기 위하여 형성된 제1도전층과, 상기 소오스 영역내의 반도체 기판에 형성된 트렌치와, 상기 게이트 전극 및 제1도전층을 절연시키기 위한 제1절연층과, 상기 트렌치 내면 및 상기 제1절연층상에 형성된 제2도전층을 구비하는 반도체 장치에 있어서, 상기 반도체 기판과 상기 트렌치 내면에 형성된 제2도전층과의 사이에 확산 저지층을 구비함을 특징으로 한다.
상기한 구조의 커패시터를 제조하는데 적합한 제조방법은 제1도전형 반도체 기판상에 필드 산화막을 성장시켜 액티브 영역을 정의하는 제1공정과, 상기 액티브 영역상에 메모리 셀의 구성요소인 트랜지스터의 게이트 전극, 소오스 영역 및 드레인 영역을 형성하고, 상기 필드 산화막의 소정부분에 제1도전층을 형성하며, 상기에서 얻어진 샘플위에 제1절연층을 형성하는 제2공정과, 상기 소오스 영역 상부의 제1절연층상에 마스크를 적용하여 1차 트렌치를 형성하는 제3공정과, 상기 제3공정후에 질화막을 형성하는 제4공정과, 상기 질화막을 상기 1차 트렌치의 측벽에만 남기는 제5공정과, 상기 1차 트렌치와 연결되도록 2차 트렌치를 형성하는 제6공정과, 상기 제6공정후에 확산 저지층을 형성하는 제7공정과, 상기 1차 트렌치의 측벽에 형성된 질화막을 제거하는 제8공정과, 상기 제8공정후에 제2도전층을 형성하는 제9공정을 구비함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 설명하기로 한다.
본 발명에 의한 스택-트렌치 병합형 커패시터는, 제2도에 나타낸 바와같이, 제1전도형의 반도체 기판(100)상에 액티브 영역을 한정하기 위하여 선택적으로 필드 산화막(101)을 형성하고, 상기 액티브 영역상에 전기적으로 절연되게 게이트 전극(1)을 형성하며, 이 게이트 전극(1) 양측의 반도체 기판 표면에 소오스 영역(2) 및 드레인 영역(3)을 형성하고, 상기 필드 산화막(101)상의 소정부분에 인접하는 메모리 셀의 게이트 전극과 연결되는 제1도전층(4)을 형성하며, 상기 소오스 영역(2)내의 반도체 기판(100)에 트렌치(10)를 형성하고, 상기 게이트 전극(1) 및 제1도전층(4)위에 제1절연층(5)을 형성하며, 상기 반도체 기판(100)과 연결되는 트렌치 내면과, 상기 제1절연층(5)위에 확산 저지층(12)을 형성하고, 상기 확산 저지층(12)위에 형성됨과 동시에 상기 소오스 영역(2)의 일부분과 연결되도록 제2도전층(13)을 형성하여 스택-트렌치 병합형 커패시터 구조의 일부를 갖는다.
제3a 내지 i도는 본 발명에 따른 스택-트렌치 병합형 커패시터의 제조공정을 도시한 일 실시예의 공정순서도이다.
제3a도는 반도체 기판(100)상에 트랜지스터의 형성공정을 도시한 것으로, 먼저 제1도전형의 반도체 기판(100)상에 선택 산화법에 의한 필드 산화막(101)을 성장시켜 액티브 영역을 정의한다, 이 액티브 영역상에 100Å~200Å정도의 게이트 산화막을 형성하고, 이 게이트 산화막위에 트랜지스터의 게이트 전극(1)이되는 제1도전층, 예컨대 불순물이 도우핑된 제1다결정 실리콘층을 형성하고, 동시에 상기 필트 산화막(101)상의 소정부분에 인접하는 메모리 셀의 게이트 전극과 연결되는 제1도전층 (4), 예컨대 불순물이 도우핑된 제1다결정 실리콘층을 형성한다. 그리고, 상기 게이트 전극(1) 양측의 반도체 기판 표면에 이온 주입을 통해 소오스 영역(2) 및 드레인 영역 (3)을 형성하고, 상술한 구조의 전체 표면상에 제1절연층(5), 예컨대 1500Å~4000Å 정도의 HTO막을 형성한다.
제3b도는 개구(6)의 형성공정을 도시한 것으로, 상기 제1절연층(5)위에 포토 레지스트 도포, 마스크 노광, 현상등의 공정을 거쳐 포토 레지스트 패턴(PR)을 형성하고, 이 패턴(PR)을 적용하여 상기 제1절연층(5)을 에칭함으로써 소오스 영역(2)의 일부분을 노출시키는 개구(6)을 형성한다.
제3c도는 1차 트렌치(10a)의 형성공정을 도시한 것으로, 상기 포토 레지스트 패턴을 제거하고, 상기 제1절연층(5)을 마스크로 사용하여 상기 소오스 영역(2)의 깊이만큼 기판을 이방성 에칭함으로써 1차 트렌치(10a)를 형성한다.
제3d도는 질화막(11)의 형성공정을 도시한 것으로, 상기 제3c도의 공정이후 LPCVD장치를 이용하여 50Å~200Å 정도의 질화막(11)을 형성한다.
제3e도는 상기 질화막(11)을 상기 1차 트렌치(10a)의 측벽에만 남기고 공정을 도시한 것으로, 상기 제3d도의 공정이후 이방성 에칭으로 질화막을 전면에칭하면 제3e도에 도시된 바와같이 1차 트렌치(10a)의 측벽, 즉 노출된 소오스 영역의 측벽에만 질화막(11)이 남고, 나머지 부분들에서는 모두 질화막이 제거된다. 따라서 상기 1차 트렌치(10a)의 바닥부분에도 질화막이 제거되어 기판이 노출된다.
제3f도는 상기 1차 트렌치와 연결되도록 2차 트렌치(10b)를 형성하는 공정을 도시한 것으로, 상기 1차 트렌치가 형성된 반도체 기판(100)에 상기 1차 트렌치와 연결되도록 일정깊이, 예컨대 1㎛~3㎛ 정도 깊이의 2차 트렌치(10b)를 형성한다. 이때, 상기 1차 트렌치의 측벽에 형성된 질화막(11)은 계속 남게된다.
제3g도는 확산 저지층(12)의 형성공정을 도시한 것으로, 상기 제3f도의 공정이후 50Å~500Å 정도의 확산 저지층(12), 예컨대 산화막을 열적으로 성장시킨다. 이때 상기 1차 트렌치의 측벽에 형성된 질화막(11)은, 이 질화막위에 산화막이 열적으로 성장되는 것을 막기 때문에, 상기 2차 트렌치(10b)의 내면과 상기 제1절연층(5)상에만 산화막(12)이 성장된다.
제3h도는 상기 1차 트렌치의 측벽에 형성된 질화막의 제거공정을 도시한 것으로, 습식식각방법을 이용하여 상기 1차 트렌치의 측벽에 형성된 질화막을 선택적으로 제거함으로써 상기 1차 트렌치의 측벽, 즉 노출된 소오스 영역(2)의 측벽을 노출시킨다.
제3i도는 커패시터의 제1전극으로 사용되는 제2도전층(13)의 형성공정을 도시한 것으로, 상기 제3h도의 공정이후 1000Å~2000Å 정도의 제2다결정 실리콘층을 형성한 후 불순물을 주입함으로써 커패시터의 제1전극으로 사용되는 제2도전층(13)을 형성한다. 이때, 상기 제2도전층(13)을 형성한다. 이때, 상기 제2도전층(13)은 상기 질화막이 제거된 소오스 영역(2)부분에서 이 소오스 영역과 부분적으로 연결된다.
상기 제3i도의 공정후에 유전체막 및 커패시터의 제2전극으로 사용되는 제3도전층을 형성함으로써 스택-트렌치 병합형 커패시터를 완성한다.
이상과 같이 본 발명에 의한 커패시터는 소오스 영역내의 반도체 기판에 형성된 트렌치 내면에 확산 저지층을 형성함으로써 종래 트렌치 주위에 형성되던 불순물 확산영역을 막을 수 있고, 이로써 트렌치와 트렌치사이의 펀치드루우 현상 및 공핍영역에서의 알파입자에 의한 소프트 에러를 방지할 수 있다. 따라서 커패시터의 신뢰도 및 전기적 특성의 향상을 가져온다. 또한, 상기 트렌치가 형성된 소오스 영역 부분에서는 상기 확산 저지층이 형성되지 않기 때문에 커패시터의 제1전극으로 사용되는 제2도전층 형성시 상기 소오스 영역과 상기 제2도전층이 부분적으로 연결됨으로써 커패시터의 제1전극으로 사용된다.

Claims (11)

  1. 제1도전형의 반도체 기판상에 액티브 영역을 한정하기 위하여 선택적으로 형성된 필드 산화막 ; 상기 액티브 영역상에 전기적으로 절연되게 형성된 게이트 전극 ; 상기 게이트 전극 양측의 반도체 기판의 표면의 형성된 소오스 영역 및 드레인 영역 ; 상기 필드 산화막의 소정부분에 인접하는 메모리 셀의 게이트 전극과 연결하기 위하여 형성된 제1도전층 ; 상기 소오스 영역내의 반도체 기판에 형성된 트렌치 ; 상기 게이트 전극 및 제1도전층을 절연시키기 위한 제1절연층 ; 및 상기 트렌치 내면 및 상기 제1절연층상에 형성된 제2도전층을 구비하는 반도체 장치에 있어서, 상기 제2도전층은 상기 트렌치에 의해 노출된 소오스 영역의 측벽 부위를 통하여 상기 소오스 영역에 연결되어 있고, 상기 반도체 장치는 상기 반도체 기판과 상기 제2도전층 사이에, 상기 소오스 영역의 측벽 부위이외의 트렌치의 내면상에 형성된 확산 저지층을 더 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 확산 저지층은 산화막으로 구성된 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 제1 및 제2도전층 불순물이 도우핑된 다결정 실리콘층으로 구성된 것을 특징으로 하는 반도체 장치.
  4. 제1도전형의 반도체 기판에 필드 산화막을 성장시켜 액티브 영역을 정의하는 제1공정 ; 상기 액티브 영역상에 트랜지스터의 게이트 전극, 소오스 영역을 형성하고, 상기 필드 산화막의 소정부분에 제1도전층을 형성하며, 상기에서 얻어진 샘플위에 제1절연층을 형성하는 제2공정 ; 상기 소오스 영역 상부의 제1절연층상에 마스크를 적용하여 1차 트랜치를 형성하는 제4공정 ; 상기 질화막을 상기 1차 트랜치의 측변에만 남기는 제5공정 ; 상기 1차 트렌치와 연결되도록 2차 트렌치를 형성하는 제6공정 ; 상기 제6공정후에 확산 저지층을 형성하는 제7공정 ; 상기 1차 트렌치의 측벽에 형성된 질화막을 제거하는 제8공정 ; 및 상기 제8공정후에 제2도전층을 형성하는 제9공정을 구비하는 특징으로 하는 반도체 장치의 제조방법.
  5. 제4항에 있어서, 상기 제3공정은 상기 제1절연층 위에 포토 레지스트 패턴을 형성하고, 이 패턴을 적용하여 상기 제1절연층을 에칭함으로써 소오스 영역을 일부분을 노출시키는 제1단계와 ; 상기 포토 레지스트 패턴을 제거하고, 상기 제1절연층을 마스크로 사용하여 상기 소오스 영역의 깊이만큼 반도체 기판을 이방성에칭하는 제2단계로 이루어짐을 특징으로 하는 반도체 장치의 제조방법.
  6. 제4항에 있어서, 상기 제4공정의 질화막은 저압 화학 기상 성장 장치를 이용하여 50Å~200Å정도의 두께로 형성됨을 특징으로 하는 반도체 장치의 제조방법.
  7. 제6항에 있어서, 상기 제5공정은 상기 제4공정이후, 질화막을 전면 에칭함으로써 이루어짐을 특징으로 하는 반도체 장치의 제조방법.
  8. 제7항에 있어서, 상기 제6공정의 2차 트렌치는 상기 1차 트렌치가 형성된 반도체 기판을 일정 깊이로 이방성 에칭함으로써 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 제8항에 있어서, 상기 일정 깊이는 1㎛~3㎛ 정도암을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서, 상기 제7공정의 확산 저지층은 상기 제6공정이후에 50Å~500Å 정도의 산화막을 열적으로 성장시킴으로써 형성됨을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서, 상기 제8공정의 질화막은 습식시각방법을 통하여 제거됨을 특징으로 하는 반도체 장치의 제조방법.
KR1019900010587A 1990-07-12 1990-07-12 반도체 장치 및 방법 Expired - Lifetime KR930006144B1 (ko)

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* Cited by examiner, † Cited by third party
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KR102583533B1 (ko) * 2014-10-31 2023-09-27 다우 글로벌 테크놀로지스 엘엘씨 분리 방법
KR102482504B1 (ko) * 2018-04-23 2022-12-30 주식회사 엘지화학 t-부틸 메타크릴레이트의 제조방법
US11031404B2 (en) * 2018-11-26 2021-06-08 Etron Technology, Inc. Dynamic memory structure with a shared counter electrode

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0164829B1 (en) * 1984-04-19 1988-09-28 Nippon Telegraph And Telephone Corporation Semiconductor memory device and method of manufacturing the same
JPS6187358A (ja) * 1984-10-05 1986-05-02 Nec Corp 半導体記憶装置およびその製造方法
JPS61258468A (ja) * 1985-05-13 1986-11-15 Hitachi Ltd 半導体記憶装置およびその製造方法
JPS627152A (ja) * 1985-07-03 1987-01-14 Hitachi Ltd 半導体メモリ
JPS627153A (ja) * 1985-07-03 1987-01-14 Hitachi Ltd 半導体メモリ
JPS62120070A (ja) * 1985-11-20 1987-06-01 Toshiba Corp 半導体記憶装置
DE3780840T2 (de) * 1986-03-03 1993-03-25 Fujitsu Ltd Einen rillenkondensator enthaltender dynamischer speicher mit wahlfreiem zugriff.
JPS6384149A (ja) * 1986-09-29 1988-04-14 Hitachi Ltd 半導体メモリの製造方法
GB2199695B (en) * 1987-01-06 1990-07-25 Samsung Semiconductor Inc Dynamic random access memory with selective well biasing
JPH01101664A (ja) * 1987-10-15 1989-04-19 Nec Corp 半導体集積回路装置
US4951175A (en) * 1988-05-18 1990-08-21 Kabushiki Kaisha Toshiba Semiconductor memory device with stacked capacitor structure and the manufacturing method thereof

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