KR910008125B1 - 적층캐패시터 구조를 갖는 반도체 기억장치 및 그 제조방법 - Google Patents
적층캐패시터 구조를 갖는 반도체 기억장치 및 그 제조방법 Download PDFInfo
- Publication number
- KR910008125B1 KR910008125B1 KR1019890005417A KR890005417A KR910008125B1 KR 910008125 B1 KR910008125 B1 KR 910008125B1 KR 1019890005417 A KR1019890005417 A KR 1019890005417A KR 890005417 A KR890005417 A KR 890005417A KR 910008125 B1 KR910008125 B1 KR 910008125B1
- Authority
- KR
- South Korea
- Prior art keywords
- electrode
- oxide film
- forming
- bit line
- cell plate
- Prior art date
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 23
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 239000004020 conductor Substances 0.000 claims abstract description 18
- 238000000034 method Methods 0.000 claims abstract description 17
- 238000003860 storage Methods 0.000 claims abstract description 15
- 125000006850 spacer group Chemical group 0.000 claims abstract description 13
- 150000004767 nitrides Chemical class 0.000 claims abstract description 11
- 238000005530 etching Methods 0.000 claims abstract description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 6
- 238000000151 deposition Methods 0.000 claims abstract description 6
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 6
- 239000010703 silicon Substances 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 230000008021 deposition Effects 0.000 claims 1
- 239000000126 substance Substances 0.000 claims 1
- 239000012212 insulator Substances 0.000 description 8
- 239000010410 layer Substances 0.000 description 8
- 239000011229 interlayer Substances 0.000 description 5
- 230000010354 integration Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004321 preservation Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
내용 없음.
Description
제1도는 종래의 기술에 따라 적층캐패시터 구조를 갖는 반도체 기억장치를 제조하는데 필요한 주요마스크층의 평면도.
제2도는 본 발명에 따라 적층캐패시터 구조를 갖는 반도체 기억장치를 제조하는데 필요한 주요마스크층의 평면도.
제3도는 종래의 기술에 따라 제조된 반도체 기억장치의 단면도로서, 제1도의 선 a-a'를 따라 절취한 단면도.
제4a도부터 제4f도까지는 본 발명의 제조과정을 나타내는 단면도로서,
제4a도는 공지의 MOSFET 제조과정으로 게이트전극, LDD영역 및 스페이서를 형성한 상태의 단면도.
제4b도는 층간 절연체로 산화막을 침착한 상태의 단면도.
제4c도는 드레인전극에 콘택을 형성하고 전하보존전극을 형성한 후 캐패시터 유전체막을 형성한 상태의 단면도.
제4d도는 셀플레이트 전극용 전도물질을 침착한 후 그위에 층간절연체로서 산화막을 침착하고 질화막을 침착한 상태의 단면도.
제4e도는 비트선콘택 마스크(셀플레이트 전극마스크와 겸용)를 이용하여 소오스 전극상부의 일정부분의 질화막과 산화막 그리고 셀플레이트 전극용 전도물질, 산화막을 순서대로 식각하여 셀플레이트 전극과 비트선 콘택을 동시에 형성한 상태의 단면도.
제4f도는 콘택의 측벽에 산화막 스페이서를 형성하고 비트선용 전도물질을 침착한 상태의 단면도.
* 도면의 주요부분에 대한 부호의 설명
A : 활성마스크(Active Mask) B : 게이트 전극선마스크
C : 전하보존 전극마스크 D : 셀플레이트 전극마스크
E : 셀플레이트전극 및 콘택 겸용마스크 F : 콘택마스크
1 : 실리콘기판 2 : 게이트산화막
3 : 게이트전극 4 및 12' : 산화막 스페이서
5 : 소오스전극 5' : 드레인전극
6 및 10 : 산화막 7 : 전하보존전극
8 : 유전체막 9 : 셀플레이트전극용 전도물질
11 : 질화막 12 : 산화막
13 : 비트선용 전도물질
본 발명은 고집적 반도체 기억장치 및 그 제조방법에 관한 것으로, 특히, DRAM 셀(Cell)에서 비트선(Bit Line) 콘택과 셀플레이트 전극을 동일마스크를 사용하여 형성하는 방법으로 셀의 간격을 줄일 수 있는 적층캐패시터 구조를 갖는 반도체 기억장치 및 그 제조방법에 관한 것이다.
적층캐패시터 구조를 갖는 반도체 기억장치에 적용한 일례를 들어 설명하면 다음과 같다.
종래의 비트선 콘택방법에 의해 적층캐패시터 구조를 갖는 반도체 기억장치를 제조할 경우, 셀플레이트 전극마스크를 이용하여 셀플레이트 전극을 형성한 후 층간절연체를 형성하고, 비트선을 소오스전극에 연결시키기 위해 콘택마스크를 이용하여 소오스전극 상부의 일정부분의 절연체를 식각하여 비트선 콘택을 형성하였다. 이에 따라 마스크 제작시 여러가지 설계규칙(Design Rule)에 의거 각각의 마스크층을 제작하였다.
콘택과 게이트 전극사이의 간격은 비트선과 게이트전극사이의 절연목적을 위한 절연체 두께에다 게이트 마스크와 콘택마스크 작업시 발생되는 잘못배열의 보정거리(Misalignment Tolerance)를 더해야 한다. 그리고 셀플레이트 전극과 콘택사이의 간격은 콘택과 게이트전극 사이의 간격에다 콘택측면의 경사도를 고려하여야 하므로 셀플레이트전극은 게이트전극과 완전히 겹쳐져서는 안되고 전하보존전극과는 완전히 덮어야 한다. 이상과 같은 이유로 하여 소오스전극의 크기는 필요이상 커지게 되고, 이에 따라 소오스전극을 사이에둔 이웃하는 전하보존전극 사이의 간격은 넓어지게 된다.
따라서, 본 발명은 적층캐패시터 구조를 갖는 반도체 기억장치를 제조하기 위하여, 셀플레이트전극 마스크와 콘택마스크를 겸용으로 사용하고, 셀플레이트전극을 게이트전극과 완전히 겹치게하여 셀플레이트전극 형성과 동시에 소오스전극 상부의 일정부분의 셀플레이트 전극용 전도물질을 및 절연체를 식각하여 소오스전극을 노출시킨 후 식각된 부분의 측벽에 셀플레이트전극과 비트선을 절연시키는 스페이서를 형성하고 비트선을 소오스전극에 접속시키는 방법 및 그에 의해 제조되는 반도체 기억장치를 제공하는데 그 목적이 있다.
상기의 본 발명은 셀플레이트 전극형성을 겸한 콘택과 게이트전극 사이의 간격은 셀플레이트전극과 콘택겸용마스크의 잘못배열(Misalignment)만 고려하면 되므로 소오스전극의 크기를 최소화할 수 있고 그로인해 소오스전극을 사이에둔 이웃하는 전하보존전극 사이의 간격은 최소화된다. 그러므로 단위셀을 형성하기 위한 소요면적을 감소시킬 수 있어 반도체 기억장치의 집적도를 높일 수 있다.
이하, 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
제1도는 종래의 기술에 따라 적층캐패시터 구조를 갖는 반도체 기억장치를 제조하는데 필요한 주요마스크층을 배열한 평면도로서, 활성마스크(A), 게이트전극마스크(B), 전하보존전극마스크(C), 셀플레이트전극마스크(D) 및 콘택마스크(F)를 디자인룰(Design Rule)에 의거 배열시킨 것이다.
제2도는 본 발명에 따라 적층캐패시터 구조를 갖는 반도체 기억장치를 제조하는 필요한 주요마스크층을 배열한 평면도로써, 활성마스크(A), 게이트전극 마스크(B), 전하보존전극 마스크(C), 셀플레이트전극 및 콘택겸용마스크(E)를 디자인룰에 의거 배열한 것이다.
상기 제1도와 제2도를 비교해 볼 때 두 개의 전하보존전극마스크(C) 사이의 간격이 본 발명인 제2도에서는 제1도에 비하여 훨씬 작아진 것을 알 수 있다.
: 종래 방법에 따라 제조된 반도체 기억장치의 단면도이며, 제1도의 선 a-a'를 따라 절취한 상태를 나타낸 것으로서, 실리콘기판(1)상부에 게이트산화막(2) 및 게이트전극(3)을 형성하고 이온주입으로 소오스전극(5) 및 드레인전극(5')을 형성한 다음 산화막(6)을 게이트전극 상부 및 측면에 형성하고 전하보존전극(7) 및 캐패시터 유전체막(8)을 드레인영역(5')상에 형성한후 셀플레이트전극용 전도물질을 전체적으로 침착하며, 마스크패턴 공정으로 셀플레이트전극(9)을 형성하고 전체적으로 산화막(10)을 형성한 후 소오스전극(5)상에 콘택을 형성하고 비트선용 전도물질(13)을 침착하여 소오스전극(5)에 접속시킨 것으로, 비트선을 소오스전극(15)에 접속하기 전에 산화막(10)을 제거하는 마스크패턴공정 및 셀플레이트전극(9)을 형성하는 마스크패턴 공정으로 두차례의 마스크패턴공정 때문에 마스크의 잘못배열(Misalignment)의 유효거리를 많이 확보함으로서 두개의 전하보존전극(7) 사이의 거리가 많이 발생한다. 따라서, 마스크패턴 공정을 여러번 실시하게 되어 마스크의 잘못 배열되는 것을 감안하여 유효거리가 크게되는 것을 방지하기 위하여 마스크패턴공정을 감소시켜 제조공정을 간단하게 하는 것과 유효거리를 줄일 수 있도록 하는 본 발명을 이후에서 상세히 설명하기로 한다.
제4a도부터 제4f도까지는 본 발명의 제조과정을 나타내는 단면도로서, 제4a도는 실리콘기판(1)상에 게이트 산화막(2)을 성장하고 게이트전극(3)을 형성한 후 이온주입방법으로 소오스 및 드레인전극(5,5')을 형성한다음 게이트전극(3) 측벽에 산화막 스페이서(4)를 형성한 상태의 단면도이다.
제4b도는 제4a도에 이어서 층간절연체로 일정두께의 산화막(6)을 침착한 상태의 단면도이다.
제4c도는 전하보존전극(7)을 드레인전극(5')에 연결시키기 위해 드레인전극(5')상부에 산화막(6)을 제거하여 드레인콘택을 형성하고, 전하보존전극(7)을 형성한 후, 캐패시터 유전체막(8)을 형성한 상태의 단면도이다.
제4d도는 4c도에 이어서 셀플레이트 전극용 전도물질(9)을 침착하고 그 위에 층간절연체용으로 일정두께의 산화막(10)을 침착한 후, 산화막의 식각정지층(Etch Stopping Layer)용으로 질화막(11)을 침착한 상태의 단면도이다.
제4e도는 셀플레이트전극 및 콘택겸용마스크(제2도의 E)를 이용하여 소오스전극(5) 상부의 일정부분의 질화막(11), 산화막(10) 및 셀플레이트 전극용 전도물질(9), 그리고 산화막(6)을 순서대로 식각하여 소오스전극(5)을 노출시킨후 콘택측벽에 스페이서를 형성하기 위한 산화막(12)을 침착한 상태의 단면도이다.
제4f도는 소오스전극(5) 상부의 콘택측벽에 스페이서(12')를 형성하기 위해 질화막(11)을 식각정지층(Ethc Stopping Layer)으로하여 산화막(12)을 비등방성으로 식각한 후 질화막(11)을 제거하고 비트선용 전도물질(13)을 침착한 상태의 단면도로서, 일례로 식각정지층으로 사용하는 질화막(11)은 산화막 스페이서를 형성후에 제거하지 않아도 된다.
상기와 같은 제조방법을 사용함으로써 셀플레이트 전극을 형성하는 것과, 비트선을 드레인전극에 접속하여 형성하는 마스크패턴 공정을 동시에 할 수가 있어서, 종래의 기술로 형성된 기억장치보다 소오스전극의 크기를 최소화하고, 또한 소오스전극을 사이에 둔 이웃한 전하보존전극의 간격을 최소화하여 단위셀을 형성하기 위한 소요면적을 감소시킬 수 있어 반도체 기억장치의 집적도를 증가시킬 수 있다.
Claims (4)
- 실리콘기판(1)상에 MOSFET를 형성하는 공정과, 적층캐패시터를 드레인전극(5')상에 접속시켜 구성하는 공정과 소오스전극(5)상에 비트선을 접속시키는 공정으로 이루어지는 반도체 기억장치 제조방법에 있어서, 상기에서 적층캐패시터를 형성하고 소오스전극(5)상부에 비트선을 접속시키는 공정은, 전하보존전극(7)상에 캐패시터 유전체(8)을 형성하고 전체적으로 셀플레이트 전극용 전도물질(9), 산화막(10) 및 질화막(11)을 순차적으로 형성하는 단계와, 마스크패턴 공정으로 소오스전극(5)상의 질화막(11), 산화막(10), 셀플레이트 전극용 전도물질(9) 및 산화막(6)을 순차적으로 식각하여 콘택을 형성하는 단계와, 상기 콘택측벽에 산화막 스페이서(12')를 형성하는 단계와, 상기 소오스전극(5)과 산화막(10)상부에 비트선을 전도물질(13)을 침착시켜 비트선용 전도물질(13)을 콘택을 통하여 소오스전극(5)에 접속하는 단계로 이루어지는 것을 특징으로 하는 적층캐패시터 구조를 갖는 반도체 기억장치 제조방법.
- 제1항에 있어서, 상기 콘택을 형성하는 단계에서, 산화막(10) 상부에 형성하는 마스크는 셀플레이트전극 및 콘택 겸용 마스크(제2도의 E)로 형성하여 셀플레이트전극(9) 및 콘택을 동시에 형성하는 것을 특징으로 하는 적층캐패시터 구조를 갖는 반도체 기억장치 제조방법.
- 제1항에 있어서, 상기 산화막 스페이서(12')를 형성하는 단계는, 전체적으로 산화막(12)을 형성한후 상기 질화막(11)을 식각정지층으로 하고 비등방성식각으로 산화막(12)을 식각하여 콘택측벽에 산화막 스페이서(12')를 형성하는 것을 특징으로 하는 적층캐패시터 구조를 갖는 반도체 기억장치 제조방법.
- 실리콘기판(1)상에 MOSFET의 드레인전극(5')에는 적층캐패시터의 전하보존전극(7)이 접속되며 그 상부에 캐패시터 유전체막(8) 및 셀플레이트전극(9)이 게이트전극상의 일정부분까지 형성되고, MOSFET의 소오스전극(5)상에는 콘택이 형성되어 비트선용 전도물질(13)이 접속되는 구조로 이루어진 반도체 기억장치에 있어서, 상기 비트선용 전도물질(13)이 접속된 소오스전극(5)상의 산화막(6), 셀플레이트전극(9) 및 산화막(10) 콘택측벽에는 산화막 스페이서(12')가 형성되어, 게이트전극(3) 및 셀플레이트전극(9)을 비트선용 전도물질(13)과 절연시킨 것을 구조 특징으로 하는 적층캐패시터 구조를 갖는 반도체 기억장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019890005417A KR910008125B1 (ko) | 1989-04-25 | 1989-04-25 | 적층캐패시터 구조를 갖는 반도체 기억장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019890005417A KR910008125B1 (ko) | 1989-04-25 | 1989-04-25 | 적층캐패시터 구조를 갖는 반도체 기억장치 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR900017189A KR900017189A (ko) | 1990-11-15 |
| KR910008125B1 true KR910008125B1 (ko) | 1991-10-10 |
Family
ID=19285598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019890005417A KR910008125B1 (ko) | 1989-04-25 | 1989-04-25 | 적층캐패시터 구조를 갖는 반도체 기억장치 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR910008125B1 (ko) |
-
1989
- 1989-04-25 KR KR1019890005417A patent/KR910008125B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR900017189A (ko) | 1990-11-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR960013508B1 (ko) | 반도체 기억장치 및 그 제조방법 | |
| KR100349986B1 (ko) | 메모리셀의비트라인용비아홀제조방법 | |
| KR960011652B1 (ko) | 스택캐패시터 및 그 제조방법 | |
| KR20000015029A (ko) | 반도체 메모리 장치의 콘택 형성 방법 | |
| KR920005453B1 (ko) | 반도체 접속장치 형성방법 | |
| KR0135067B1 (ko) | 반도체 장치의 메모리셀 제조방법 및 구조 | |
| KR950010876B1 (ko) | 반도체 기억장치의 전하보존전극 제조방법 | |
| KR910008125B1 (ko) | 적층캐패시터 구조를 갖는 반도체 기억장치 및 그 제조방법 | |
| JPH0319362A (ja) | 半導体メモリ及びその製造方法 | |
| KR100268806B1 (ko) | 반도체소자및그제조방법 | |
| KR950011986B1 (ko) | 고집적 반도체 접속장치 제조방법 | |
| KR910007415B1 (ko) | 적층캐패시터 구조를 갖는 반도체 기억장치 및 그 제조방법 | |
| KR100248806B1 (ko) | 반도체 메모리장치 및 그 제조방법 | |
| KR960006716B1 (ko) | 반도체 집적회로 제조 방법 | |
| KR910008122B1 (ko) | 2중 적층 캐패시터 구조를 갖는 반도체 기억장치 및 그 제조방법 | |
| KR0158906B1 (ko) | 반도체소자의 캐패시터 제조방법 | |
| KR0126641B1 (ko) | 반도체소자 및 그 제조방법 | |
| KR19980037651A (ko) | 반도체 메모리 소자의 패드 및 그 제조방법 | |
| KR0151193B1 (ko) | 반도체장치의 제조방법 | |
| KR100252542B1 (ko) | 디램셀저장전극제조방법 | |
| KR0166030B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR940000310B1 (ko) | 적층캐패시터 제조방법 | |
| KR0166839B1 (ko) | 반도체 메모리소자의 제조방법 | |
| KR970000714B1 (ko) | 반도체 기억장치 및 그 제조방법 | |
| KR910008123B1 (ko) | 2중 적층커패시터 구조를 갖는 반도체 기억장치 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20020918 Year of fee payment: 12 |
|
| LAPS | Lapse due to unpaid annual fee |