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KR890015132A - 동적 랜덤 억세스 메모리 및 그의 여유도 설정방법 - Google Patents

동적 랜덤 억세스 메모리 및 그의 여유도 설정방법 Download PDF

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Publication number
KR890015132A
KR890015132A KR1019890003487A KR890003487A KR890015132A KR 890015132 A KR890015132 A KR 890015132A KR 1019890003487 A KR1019890003487 A KR 1019890003487A KR 890003487 A KR890003487 A KR 890003487A KR 890015132 A KR890015132 A KR 890015132A
Authority
KR
South Korea
Prior art keywords
bit line
line pair
data
pair
address
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Application number
KR1019890003487A
Other languages
English (en)
Inventor
디.크리습 리챠드
피.획스트라 죠지
그레그 왓킨즈 죠지
Original Assignee
빈센트 죠셉 로너
모토로라 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 빈센트 죠셉 로너, 모토로라 인코포레이티드 filed Critical 빈센트 죠셉 로너
Publication of KR890015132A publication Critical patent/KR890015132A/ko

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
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    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

내용 없음.

Description

동적 랜덤 억세스 메모리 및 그의 여유도 설정방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 양호한 실시예에 따른 DRAM 의 블록도.
제3도는 제2도의 메모리의 제1부의 회로도.
제4도는 제2도의 메모리의 제2부의 논리도.

Claims (3)

  1. 판독 모드 및 기록모드를 가진 메모리(55)에 있어서, 워드라인의 교차부에서 위치되는데, 상기 비트라인은 제1 및 2참/상보 방향중의 하나를 가진 각각의 다수 비트 라인쌍내에 배열되고, 각 비트 라인쌍은 어드레스를 가져, 제1 및 2논리 상태중의 하나를 표시하는 극성의 전압차를 발생시키는 메모리 셀의 정상 어레이(61), 다수의 어드레스 신호에 응답하여 다수의 비트 라인쌍으로부터 데이타 라인쌍으로 선택된 비트 라인쌍을 선택적으로 결합하는데, 어드레스 신호의 특정 조합은 특정 비트 라인쌍의 어드레스임으로써, 선택된 비트라인쌍 및 선택된 비트 라인쌍이 결합되는 데이타 라인쌍은 양자 모두 같은 논리상태를 표시하는 같은 극성의 전압차를 갖는 디코더 수단(66), 다수의 비트 라인쌍의 결함있는 비트 라인쌍을 대체시키기 위한 제1참/상보 상향의 여유 비트 라인쌍을 가진 여유 열(63), 결함있는 비트 라인쌍의 어드레스에 응답하여 여유비트 라인쌍을 데이타 라인쌍에 결합하는 여유 디코더 수단(57), 결함있는 비트 라인쌍이 여유 비트 라인쌍과 다른 참/상보 방향을 가질 경우에 반전 신호를 제공하는 검출수단(68,69), 메모리가 판독모드이고, 검출수단이 반전신호를 제공하지 않을 시에 데이타 라인쌍상에 제공된 바와같은 논리상태로 출력신호를 제공하며, 메모리(55)가 판독모드이고, 검출수단(68,69)이 반전신호를 제공할 시에 데이타 라인쌍상에 제공된 바와 대향한 논리 상태로 출력신호를 제공하는 출력수단(72,73) 및, 메모리가 판독 모드이고, 검출수단(68,69)이 반전신호를 제공하지 않을 시에 입력신호의 논리상태를 표시하는 데이타 라인쌍으로 전압차를 제공하며, 메모리가 판독모드이고, 검출수단(68,69)이 반전신호를 제공할 시에 입력 신호의 논리상태와 대향한 논리상태를 표시하는 데이타 라인쌍으로 전압차를 제공하는 입력 수단을 구비하는 것을 특징으로 하는 판독 모드 및 기록모드를 가진 메모리.
  2. 제1 또는 2참/상보 방향중의 하나를 가진 비트 라인쌍의 어레이를 갖는데, 각 비트 라인쌍은 데이타가 특정 어드레스로 선택된 비트라인과 데이타 라인쌍 사이로 이동되는 어드레스를 가진 특정 비트 라인쌍을 선택하는 어드레스를 DRAM(55)에 있어서, 기록 모드의 데이타 라인쌍으로 외부 입력데이타를 기록 하고, 판독 모드의 데이타 라인쌍으로부터 외부 출력데이타를 제공하기 위해 데이타 라인쌍에 결합된 입력/출력 수단(71,72,73,74,76), 제1참/ 상보 방향의 여유비트 라인쌍(13), 비트 라인쌍의 결함있는 한 어레이에 여유비트 라인쌍(13)을 대체하기 위해 여유 비트라인쌍(13)에 결합된 여유도 수단(57), 기록 모드의 데이타 라인쌍으로 기록된 외부입력 데이타를 반전하여, 어드레스가 결함합있는 비트 라인쌍을 위한 것이고, 결함있는 비트 라인쌍이 제2참/상보 방향일 경우에 판독 모드의 데이타 라인쌍으로부터 제공된 외부 출력 데이타를 반전하기 위해 입력/출력 수단(71,72,73,74,76)에 결합된 입력/출력 수단(68,69,72,74)을 구비하는 것을 특징으로 하는 비트 라인쌍의 어레이를 가진 DRAM.
  3. 제1 또는 2참/상보 방향중의 하나를 가진 비트 라인쌍의 어레이를 갖는데, 각 비트 라인쌍이 데이타가 특정 어드레스로 선택된 비트 라인과 데이타 라인쌍 사이로 이동되는 어드레스를 가진 특정 비트 라인쌍을 선택하는 어드레스를 갖는 제1 또는 2참/상보 방향중의 하나를 가진 비트 라인쌍의 어레이를 구비하며, 기록 모드의 데이타 라인쌍으로 외부 입력데이타를 기록하여, 판독 모드의 데이타 라인쌍으로부터 외부출력 데이타를 제공하는 입력/출력회로(71,72,73,74,76)를 구비하는 DRAM(55)내의 여유도 설정 방법에 있어서, 비트라인쌍의 결함있는 한 어레이에 여유비트 라인쌍(13)을 대체하는 단계 및, 기록 모드의 데이타 라인쌍으로 기록된 외부 입력데이타를 반전하고, 어드레스가 결함있는 비트 라인쌍을 위한 것이고, 결함있는 비트 라인쌍이 제2참/상보 방향일 경우에 판독 모드의 데이타 라인쌍으로부터 제공된 외부출력 데이타를 반전하는 단계로 이루어지는 것을 특징으로 하는 DRAM의 여유도 설정 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019890003487A 1988-03-24 1989-03-21 동적 랜덤 억세스 메모리 및 그의 여유도 설정방법 KR890015132A (ko)

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US07/172,514 US4866676A (en) 1988-03-24 1988-03-24 Testing arrangement for a DRAM with redundancy
US172514 1993-12-22

Publications (1)

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KR890015132A true KR890015132A (ko) 1989-10-28

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EP (1) EP0335125B1 (ko)
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