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JPH02177196A - スタティック型半導体メモリ - Google Patents

スタティック型半導体メモリ

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Publication number
JPH02177196A
JPH02177196A JP63333618A JP33361888A JPH02177196A JP H02177196 A JPH02177196 A JP H02177196A JP 63333618 A JP63333618 A JP 63333618A JP 33361888 A JP33361888 A JP 33361888A JP H02177196 A JPH02177196 A JP H02177196A
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JP
Japan
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signal
bit line
write data
precharge
address transition
Prior art date
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Application number
JP63333618A
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Inventor
Takahiro Hamano
隆裕 濱野
Masaki Matsui
松井　正貴
Katsuhiko Sato
勝彦 佐藤
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Toshiba Corp
Toshiba Electronic Device Solutions Corp
Original Assignee
Toshiba Corp
Toshiba Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Microelectronics Corp filed Critical Toshiba Corp
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Priority to US07/456,452 priority patent/US5091889A/en
Priority to KR1019890019724A priority patent/KR930000635B1/ko
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Publication of JPH07118196B2 publication Critical patent/JPH07118196B2/ja
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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、スタティック型半導体メモリに係り、特にビ
ット線イコライズ・プリチャージ信号発生回路を備えた
内部同期型のＭＯＳ型（絶縁ゲート型）スタティック型
ランダムアクセスメモリ（以下、ＳＲＡＭと記す。）に
関する。
（従来の技術） 第５図は、従来のＳＲＡＭの回路構成の一部を示してい
る。ここでは、スタティック型メモリセルＭＣＩ、ＭＣ
２・・・が二次元の格子状（ｎ行Ｘｍ列）に配列された
メモリセルアレイＭＡのうちの１力ラム分を代表的に取
り出して示しており、ＢＬおよびＢＬは相補的な一対の
ビット線、ＷＬＩ、ＷＬ２・・・は各行のワード線、Ｘ
ｏ、Ｘｌ・・・は行アドレス入力信号、Ｙ、、Ｙ、・・
・は列アドレス入力信号、１は行アドレス入力信号Ｘ。
、Ｘｌ・・・をデコードするローデコーダ、２は列アド
レス入力信号Ｙ　Ｏ％　Ｙ　＞・・・をデコードするカ
ラムデコーダ、ＣＬおよびτ１は複数のカラムの各ビッ
ト線に共通に接続されている共通と・ノド線、３は共通
ビット線ＣＬおよびＣＬの電位をセンスして増幅するセ
ンスアンプ、４は二段のインバータである。５は各カラ
ム毎に設けられているビ・ノド線プリチャージ・イコラ
イズ回路であり、ドレイン會ソース間がビット線プリチ
ャージ電源Ｖｃｃと前記ビット線対との間に接続された
ビ・ノド線プリチャージ用ＭＯＳトランジスタＱ５およ
びＱｅ、と、ドレイン・ソース間が前記ビット線対間に
接続されたビット線イコライズ用ＭＯＳ）ランジスタＱ
７とからなる。Ｑ８およびＱ９はビット線プリチャージ
電源ＶＱＧとビット線ＢＬ、ＢＬ対との間に接続されて
いる常時オン状態のと・ソト線プルアップ用トランジス
タ、ＱｙｏおよびＱＫはカラムデコーダ２から出力する
カラム選択信号ＣＤにより選択されるカラム転送ゲート
用のＮチャネルＭＯ８）ランジスタ、ＱＬおよびＱＭは
共通ビット線ＣＬおよびＣＬに接続されている書き込み
トランジスタ、Ｄｏｕｔは出力端、ＣＥはチップ動作の
活性化制御用のチップ選択信号入力、Ｃ上＊はチップ選
択信号入力ＣＥから作られる内部チップ選択信号、ＷＥ
は書き込み信号入力、ＷＥ本は古き込み信号入力ＷＥお
よびチップ選択信号入力ＣＥから作られる内部書き込み
信号、ｄｉｎおよびｄｉｎは書き込みトランジスタＱＬ
およびＱＭに接続されている書き込みデータ線、Ｄｉｎ
は書き込みデータ入力、ＡＤＴＬ・・・は各アドレス入
力信号（Ｘｏ、ｘ、・・・　Ｙ、、Ｙ、・・・）のそれ
ぞれの変化（アドレス遷移）を検出するためのアドレス
遷移検出回路、ＡＤＴは各アドレス遷移検出回路ＡＤＴ
Ｌ・・・の出力ΦＡＴＬＤ・・・の論理和をとって一定
の長さの単安定パルスであるアドレス遷移検出信号ΦＡ
ＴＤを出力するアドレス遷移検出回路、５０はアドレス
遷移検出回路ＡＤＴの出力に基ずいてビット線プリチャ
ージ・イコライズ信号ΦＰＣＥＱを出力するビット線イ
コライズ・プリチャージ信号発生回路、丁１はカラムデ
コーダ２から出力するセクション選択信号である。
１記メモリセルＭＣ１、ＭＣ２・・・は、負荷用の２個
の高抵抗Ｒ１、Ｒ２および交差接続された駆動用の２個
のＮチャネルＭＯＳトランジスタロ３、Ｑ４からなるフ
リップフロップＦＦと、このフリップフロップＦＦの相
補的な２つの記憶データの保持ノードＮ、　　　Ｎ２と
前記ビット線ＢＬ、ＢＬ対との間に接続され、ゲートに
ワード線が接続されている転送ゲート用の２個のＮチャ
ネルＭＯＳトランジスタＱ１およびＱ２とからなる。
読み出し時には、書き込み信号入力ＷＥが非活性状態（
ここでは、高レベル゛１″）になることで読み出し動作
になる。即ち、行アドレス入力信号Ｘ。、Ｘ、・・・を
デコードするローデコーダ１によりワード線ＷＬ１、Ｗ
Ｌ２・・・が選択制御され、一定時間選択されたワード
線により選択されるメモリセルのデータはビット線ＢＬ
、ＢＬ対に出力される。この場合、メモリセルからの読
み出しデータによりビット線ＢＬ、ＢＬのうちの一方が
プルダウンされ、ビット線ＢＬ、ＢＬ対間に電位差が生
じる。一方、列アドレス入力信号Ｙｏ、Ｙ。
・・・をデコードするカラムデコーダ２から出力するカ
ラム選択信号ＣＤによってカラム転送ゲートＱυおよび
Ｑにが選択制御され、一定時間選択されたカラムの一対
のビット線ＢＬ％ＢＬのデータ（つまり、選択されたメ
モリセルから読み出されたデータ）が共通ビット線ＣＬ
およびＣＬに出力され、さらに、センスアンプ３で増幅
されて出力端Ｄｏｕｔに出力される。
書き込み時には、書き込み信号入力ＷＥが活性化状態（
ここでは、低レベル“０°）になることで書き込み動作
になる。即ち、前述したようにワード線ＷＬＩ、ＷＬ２
・・・およびカラム選択信号ＣＤによってメモリセルが
選択される。そして、内部書き込み信号ＷＥ＊によって
書き込みトランジスタＱＬおよびＱＭが選択され、書き
込みデータ入力Ｄｉｎが書き込みデータ線ｄｌｎおよび
ｄ　Ｉｎ。
共通ビット線ＣＬおよびＣＬの順に伝達され、選択され
たメモリセルにデータが書き込まれる。
なお、上記した読み出し動作および書き込み動作は、チ
ップ選択信号入力ＣＥが活性化状態（ここでは、低レベ
ル“０１）になっている時のみ行われる。
また、アドレス遷移がアドレス遷移検出回路ＡＤＴＬ・
・・で検出され、アドレス遷移検出回路ＡＤＴからアド
レス遷移検出信号ΦＡＴＤが出力し、このアドレス遷移
検出信号ΦＡＴＤに基すいてビット線イコライズ・プリ
チャージ信号発生回路５０でパルス状のビット線イコラ
イズ信号ΦＰ　ＣＩ　Ｑが出力し、この信号ΦＰＣＥＱ
は二段のインバータ４で波形整形されてビット線プリチ
ャージ・イコライズ回路５の各ＭＯＳトランジスタのゲ
ートに入力する。これにより、ビット線プリチャージ・
イコライズ回路５がオンになってビット線ＢＬＳＢＬ対
の電位が等しくなる（ビット線電位の”１゛　レベルと
“０“レベルとの中間電位になる。）ので、前回のアド
レス入力に対応してメモリセルからビット線ＢＬ、ＢＬ
対に読み出されていたデータが高速にリセットされ、現
在のアドレス入力に対応するメモリセルのビット線ＢＬ
、ＢＬ対へのデータ読み出しが高速化されるようになる
。
なお、前記ビット線イコライズ・プリチャージ信号発生
回路５０は、第６図に示すように、アドレス遷移検出信
号ΦＡＴＤおよび前記カラムデコーダ２から出力するセ
クション選択信号ＳＤが入力するノアゲート６１と、こ
のノアゲート６１の出力を反転してプリチャージ・イコ
ライズ信号ΦＰＣ［ＥＱを出力するインバータ６２とか
らなる。ここで、メモリセルアレイＭＡは、複数のカラ
ムを１単位として複数のセクションに区分され、このセ
クションはセクション選択信号ＳＤにより選択制御され
るようになっており、選択されたセクションにおいては
、セクション選択信号ｙ１は活性化レベル“０°になる
ので、上記アドレス遷移検出信号ΦＡＴＤが発生する（
ここでは、“１”レベルになる。）と、プリチャージ・
イコライズ信号ΦＰＣＥＱは“１ルベルとなり、アドレ
ス遷移検出信号ΦＡＴＤが“０“レベルの時はプリチャ
ージ・イコライズ信号ΦＰＣＥＱは“０”レベルになる
。
次に、書き込み動作について、第７図のタイミングチャ
ートを参照しながら詳細に説明する。書き込みを行うべ
きメモリセルのアドレスＡｄｄを与えた後、外部からの
書き込み信号入力ＷＥを活性化レベル“０“にし、書き
込みデータ入力Ｄｉｎを与える。この時のアドレス変化
により、読み出し時と同様に、プリチャージ・イコライ
ズ信号ΦＰＣＩＥＱが発生（期間Ａ）した後、現在のア
ドレス入力に対応するメモリセルのデータがビット線Ｂ
Ｌ、ＢＬ対へ読み出される（期間Ｂ）。また、前記外部
からの書き込み信号入力ＷＥの“０“レベルの変化によ
り内部書き込み信号ＷＥ＊が活性状態（ここでは、高レ
ベル“１″）になることで書き込みトランジスタＱＬお
よびＱＭがオンになり、書き込みデータ入力Ｄｉｎが書
き込みデータ１１ｄｌｎおよびｄｉｎ、共通ビット線Ｃ
ＬおよびＣＬの順に伝達され、選択されたメモリセルに
データが書き込まれる（期間Ｃ）。書き込みの終了は、
外部からの書き込み信号入力ＷＥを非活性化レベル“１
″にすることで、内部書き込み信号ＷＥ＊が非活性レベ
ル“０“になり、書き込みトランジスタＱＬおよびＱＭ
がオフになり、書き込みテータ線ｄｉｎおよびｄｉｎが
共通ビット線ＣＬおよびＣＬから切り離されて次サイク
ルの読み出しを待機するようになる（期間Ｄ−Ｅ）。
なお、外部からの書き込み信号入力ＷＥの活性化レベル
“０″から非活性化レベル“１“への復帰と次サイクル
の読み出しアドレスの印加（即ち、アドレス遷移）との
間の時間間隔は、ライドリカバリー時間ＴＷＲという仕
様である。この古き込み信号入力ＷＥの非活性化レベル
“１°への復帰よりも早くアドレスＡｄｄを変化させる
と、第７図中に点線で示す波形のように、次サイクルの
アドレスにより選択されるメモリセルにデータを誤書き
込みしてしまう場合が生じる。即ち、データ書き込み中
に次サイクルのアドレスに遷移しても、イコライズ信号
ΦＰＣ［：Ｑの期間中はビット線電位が中間電位に保持
されるので誤書き込みは生じないが、プリチャージ・イ
コライズ信号ΦＰＣＩＥＱの終了と共に誤書き込みが行
われてしまう。
これに対して、第７図中に実線で示す波形は、ライドリ
カバリー時間ＴＷＲ−０の理想的な場合であり、アドレ
ス遷移によりプリチャージ・イコライズ信号ΦＰｃｔ’
：Ｑが発生することによってビット線電位が中間電位に
保持されると共に、内部古き込み信号ＷＥ＊が非活性レ
ベル“０″になって書き込みトランジスタＱＬおよびＱ
Ｍがオフになり、誤書き込みを防いでいる。
ところで、ライドリカバリー時間ＴＷＲ−０という仕様
を保証するためには、実際にはＴＷＩ＜≦Ｏに対する動
作マージンを持つ必要がある。しかし、ＴＷＲ＜０の場
合、即ち、書き込み信号入力ＷＥの非活性化レベルへの
復帰よりも早くアドレスＡｄｄを変化させた場合には、
第７図中に点線で示した波形のように、次サイクルのア
ドレスにより選択されるメモリセルにデータを誤書き込
みしてしまう場合か生じる。
（発明が解決しようとする課題） 上記したように従来のＳＲＡＭは、ライドリカバリー１
５間ＴＷＲ−０という仕様を保証しようとするためにＴ
ＷＲ≦０に対する動作マージンを侍たせようとすると、
ＴνＲｈｏの場合には、次サイクルのアドレスにより選
択されるメモリセルにデータを誤書き込みしてしまう場
合が生じるという問題がある。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、ライドリカバリー時間ＴＷＲ≦０に対する動
作マージンを持たせてＴＷＲ−０という仕様を保証する
ことができ、また、書き込み信号入力の非活性化レベル
への復帰後の動作の高速化を実現し得るスタティック型
半導体メモリを提供することにある。
［発明の構成］ （課題を解決するための手段） 本発明のスタティック型半導体メモリの１つは、アドレ
ス遷移検出信号に同期して活性化するプリチャージ信号
および書き込み中でない時はアドレス遷移検出信号に同
期して活性化するイコライズ信号をビット線イコライズ
・プリチャージ信号発生回路から別々に出力し、このプ
リチャージ信号およびイコライズ信号によりビット線プ
リチャージ回路およびビット線イコライズ回路を別々に
制御するようにしてなることを特徴とする。
また、本発明のスタティック型半導体メモリの１つは、
アドレス遷移検出信号に同期して活性化するプリチャー
ジ信号および書き込み中でない１１．＋ｉはアドレス遷
移検出信号に同期して活性化するイコライズ信号をビッ
ト線イコライズ・プリチャージ信号発生回路から別々に
出力し、このプリチャージ信号およびイコライズ信号に
よりビット線プリチャージ回路およびビット線イコライ
ズ回路を別々に制御し、さらに、アドレス遷移検出信号
に同期して書き込みデータバッファ回路を一定時間リセ
ットするようにしてなることを特徴とする。
（作用） アドレス遷移検出信号に同期して活性化するプリチャー
ジ信号および書き込み中でない時はアドレス遷移検出信
号に同期して活性化するイコライズ信号によりビット線
プリチャージ回路およびビット線イコライズ回路を別々
に制御するので、ライドリカバリー時間ＴＷＲ≦Ｏに対
する動作マージンを持たせてＴＷＲ−０という仕様を保
証することができる。
さらに、アドレス遷移検出信号に同期して書き込みデー
タバッファ回路を一定時間リセットすることにより、書
き込み信号入力の非活性化レベルへの復帰後の動作の高
速化を実現することができる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。第１図は、ＳＲＡＭにおけるスタティック型メモリ
セルＭＣＩ、ＭＣ２・・・が二次元の格子状（ｎ行×ｍ
列）に配列されたメモリセルアレイのうちの１力ラム分
を代表的に取り出して示しており、第５図を参照して前
述した従来のＳＲＡＭと比べて、ビット線イコライズ・
プリチャージ信号発生回路１１および書き込みデータバ
ッファ回路（＠き込みドライバ）１２が異なり、その他
は同一であるので第５図中と同一符号を付している。即
ち、上記ビット線イコライズ・プリチャージ信号発生回
路１１は、前記アドレス遷移ＡＴＤおよび前記内部書き
込み信号ＷＥ＊の反転信号ＷＥ本および前記カラムデコ
ーダ２からのセクション選択信号ＳＤが入力し、プリチ
ャージ信号ΦＰＣおよびイコライズ信号ΦｌｔＱを別々
に出力する。
そして、このプリチャージ信号ΦＰＣを前記ビット線プ
リチャージ・イコライズ回路５におけるビット線プリチ
ャージ回路用のＭＯＳ）ランジスタＱ５およびＱ６のゲ
ートに与え、上記イコライズ信号ΦＥＱを前記ビット線
プリチャージ・イコライズ回路５におけるビット線イコ
ライズ回路用のＭＣ３）ランジスタＱ７のゲートに与え
、プリチャージ用トランジスタ（Ｑ　ｓおよびＱ、）と
イコライズ用トランジスタＱ７を別々に制御する。この
場合、プリチャージ信号ΦＰＣは、読み出し動作期間お
よび書き込み動作期間のどちらでもアドレス遷移検出信
号ΦＡＴＤに同期して活性化する（“１゛レベルになる
）。これに対して、イコライズ信号ΦｎＱは読み出し動
作期間はアドレス遷移検出信号ΦＡＴＤに同期して活性
化す、るが、書き込み動作期間はアドレス遷移検出信号
ΦＡＴＤが活性化してもイコライズ信号ΦＥＱは活性化
しない。換言すれば、ビット線イコライズ・プリチャー
ジ信号発生回路１１は、アドレス遷移検出信号に同期し
て活性化するプリチャージ信号ΦＰＣおよび書き込み中
でない時はアドレス遷移検出信号に同期して活性化する
イコライズ信号ΦＩＥＱを別々に出力する。
また、上記書き込みデータバッファ回路１２は、読み出
し時には上記書き込みデータ線ｄｉｎＳｄｉｎ対に高レ
ベルの電位を与えて書き込みデータ線ｄｉｎ、ｄｉｎ対
をリセットし、書き込み時には上記書き込みデータ線ｄ
ｉｎ、ｄｉｎ対に相捕的なデータを与えるが、書き込み
時にアドレス遷移検出信号ΦＡＴＤが発生した時にはア
ドレス遷移検出信号ΦＡＴＤに同期して上記書き込みデ
ータ線ｄｌｎｘｄｉｎ対を一定期間リセットする機能を
をする。
なお、ここでは４トランジスタ型のメモリセルを示した
が、負荷用の２個の高抵抗Ｒ１、Ｒ２に代えて負荷用の
２個のＰチャネルＭＯＳトランジスタを用いたらトラン
ジスタ型のメモリセルであってもよい。
上記ＳＲＡＭの読み出し動作は、前述した従来のＳＲＡ
Ｍの読み出し動作と同様に行われる。これに対して、」
１記ＳＲＡＭの書き込み動作は前述した従来のＳＲＡＭ
の書き込み動作と基本的には同様に行われるが、次に述
べる点が異なる。
第２図は、ライドリカバリー時間Ｔ■く０の場合の書き
込み動作のタイミングチャートを示している。データ書
き込み中に次サイクルのアドレスに遷移してアドレス遷
移検出信号ΦＡＴＤが出力すると、プリチャージ信号Φ
ＰＣはアドレス遷移検出信号ΦλＴＤに同期して活性化
レベル“１”になり、プリチャージ回路用のトランジス
タＱ５およびＱｂがオンになってビット線ＢＬ、ＢＬ対
は共に“１゛レベルになる。これに対して、イコライズ
信号ΦＥＱは活性化せずにそのまま“０゛レベルを保つ
ので、ビット線ＢＬ、ＢＬ対はイコライズされない。
このように、ビット線ＢＬ％ＢＬ対は共に”１”レベル
に保持されるので誤書き込みは生じない。
また、ビット線ＢＬ、ＢＬ対はイコライズされないので
、このビット線ＢＬ％ＢＬ対の電位が変化する必要がな
くなり、次サイクルの読み出し動作に高速に移ることが
できる。従って、ライドリカバリー時間ＴＶＲ≦０に対
する動作マージンを持たせてＴＶＲ−０という仕様を保
証することができる。
さらに、アドレス遷移検出信号ΦＡＴＤに同期して書き
込みデータバッファ回路１２が一定時間リセットされて
ビット線ＢＬ％ＢＬ対が共に１１″ルベルになるので、
書き込み信号入力ＷＥの非活性化レベル“１°への復帰
後の動作の高速化を実現できる。
第３図は、前記ビット線イコライズ・プリチャージ信号
発生回路１１の一例を示している。即ち、アドレス遷移
検出信号ΦＡＴＤおよびセクション選択信号ＳＤが入力
する第１のノアゲート３１と、この第１のノアゲート３
１の出力を反転してプリチャージ信号ΦＰＣを出力する
第１のインバータ３２と、アドレス遷移検出信号ΦＡＴ
Ｄおよび内部古き込み信号ＷＥ率の反転信号ＷＥ＊が入
力するアンドゲート３３と、このアンドゲート３３の出
力およびセクション選択信号ＳＤが入力する第２のノア
ゲート３４と、この第２のノアゲート３４の出力を反転
してイコライズ信号ΦＩＥＱを出力する第２のインバー
タ３５とからなる。
上記第３図の回路において、読み出し時には内部書き込
み信号ＷＥ＊の反転信号ＷＥ＊は”１゛レベルであり、
アドレス遷移検出信号ΦＡＴＤはに記アンドゲート３３
を経て２つのノアゲート３１および３４に入力する。選
択されたセクションではセクション選択信号ＳＤが活性
化レベル“０“になるので、アドレス遷移検出信号ΦＡ
ＴＤが発生する（ここでは、“１”レベルになる。）と
、プリチャージ信号ΦＰＣおよびイコライズ信号ΦＥＱ
はそれぞれ“１”レベルとなる。これに対して、書き込
み時には内部書き込み信号ＷＥ＊の反転信号ＷＥ＊は“
０″レベルであり、アンドゲート３３の出力は０”レベ
ルになり、イコライズ信号ΦＥＱは“Ｏｏ　レベルとな
る。そして、セクション選択信号ＳＤが活性化レベル“
０゛の場合にアドレス遷移検出信号Φ＾ＴＯが”１″レ
ベルになると、プリチャージ信号ΦＰＣのみ゛１″レベ
ルとなる。
第４図は、前記書き込みデータバッファ回路１２の一例
を示している。即ち、アドレス遷移検出信号ΦＡＴＤお
よび内部書き込み信号ＷＥ本の反転信号ＷＥ本が入力す
るオアゲート４１と、このオアゲート４１の出力が一方
の入力となる第１のノアゲート４２と、この第１のノア
ゲート４２の出力を反転して書き込みテ゛−タ線ｄｉｎ
に出力する第１のインバータ４３と、上記オアゲート４
１の出力および書き込みデータＤｉｎ″　（書き込みデ
ータ入力Ｄｉｎがノアゲート６およびインバータ７．８
を経た信号）が入力し、その出力が上記第１のノアゲー
ト４２の他方の入力となる第２のノアゲート４４と、こ
の第２のノアゲート４４の出力を反転して書き込みデー
タ線ｄ１ｎに出力する第２のインバータ４５とからなる
。
上記第４図の回路において、読み出し時には内部書き込
み信号ＷＥ＊の反転信号ＷＥ＊は“１゜レベルであるの
で、オアゲート４１の出力が“１″レベルになり、この
“１ルベルが第１のノアゲート４２および第１のインバ
ータ４３を経て書き込みテ゛−タ線ｄｉｎが“１°レベ
ルとなり、また、書き込みデータＤｉｎ＝のレベルに拘
らずに、上記オアゲート４１の″１°レベル出力が第２
のノアゲート４４およびＴ５２のインバータ４５を経て
書き込みテ゛−タ線ｄｉｎが“１°　レベルとなり、書
き込みデータ線ｄｉｎ、ｄｉｎ対がリセットされる。
また、書き込み時には内部書き込み信号ＷＥ＊の反転信
号ＷＥ本は″０°レベルであるので、アドレス遷移検出
１ｇ号ΦＡＴＤが発生していないとき（”０“レベル）
には、オアゲート４１の出力が“０″レベルになり、書
き込みデータＤ　ｉ　ｎ−が第２のノアゲート４４およ
び第２のインバータ４５を経て書き込みテ”−夕線「扁
に与えられ、上記第２のノアゲート４４の出力が第１の
ノアゲート４２および第１のインバータ４３を経て書き
込みデータ１ｉｄｌｎに与えられ、書き込みデータＤｉ
ｎ″が書き込みテ゛−タ線ｄｌｎおよびｄｌｎに相補的
なデータとして分配される。これに対して、書き込み時
にアドレス遷移検出信号ΦＡＴＩ）が発生する（“１”
レベル）と、オアゲート４１の出力が“１″レベルにな
り、この“１°レベルが第１のノアゲート４２および第
１のインバータ４３を経て書き込みデータ線ｄｉｎが“
１″レベルとなり、また、書き込みデータＤｉｎ−のレ
ベルに拘らずに、」−記オアゲート４１の“１“レベル
出力が第２のノアゲート４４および第２のインバータ４
５を経て書き込みテ゛−タ線ｄｌｎが”１”レベルとな
る。つまり、書き込み時にアドレス遷移検出信号ΦＡＴ
Ｄが発生した時には、アドレス遷移検出信号ΦＡＴＤに
同期して上記書き込みデータ線ｄｌｎ、ｄｉｎ対を一定
期間リセットする機能を存する。
［発明の効果］ 上述したように本発明のスタティック型半導体メモリに
よれば、アドレス遷移検出信号に同期して活性化するプ
リチャージ信号および書き込み中でない時はアドレス遷
移検出信号に同期して活性化するイコライズ信号により
ビット線プリチャージ回路およびビット線イコライズ回
路を別々に制御するようにしたので、ライドリカバリー
時間ＴｖＲ≦０に対する動作マージンを持たせてＴνＲ
−０という仕様を保証することができる。
また、本発明のスタティック型半導体メモリによれば、
アドレス遷移検出信号に同期して書き込みデータバッフ
ァ回路を一定時間リセットすることにより、書き込み信
号入力の非活性化レベルへの復帰後の動作の高速化を実
現できる。
【図面の簡単な説明】
第１図は本発明の一実施例に係るＳＲＡＭの一部を示す
構成説明図、第２図は第１図のＳＲＡＭの書き込み動作
を示すタイミングチャート、第３図は第１図中のビット
線イコライズ・プリチャージ信号発生回路の一例を示す
回路図、第４図は第１図中の書き込みデータバッファ回
路の一例を示す回路図、第５図は従来のＳＲＡＭの一部
を示す構成説明図、第６図は第５図中のピッｉ・線イコ
ライズ・プリチャージ信号発生回路の一例を示す回路図
、第７図は第５図のＳＲＡＭの書き込み動作を示すタイ
ミングチャートである。 ＭＣＩ、ＭＣ２・・・スタティック型メモリセル、ＭＡ
・・・メモリセルアレイ、ＢＬ％ＢＬ・・・ビット線対
、ＷＬｌ、ＷＬ２・・・ワード線、ＣＬ％ＣＬ・・・共
通ビット線、ｄｉｎ、ｄｉｎ・・・書き込みデータ線、
Ｑ５、Ｑｂ・・・ビット線プリチャージ用ＭＯＳトラン
ジスタ、Ｑ７・・・ビット線イコライズ用ＭＯＳトラン
ジスタ、ＱＬ、ＱＭ・・・書き込みトランジスタ、Ｘ、
、Ｘ、・・・行アドレス入力信号、Ｙｏ。 Ｙｌ・・・列アドレス入力信号、ＷＥ亭・・・内部書き
込み信号、ＡＤＴＬ・・・　ＡＤＴ・・・アドレス遷移
検出回路、１・・・ローデコーダ、２・・・カラムデコ
ーダ、３・・・センスアンプ、５・・・ビット線プリチ
ャージ・イコライズ回路、１１・・・ビット線イコライ
ズ・プリチャージ信号発生回路、１２・・・書き込みデ
ータバッファ回路。 Ｏ 第３ｒＸｉ 出願人代理人　弁理士　鈴江武彦 第４１！Ｉ

Claims (2)

    【特許請求の範囲】
  1. （１）ワード線により選択制御され、相補的な記憶デー
    タをビット線対に出力するスタティック型メモリセルが
    格子状に配列されたメモリセルアレイと、 アドレス信号の遷移を検出して一定の長さの単安定パル
    スであるアドレス遷移検出信号を出力するアドレス遷移
    検出回路と、 上記アドレス遷移検出信号に同期して活性化するプリチ
    ャージ信号および書き込み中でない時はアドレス遷移検
    出信号に同期して活性化するイコライズ信号を別々に出
    力するビット線イコライズ・プリチャージ信号発生回路
    と、 上記プリチャージ信号がゲートに入力し、ドレイン・ソ
    ース間がビット線プリチャージ電源と前記ビット線対と
    の間に接続されたビット線プリチャージ用ＭＯＳトラン
    ジスタ対と、 上記イコライズ信号がゲートに入力し、ドレイン・ソー
    ス間が前記ビット線対間に接続されたビット線イコライ
    ズ用ＭＯＳトランジスタと、書き込み時に活性化する内
    部書き込み信号がゲートに与えられ、書き込みデータ線
    対とビット線対との間に接続されている書き込みトラン
    ジスタ対と、 書き込み時に上記書き込みデータ線対に相補的なデータ
    を与える書き込みデータバッファ回路とを具備すること
    を特徴とするスタティック型半導体メモリ。
  2. （２）請求項１記載のスタティック型半導体メモリにお
    いて、 前記書き込みデータバッファ回路は、読み出し時には前
    記書き込みデータ線対に高レベルの電位を与えて書き込
    みデータ線対をリセットし、書き込み時には上記書き込
    みデータ線対に相補的なデータを与え、書き込み時にア
    ドレス遷移検出信号ΦＡＴＤが発生した時にはアドレス
    遷移検出信号に同期して上記書き込みデータ線対を一定
    期間リセットする ことを特徴とするスタティック型半導体メモリ。
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