Claims (4)
반도체 장치에 있어서, 동일 기판상에 형성된 제어 신호 발생회로에서 발생되는 제1신호, 제2신호 및 제3신호를 한단에 입력하는 제1캐패시터 수단, 제2캐패시터 수단 및 제3캐패시터 수단과, 입력단자와 출력단자와, 동일기판상에 형성된 기준전압 발생기와 접속되어 기준전압을 공급하는 기준전압공급단자와, 입력단자와 접속된 입력노오드와, 제3캐패시터 수단에 접속된 제1노오드와, 제2캐패시터 수단에 접속된 제2노오드와, 제3 캐패시터 수단에 접속된 제3 노오드와, 기준전압 공급단자에 접속된 제4노오드와, 제4노오드와 접지사이에 접속된 제4캐패시터 수단과, 입력노오드와 제2노오드 사이에 접속되어 제1 노오드에 공급되는 신호에 응답하여 입력노오드의 상태를 제2캐패시터 수단에 전달하는 제1 전달 수단과, 제2 노오드와 제4노오드 사이에 접속하여 제1캐패시터 수단의 상태에 응답하여 제2캐패시터 수단의 상태를 제4캐패시터 수단에 전달하는 제2 전달 수단과, 입력 노오드와 제2노오드 사이에 접속되어 소정 시간에 제2노오드의 전압을 방전하는 제1방전 수단과, 제1 노오드와 제4 노오드에 접속되어 소정시간에 제1 노오드의 전압을 방전하는 제2 방전 수단과, 제3 노오드와 입력노오드에 접속되어 소정시간에 제3노오드의 전압을 방전하는 제3방전 수단과, 제4노오드와 입력노오드 사이에 접속되어 소정 시간에 제4 노오드의 전압을 방전하는 제4 방전 수단과, 제1 노오드와 제4노오드 사이에 접속되어 기준전압으로 제1 노오드를 프리차아지하는 제1 프리차아지 수단과, 제3 노오드와 입력 노오드사이에 채널을 접속하고 게이트가 제4 노오드에 접속한 제1 절연게이트 전계효과트랜지스터와, 입력노오드와 출력단자 사이에 채널을 접속하고 게이트를 제4노오드에 접속하여 상기 제4캐패시터 수단의 전압 상태에 따르는 소정 신호를 출력하는 드라이버 트랜지스터와, 제4노오드와 전원공급단자 사이에 채널을 접속하고 게이트가 접지되어 제4캐패시트 수단의 전하량을 제어하는 제2절연게이트 전계효과 트랜지스터를 구비함을 특징으로 하는 전압 램프 속도 제어회로.1. A semiconductor device comprising: first capacitor means, second capacitor means, and third capacitor means for inputting first signals, second signals, and third signals generated in a control signal generation circuit formed on the same substrate at one stage; A terminal and an output terminal, a reference voltage supply terminal connected to a reference voltage generator formed on the same substrate to supply a reference voltage, an input node connected to the input terminal, and a first node connected to the third capacitor means; A second node connected to the second capacitor means, a third node connected to the third capacitor means, a fourth node connected to the reference voltage supply terminal, and a fourth node connected to the ground. A first transfer means connected to the fourth capacitor means, the input node and the second node to transfer the state of the input node to the second capacitor means in response to a signal supplied to the first node, and a second Contact between the node and the fourth node Second transfer means for transmitting the state of the second capacitor means to the fourth capacitor means in response to the state of the first capacitor means, and connected between the input node and the second node to provide a A first discharge means for discharging a voltage, a second discharge means for discharging a voltage of the first node at a predetermined time by being connected to the first node and a fourth node, and a third node and an input node Third discharge means for discharging the voltage of the third node at a predetermined time, fourth discharge means for discharging the voltage of the fourth node at a predetermined time by being connected between the fourth node and the input node, and A first precharge means connected between a first node and a fourth node to precharge the first node with a reference voltage, and a channel connected between the third node and the input node, and the gate of the fourth node; A first insulated gate field effect transistor connected to the electrode, and A driver transistor for connecting a channel between the node and the output terminal and a gate for the fourth node to output a predetermined signal according to the voltage state of the fourth capacitor means, and a channel between the fourth node and the power supply terminal. And a second insulated gate field effect transistor connected to the gate and the gate of which is grounded to control the amount of charge of the fourth capacitor means.
제1항에 있어서, 드라이버 트랜지스터가 디플리션 트랜지스터임을 특징으로 하는 회로.2. The circuit of claim 1 wherein the driver transistor is a depletion transistor.
제2항에 있어서, 제1전달 수단과, 제2전달 수단과, 제2절연게이트 전계효과 트랜지스터와 제1프리차아지 수단이 0볼트의 드레쉬홀드 전압을 갖는 모오스 트랜지스터임을 특징으로 하는 회로.3. A circuit according to claim 2, wherein the first transfer means, the second transfer means, the second insulated gate field effect transistor and the first precharge means are MOS transistors having a threshold voltage of zero volts.
제2항에 있어서, 제1캐패시터 수단과, 제2캐패시터 수단과, 제3캐패시터 수단과, 제4캐패시터 수단이 드레인과 소오스가 공통인 디플리션 트랜지스터임을 특징으로 하는 회로.3. A circuit according to claim 2, wherein the first capacitor means, the second capacitor means, the third capacitor means, and the fourth capacitor means are depletion transistors having a common drain and source.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.