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KR880000959A - 직렬억세스형 기억장치 - Google Patents

직렬억세스형 기억장치 Download PDF

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Publication number
KR880000959A
KR880000959A KR1019870006674A KR870006674A KR880000959A KR 880000959 A KR880000959 A KR 880000959A KR 1019870006674 A KR1019870006674 A KR 1019870006674A KR 870006674 A KR870006674 A KR 870006674A KR 880000959 A KR880000959 A KR 880000959A
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KR
South Korea
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data
system data
dbb
dba
line
Prior art date
Application number
KR1019870006674A
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Other versions
KR960001781B1 (ko
Inventor
히로시 사하라
하루키 도다
시게오 오시마
Original Assignee
와타리 스기이치로
가부시키가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 와타리 스기이치로, 가부시키가이샤 도시바 filed Critical 와타리 스기이치로
Publication of KR880000959A publication Critical patent/KR880000959A/ko
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/103—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers

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  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

내용 없음

Description

직렬억세스형 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명이 직렬억세스형 반도체기억장치에 적용되는 경우 독출부의 요부를 나타낸 블록도, 제2도는 제1도의 기억장치에 대한 데이터독출동작을 설명하는 흐름도, 제3도는 제1도의 회로구성에서 2개의 데이터전송계통(A,B)을 교대적으로 전환작동시켜 주는 하드웨어를 나타낸 블록도.

Claims (11)

  1. 제1계통 데이터원(20, 22)과, 제2계통 데이터원(21, 23), 제1계통 데이터선(DBA), 제2계통 데이터선(DBB), 제1 계통 데이터원(20, 22)을 선택적으로 제1계통 데이터선(DBA)에 접속시켜 주는 제1계통 접속수단(24, 26, 28, 30, 32, 34, 36), 제2계통데이터원(21, 23)을 선택적으로 제2계통데이션(DBB)에다 접속시켜 주는 제2계통 접속수단(25, 27, 29, 31, 33, 35 ,37) 제1및 제2계통 데이터선(DBA)(DBB)중 어느 한 데이터선을 거쳐 제1및 제2계통테이터원(20~23)중 어느 한 데이터원으로부터 도출되는 데이터(SO)를 출력해주는 출력수단(40) 및 제1및 제2계통 데이터선(DBA), (DBB)중 어느 한 데이터선을 출력수단(40)에 교대로 접속시켜 주는 스위칭수단(38, 39)이 구비된 것을 특징으로 하는 직렬억세스형 기억장치.
  2. 제1항에 있어서, 제1계통 데이터원(20, 22)이 제1계통 접속수단(24, 26, 28, 30, 32, 34, 36)에 의해 억세스되고 나서 제1계통데이터원(20, 22)의 데이터(DBA=SO)가 출력수단(40)으로부터 도출되기 까지의 제1기간(ST1~ST5) (ST21~ST23)과, 제2계통 데이터원(21, 23)이 제2계통 접속수단(25, 27, 29, 31, 33, 35, 37)에 의해 억세스되고 나서 제2계통 데이터원(21, 23)의 데이터(DBB=SO)가 출력수단(40)으로부터 도출되기 까지의 제2기간(ST31~ST35)(ST11~ST13)이 시간의 흐름에 따라 부분적으로 어버랩되도록 스위칭수단(38)(39)이 교대로 전환동작을 행하도록 된것을 특징으로 하는 직렬억세스형 기억장치.
  3. 제1항 또는 제2항에 있어서, 제1계통 접속수단(24, 26, 28, 30, 32, 34, 36)은 스위칭수단(38)(39)의 교대동작에 동기해서 변경되는 제1어드레스데이터(AA)를 발생시켜주는 제1어드레스(발생회로)(36)와, 이 제1어드레스데이터(AA)의 내용에 따라 제1계통데이터원(20, 22)을 제1계통 데이터선(DBA)에다 접속시켜 주는 제1게이트수단(24, 26, 28, 30, 32, 34)이 구비되면서, 제2계통 접속수단(25, 27, 29, 31, 33, 35, 37)이 스위칭수단(38)(39)의 교대동작에 동기되어 변경되는 제2어드레스데이터(AB)를 발생시켜주는 제2어드레스발생회로(37)와, 이 제2어드레스데이터(AB)의 내용에 따라 제2계통 데이터원(21,23)을 제2계통 데이터선(DBB)에 접속시켜 주는 제2게이트수단(25, 27, 29, 31, 33, 35)을 구비해서, 제1어드레스데이터(AA)의 변경싯점이 제2어드레스데이터(AB)의 싯점으로부터 어긋나도록 된 것을 특징으로 하는 직렬억세스형 기억장치.
  4. 제2항에 있어서, 스위칭수단(38, 39)에 따른 접속전환은 메모리장치의 N동작 주기마다(단 N은 1이상의 정수임) 이루어지도록 된 것을 특징으로 하는 직렬억세스형 기억장치.
  5. 제4항에 있어서, 스위칭수단(38, 39)은 제1계통데이터선(DBA)을 출력수단(40)에 선택적으로 접속시켜 주는 제1버퍼수단(38)과, 제2계통데이터선(DBB)을 출력수단(40)에 선택적으로 접속시켜 주는 제2버퍼수단(39)으로 구성되어, 상기 제1및 제2버퍼수단(38, 39)이 N동작주기마다 교대로 개폐되어 선택적 접속이 이루어지도록 된 것을 특징으로 하는 직렬억세스형 기억 장치.
  6. 제1항에 있어서, 스위칭수단(38, 39)은 제1계통 데이터원(20, 22)으로부터의 데이터를 일시적으로 기억하고 있다가 그 기억데이터를 출력수단(40)으로 선택적으로 공급해 주게 되는 제1레지스터수단(380, 38a~38c)과, 제2계통 데이터원(21, 23)으로부터의 데이터를 일시적으로 기억하고 있다가 그 기억테이터를 출력수단(40)으로 선택적으로 공급해 주게 되는 제2레지스터수단(390, 39a~39c)이 구비하면서, 이들 제1 및 제2레지스터수단(380, 390, 38a~38c, 39a~39c)이 교대로 작동해서 선택적으로 데이터를 공급해주도록 된 것을 특징으로 하는 직렬억세스형 기억장치.
  7. 제6항에 있어서, 제1레지스터수단(380, 38a~38c)에 일시적으로 기억되는 데이터가 출력수단(40)으로 공급되고 있는 동안 제2계통 데이터원(21, 23)으로부터의 데이터가 제2레지스터수단(390, 39a~39c)에 일시적으로 기억 된다음, 이렇게 제 2 레지스터수단(390, 39a~39c)에 일시적으로 기억되는 데이터가 출력수단(40)으로 공급되는 동안 제1계통데이터원(20, 22)으로부터의 데이터가 제1레지스터수단(380, 38a~38c)에 일시적으로 기억되도록 제1 및 제2레지스터수단(380, 390, 38a~38c, 39a~39c)이 교대동작을 제어해 주는 제어수단(41~46)이 설치된 것을 특징으로 하는 직렬억세스형 기억장치.
  8. 제1계통 데이터원(20, 22)과, 제2계통 데이터원(21, 23), 제1계통 데이터선(DBA), 제2계통 데이터선(DBB), 상기 제1계통 데이터원(20, 22)을 선택적으로 제1계통 데이터선(DBA)에 접속시켜 주는 제1계통 접속수단(24, 26, 28, 30, 32, 34, 36), 상기 제2계통 데이터원(21, 23)을 선택적으로 제2계통 데이터선(DBB)에다 접속시켜 주는 제2계통 접속수단(25, 27, 29, 31, 33, 35, 37), 상기 제1및 제2계통 데이터선(DBA, DBB)중 어느 한 데이터선을 거쳐 상기 제1및 제2계통 데이터원(20~23)중 어느 한 데이터원으로 기록데이터(SI)를 송출해 주는 입력수단(400) 및, 상기 입력수단(400)으로부터의 기록데이터(SI)를 상기 제1및 제2계통 데이터선(DBA, DBB)중 어느 한 데이터선에다가 선택적으로 공급해주는 기록용 스위칭수단(371, 391)을 구비한 것을 특징으로 하는 직렬억세스형 기억장치.
  9. 제8항에 있어서, 제1 및 제2계통 데이터선(DBA)(DBB)중 어느 한 데이터선을 거쳐 제1 및 제2계통 데이터원(20~23)중 어느 한 데이터원으로부터 도출되는 독출데이터(SO)를 출력해 주는 출력수단(40)및 제1 및 제2계통 데이타선(DBA, DBB)중 어느 한 데이터선을 출력수단(40)에다 교대로 접속시켜 주는 독출용 스위칭수단(38, 39)이 추가로 갖춘 것을 특징으로 하는 직렬억세스형 기억장치.
  10. 열방향의 직렬억세스기능을 갖추고 있는 반도체기억장치에 있어서, 동일칩내에 데이터를 선택하고 끄집어 내는 회로가 2계통으로 설치되면 그중 한 쪽 계통(A)에서 데이타를 출력하는 도중 다른쪽 계통(B)이 데이터를 셋트업시킬 수 있도록 상기 양 계통(A, B)이 교대로 동작시켜 주도록 된 것을 특징으로 하는 직렬억세스형 기억장치.
  11. 제10항에 있어서, 데이타를 선택하고 끄집어내는 회로는, 제1 및 제2계통 직렬어드레스발생회로(36, 37)와, 이들 출력(AA, AB)을 각 디코드하는 제1 및 제2계통 디코더(32~35), 이들 디코더의 출력으로 제1및 제2계통 비트선 또는 데이터레지스터(20~23)로부터 데이터를 끄집어내는 각각 제1및 제2계통데이터버스(DBA, DBB)에 공급해 주는 제1및 제2계통 열선택게이트회로(24~27), 제1및 제2계통 데이터버스(DBA, DBB)로부터의 데이터전송을 각각 온/오프시켜주는 제1및 제2계통 스위칭회로(38, 39)및, 이들 스위칭회로로부터 얻어지는 데이터를 선택적으로 출력해 주는 출력구동회로(40)를 갖춘 것을 특징으로 하는 직렬억세스형 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019870006674A 1986-06-30 1987-06-30 직렬억세스형 기억장치 KR960001781B1 (ko)

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EP0254886A3 (en) 1990-02-14
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