KR0172427B1 - 반도체 메모리 장치의 확장된 데이타 출력을 갖는 쿼드 카스 모드 제어회로 - Google Patents

Abstract

4개의 CASB에 의해 4비트의 데이터를 입력/출력하는 쿼드카스모드 제어회로를 개량하여 EDO의 출력모드를 갖도록 개량된 반도체 메모리 장치의 쿼드카스 EDO모드 제어회로에 관한 것이다. 상기의 쿼드카스 EDO모드 제어회로는 상기 메모리 셀의 데이터를 억세스하기 위한 컬럼 어드레스 스트로브 신호와 기록 제어 신호의 활성화에 응답하여 기록 제어 클럭을 발생하는 기록 제어 클럭 발생기와, 상기 컬럼 어드레스 스트로브 신호와 로우 어드레스 스트로브 신호의 입력에 응답하여 독출 제어 클럭을 발생하고 상기 기록 제어 신호의 활성화에 의해 상기 독출 제어 클럭의 출력을 차단하는 독출 제어 클럭 발생기와, 상기 컬럼 어드레스 스트로브 신호의 활성화에 응답하여 데이터 전송 클럭을 발생하는 독출 드라이버 데이터 스위치와, 상기 기록 제어 클럭의 입력에 응답하여 데이터 입출력 패스상의 데이터를 상기 메모리 셀로 전송하는 기록 드라이버와, 상기 데이터 전송 클럭에 의해 상기 독출 제어 클럭의 활성화 레벨을 유지하여 상기 데이터 입출력 패스상의 독출 데이터를 출력패드로 전송하고, 상기 독출 제어 클럭의 차단에 응답하여 데이터 출력을 차단하는 독출 드라이버로 구성된 회로를 적어도 4개 이상 포함하여 구성된다.

Description

반도체 메모리 장치의 확장된 데이터 출력을 갖는 쿼드 카스 모드 제어 회로

제1도는 종래의 반도체 메모리 장치의 쿼드 카스 모드 제어 회로도.

제2도는 제1도에 도시된 반도체 메모리 장치의 동작 타이밍도.

제3도는 종래의 반도체 메모리 장치의 확장된 데이터 출력 모드 제어 회로도.

제4도는 제3도에 도시된 반도체 메모리 장치의 동작 타이밍도.

제5도는 본 발명에 따른 반도체 메모리 장치의 쿼드 카스 EDO모드 제어회로.

제6도는 제5도에 도시된 반도체 메모리 장치의 동작 타이밍도.

본 발명의 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 확장된 데이터 출력을 갖는 쿼드 카스( Quad column address strobe width extended data out memory device)모드 제어 회로에 관한 것이다.

반도체 메모리 장치내의 메모리 셀에 저장된 데이터를 독출하여 외부로 출력하는 것은 동작 상황에 따라 다양한 방법들이 사용된다. 현재 반도체 메모리 장치에서 널리 사용되는 데이터 출력 모드는 페스트 페이지 모드(fast page mode), 스태틱 컬럼 모드(static column mode), 니블 모드(nibble mode), 쿼드 카스 모드(quad CAS mode), 확장된 데이터 출력 모드를 갖는 페스트 페이지 모드 (fast page mode with extended data out mode : 이하 EDO모드라 칭함 ), 등이 있다. 여기서, EDO모드란 데이터를 출력시 데이터와 데이터의 출력 주기내에 하이 임피던스 존(high impedance zone), 이 없이 연속적으로 데이터가 천이 출력되는 동작 모드를 의미하는 것으로 이 분야에서는 하이퍼 페이지(Hyper-page)모드라고도 불린다.

다이나믹 램의 예를 들면, 상기 쿼드 카스 모드는 한 개의 칩에 4개의 컬럼 어드레스, 스트로브 신호(Column Address Strobe signal: 이하 CASB라 칭하고, 번호를 표기하여 4개의 CASB를 구별함)를 사용하여 4비트의 데이터를 메모리 셀에 기록 혹은 메모리 셀로부터 4비트의 데이터를 독출하는 동작모드이다. 즉, 4비트의 데이터를 메모리 셀에 기록하거나 독출시 데이터 입력 버퍼 혹은 데이터 출력 버퍼를 독립적으로 제어하여 원하는 데이터 입력 버퍼 혹은 데이터 출력 버퍼에 선택적으로 독출/기록이 가능하게 하는 동작모드이며, 주로 메모리 모듈 내에서 패리티 비트(parity bit )를 발생시키는 패리티 비트 발생기로 사용된다.

제1도는 종래의 반도체 메모리 장치의 쿼드 카스 모드 제어 회로도이다. 이의 구성은 칩 외부로부터 입력되는 4개의 CASB1, CASB2, CASB3, CASB4와 기록 제어 신호 WEB(Write Enable bar)와 로우 어드레스 스트로브신호(Row Address Strobe signal) RASB를 입력하여 4비트의 데이터를 입출력할 수 있도록 동작을 제어하는 회로이다.

제1도는 하나의 CASBi(여기서 i는 자연수)와 기록 제어 신호 WEB의 활성화에 응답하여 기록 제어 클럭 ΦDTCP을 발생하는 기록 제어 클럭 발생기 14및 상기 CASBi 및 로우 어드레스 스트로브 신호 RASB의 입력에 응답하여 독출 제어 클럭 ΦRCC을 발생하는 독출 제어 클럭 발생기 16과, 상기 기록 제어 클럭 ΦDTCP의 입력에 응답하여 데이터 라인 DB/DBB(Data Line)(여기서 B는 정상신호의 논리와는 반대의 논리를 갖는 상보신호를 출력하는 것을 의미함)을 통해 입력되는 기록 데이터를 입출력라인 I0/IOB으로 드라이브하는 기록 드라이버 18과, 메모리 셀로부터 독출되어 상기 데이터 라인 DB/DBB으로 입력되는 독출 데이터를 출력패드 DOUTi를 전송하는 독출 드라이버 20으로 구성된 독출 및 기록 제어회로 12가 적어도 4개로 구성된다.

여기서, 상기 제1도에 도시된 각각의 독출 및 기록 제어회로12들에 입력되는 기록 제어 신호 WEB, 로우 어드레스 스트로브 신호 RASB는 모두 동일한 신호들이며, 4개의 CASB1, CASB2, CASB3, CASB4만이 칩의 외부로부터 독립적으로 공급되는 컬럼 어드레스 스트로브 신호들이다. 상기에서 기록 드라이버 18은 데이터를 칩상에 입력하는 버퍼에 대응하며, 독출 드라이버 20은 칩으로부터 출력되는 데이터를 출력패드로 드라이브하는 출력 버퍼에 대응한다.

제2도는 제1도에 도시된 반도체 메모리 장치의 동작 타이밍도이다.

우선 제1도에 도시된 쿼드 카스 모드의 동작을 제2도의 동작 파형도를 참조하여 살펴보면 다음과 같다.

메모리 셀에 저장된 데이터를 독출하기 위하여 제2도에 도시되어진 바와 같이 로우 어드레스 스트로브 신호 RASB와 CASBi(여기서 i는 자연수)가 로우로 활성화되고 기록 제어 신호 WEB가 하이로 되면, 독출 및 기록 제어회로 12내의 모든 기록 제어 클럭 발생기 14들은 디스에이블되고 독출 제어 클럭 발생기 16들만이 인에이블된다. 상기와 같이 인에이블된 상기 독출 제어 클럭 발생기 16은 기록 제어 신호 WEB가 하이인 상태에서 로우 어드레스 스트로브 신호 RASB와 CASBi가 로우로 활성화되면 이에 응답하여 독출 제어 클럭 ΦRCC을 하이의 상태로 활성화시키어 독출 드라이버 20으로 공급한다. 상기 독출 드라이버 20은 상기 독출 제어 클럭 ΦRCC에 응답하여 데이터 라인 DB/DBB에 실린 독출 데이터를 데이터 출력 패드 DOUTi로 전송한다. 이때, 상기 데이터 라인 DB/DBB는 독출 혹은 기록되는 데이터가 실리는 라인이다.

만약, 데이터 라인 DB/DBB에 실리는 데이터를 메모리 셀에 기록하기 위하여 로우 어드레스 스트로브 신호 RASB와 CASBi가 로우로 활성화되고, 기록 제어 신호 WEB가 로우로 되면, 독출 및 기록 제어회로12내의 모든 기록 제어 클럭 발생기 14는 인에이블되고 독출 제어 클럭 발생기 16들은 모두 디스에이블된다. 상기 기록 제어 클럭 발생기 14는 상기 기록 제어 신호 WEB가 로우인 상태에서 CASBi가 프리차아지 상태, 즉, 하이상태에서 로우상태로 천이되면 이에 응답하여 기록 제어 클럭 ΦDTCP를 하이상태로 활성화시킨다. 상기 기록 제어 클럭 ΦDTCP의 활성화에 의해 기록 드라이버 18은 데이터 라인 DB/DBB로 입력되는 데이터를 디벨로프하여 입출력 라인 IOi/IOBi으로 버퍼링한다. 이때, 상기 입출력라인 IOi/IOBi은 이 기술 분야에서 주지된 바와 같이 전송 게이트 혹은 컬럼 선택 게이트 등을 통하여 메모리 셀에 접속되어지는 것이다.

따라서, 상기 제1도와 같은 회로에 CASB0, CASB1, CASB2, CASB3등의 칼럼 어드레스 스토로브 신호와 기록 제어 신호 WEB 및 로우 어드레스 스트로브 신호 RASB가 제2도와 같이 입력되는 경우에는 데이터 출력 패드 DOUT0 ~ DOUT3으로 출력되는 데이터와, 입출력라인 IOO/IOBO ~ IO3/IOB3으로의 데이터 전송은 제2도와 같음을 알수 있다. 상기한 바와 같이 쿼드카스모드는 CASBi의 정보를 받는 기록 드라이버와 독출 드라이버의 로직이 구분되어 4비트의 데이터를 입력/출력 버퍼를 통해 독립적으로 제어가 가능하게됨을 알 수 있다.

그러나, 상기 제1도와 같은 쿼드카스모드는 제2도와 같이 하이 임프던스 존(High-impedance zone)이 존재하게 되므로써 데이터를 고속으로 출력하는 고주파수의 동작에 적합하지 않은 문제가 있어 왔다. 즉, 이러한 회로는 데이터 독출시 출력 데이터 라인의 데이터 디벨로프 및 데이터 패치시간(fetch time)을 보장하기 위하여 CASB의 활성화 시간이 길어야 하는 단점이 발생된다.

상기와 같이 CASBi의 레벨 천이에 의해 발생되는 하이 임피던스 존에 의해 고속 동작을 할 수 없는 문제를 해결하기 위하여 CASB가 프리차아지중인 기간에도 데이터 디벨로프의 상태를 유지하며, 데이터 패치 시간을 고속으로 수행하여 확장된 데이터를 출력하는 EDO모드 제어회로가 등장하였으며, 이는 제3도에 도시한 바와 같다.

제3도는 종래의 반도체 메모리 장치의 확장된 데이터를 출력하는 EDO모드 제어회로도로서, 로우 어드레스 스트로브 신호 RASB와 CASB의 활성화에 응답하여 독출 제어 클럭 ΦRCC을 발생하고 프리차아지 레벨의 CASB와 활성화된 기록 제어 신호 WEB의 입력에 의해 디스에이블되는 독출 드라이버 제어기 21과, 상기 독출 제어 클럭 ΦRCC의 활성화에 응답하여 데이터 라인 DBi/DBBi로 입력되는 데이터를 디벨로프하여 출력패드 DOUTi로 출력하는 다수의 독출 드라이버 20들과, 상기 CASB의 활성화에 의해 인에이블되며 어드레스의 입력에 의해 다수의 독출 데이터 라인 DOi/DOBi중 적어도 하나의 독출 데이터 라인상의 독출 데이터를 선택하여 해당하는 독출 드라이버 20으로 접속하는 데이터 패스 제어스위치 22로 구성된다. 이때, 상기 데이터 패스 제어스위치 22의 데이터 라인 DB0/DBB0, DB1/DBB1, DB2/DBB2, DB3/DBB3들 각각은 출력 패드 DOUT0, DOUT1, DOUT2, DOUT3에 각각 접속된 독출 드라이버 20들의 입력에 각각 접속된다.

제4도는 제3도에 도시된 반도체 메모리 장치의 동작 타이밍도로서, 이는 하나의 독출 드라이버 제어기 21로서 다수의 독출 드라이버 20을 제어하는 동작 관계를 나타낸 것이다. 상기 제3도와 같은 EDO제어회로의 동작은 다음과 같다.

지금, 로우 어드레스 스트로브 신호 RASB와 CASB가 제4도에 도시된 바와 같이 로우로 활성화되고, 기록 제어 신호 WEB가 하이로 디스에이블되면, 독출 드라이버 제어기 21은 제4도와 같이 하이로 활성화되는 독출 제어 클럭 ΦRCC을 각각의 독출 드라이버 20의 공급한다. 상기 독출 드라이버 20들 각각은 입력노드에 접속된 데이터 라인 DBi/DBBi상의 신호를 제4도와 같이 디벨로핑하여 각각의 출력패드 DOUTi로 출력한다.

이때, 상기 독출 드라이버 20의 입력노드로의 데이터 공급은 데이터 패스 제어스위치 22가 실행한다. 즉, 상기 데이터 패스 제어스위치 22는 CASB와 어드레스의 입력에 대응하여 다수의 독출 데이터 라인 DOi/DOBi들중 하나의 데이터 라인을 선택하여 해당하는 독출 드라이버 20으로 이를 스위칭 공급한다.

그러나, 상기와 같이 동작되는 EDO모드 제어회로는 로우 어드레스 스트로브 신호 RASB와 CASB가 모두 프리차아지의 상태, 즉, 하이의 상태로 천이되기 전까지 디벨로프된 데이터를 유지하여 확장출력 함으로써 고속으로 동작할 수 있는 이점이 있으나, 쿼드 카스 모드와 같이 4개의 컬럼 어드레스 스트로브 신호 CASBi를 사용하여 4비트의 데이터를 입출력할 수 없었다.

따라서, 본 발명의 목적은 고주파수로 동작할 수 있으며, 패리티의 발생이 용이한 쿼드 카드 EDO모드 제어 회로를 제공함에 있다.

본 발명의 다른 목적은 고속으로 4비트의 데이터를 동시에 리이드/라이트(read/write)할 수 있는 쿼드 카스 EDO모드 제어 회로를 제공함에 있다.

상기의 목적은 본 발명은 적어도 하나 이상의 메모리 셀과, 상기 메모리 셀에 저장된 데이터를 독출 혹은 기록하기 위한 데이터 입출력 패스를 가지는 반도체 메모리 장치에 있어서, 상기 메모리 셀의 데이터를 억세스하기 위한 컬럼 어드레스 스트로브 신호와 기록 제어 신호의 활성화에 응답하여 기록 제어 클럭을 발생하는 기록 제어 클럭 발생기와, 상기 컬럼 어드레스 스트로브 신호와 로우 어드레스 스트로브 신호의 입력에 응답하여 독출 제어 클럭을 발생하고 상기 기록 제어 신호의 활성화에 의해 상기 독출 제어 클럭의 출력을 차단하는 독출 제어 클럭 발생기와, 상기 컬럼 어드레스 스트로브 신호의 활성화에 응답하여 데이터 전송 클럭을 발생하는 독출 드라이버 데이터 스위치와, 상기 기록 제어 클럭의 입력에 응답하여 데이터 입출력 패스상의 데이터를 상기 메모리 셀로 전송하는 기록 드라이버와, 상기 데이터 전송 클럭에 의해 상기 독출 제어 클럭의 활성화 레벨을 유지하여 상기 데이터 입출력 패스상의 독출 데이터를 출력패드로 전송하고 상기 독출 제어 클럭의 차단에 응답하여 데이터 출력을 차단하는 독출 드라이버로 구성된 독출 및 기록 제어부를 적어도 둘 이상 구비하며, 상기 독출 및 기록 제어부들 각각은 상기 컬럼 어드레스 스트로브 신호의 활성화에 의해 데이터 패스상의 데이터를 출력패드로 래치하여 상기 기록 제어 신호의 활성화될 때까지 유지하여 출력함을 특징으로 한다.

이하 본 발명에 따른 바람직한 실시예의 동작을 첨부된 도면을 참조하여 상세하게 설명한다. 본 발명의 실시예에 관한 도면에서 전술한 도면상의 구성요소와 실질적으로 동일한 구성과 기능을 가진 것들에는 그것들과 동일한 참조부호를 사용할 것이다.

제5도는 본 발명에 따른 반도체 메모리 장치의 쿼드 카스 EDO모드 제어회로로서, 칩 외부로부터 입력되는 4개의 CASB0, CASB1, CASB2, CASB3과 기록 제어 신호 WEB와 로우 어드레스 스트로브 신호 RASB을 입력하여 4비트의 데이터를 EDO모드로 입출력할 수 있도록 데이터 입출력의 동작을 제어하는 회로이다. 이 구성은, 단일의 CASBi(여기서 i는 자연수)와 기록 제어 신호 WEB의 활성화에 응답하여 기록 제어 클럭 ΦDTCP을 발생하는 기록 제어 클럭 발생기 14와, 로우 어드레스 스트로브 신호 RASB와 상기 CASBi의 활성화에 응답하여 독출 제어 클럭 ΦRCC을 발생하고 상기 기록 제어 신호 WEB의 활성화에 응답하여 상기 독출 제어 클럭 ΦRCC의 출력을 차단하는 독출 제어 클럭 발생기 16과, 상기 CASB의 활성화에 응답하여 데이터 전송 클럭 ΦCi을 발생하는 독출 드라이버 데이터 스위치 24와, 상기 기록 제어 클럭 ΦDTCP의 입력에 응답하여 데이터 라인 DBi/DBBi상의 데이터를 입출력라인 IOi/IOBi로 전송하는 기록 드라이버 18과, 상기 데이터 전송 클럭 ΦCi에 의해 상기 독출 제어 클럭 ΦRCC의 활성화 레벨을 래치 유지하여 상기 CASB에 의한 상기 데이터 라인 DBi/DBBi상의 독출 데이터를 상기 데이터 전송 클럭 ΦC에 의해 디벨로프하여 출력패드 DOUTi로 전송하며 상기 기록 제어 신호 WEB의 활성화에 응답하여 독출 동작을 종료하는 독출 드라이버 20으로 구성된 데이터 독출 및 기입 제어회로 12로 구성된다.

이때, 상기 제5도에 도시된 각각의 독출 및 기록 제어회로 12들에 입력되는 기록 제어 신호 WEB, 로우 어드레스 스트로브 신호 RASB는 모두 동일한 신호들이며, CASB0, CASB1, CASB2, CASB3만이 칩의 외부로부터 독립적으로 공급되는 컬럼 어드레스 스트로브 신호들이다.

제6도는 제5도에 도시된 반도체 메모리 장치의 동작 타이밍도이다.

이하 본 발명에 따라 제5도와 같이 구성된 바람직한 실시예의 동작을 상기 제6도의 동작 타이밍도를 참조하여 상세하게 설명한다.

지금, 메모리 셀(도시하지 않았음)에 저장된 데이터를 독출하기 위하여 제6도에 도시되어진 바와 같이 로우 어드레스 스트로브 신호 RASB와 컬럼 어드레스 스트로브 신호 CASBi(본 발명의 설명에서 I는 자연수)가 로우로 활성화되고 기록 제어 신호 WEB가 하이로 되면, 독출 및 기록 제어회로 12내의 모든 기록 제어 클럭 발생기 14는 디스에이블되고, 독출 제어 클럭 발생기 16만이 인에이블된다.

이때, 독출 드라이버 데이터 스위치 24는 제6도와 같이 CASBi의 활성화에 응답하여 CASBi의 하강 에지에서 하이로 천이되고, CASBi의 상승 에지에서 로우로 천이되는 데이터 전송 클럭 ΦCi을 발생한다. 이와 같이 발생된 데이터 전송 클럭 ΦCi는 독출 드라이버 20으로 입력된다. 인에이블된 상기 독출 제어 클럭 발생기 16은 기록 제어 신호 WEB가 하이인 상태에서 로우 어드레스 스트로브 신호 RASB와 CASBI가 로우로 활성화되면 이에 응답하여 제6도와 같은 독출 제어 클럭 ΦRCC을 하이의 상태로 활성화 시키어 독출 드라이버 20으로 공급한다. 따라서, 상기 독출 드라이버 20은 제6도와 같은 데이터 전송 클럭 ΦCi과 독출 제어 클럭 ΦRCCi를 입력하게 된다.

상기와 같은 상태에서 CASBi의 프리차지 기간에 입력되는 어드레스에 의해 메모리 셀로부터 억세스되는 독출 데이터를 선택하는 멀티플렉서(multiplexer)에 의해 상기 독출 데이터가 제5도의 데이터 라인 DBi/DBBi으로 전송된다. 상기 독출 드라이버 20은 상기 데이터 라인 DBi/DBBi를 통해 입력되는 독출 데이터를 데이터 전송 클럭 ΦCi과 독출 제어 클럭 ΦRCCi이 모두 하이의 상태일 때 제6도와 같이 디벨로핑하여 출력패드 DUOTi로 출력한다.

즉, 상기 독출 드라이버 20은 CASBi의 첫 번째 싸이클에서는 독출 제어 클럭 ΦRCCi의 초기 상승 에지에서 독출 데이터를 출력패드 DUOTi로 버퍼링한다. 여기서, 상기 독출 드라이버 20에 입력되는데 상기 독출 제어 클럭 ΦRCCi은 상기 데이터 전송 클럭 ΦCi의 상승 에지에서 제6도와 같이 래치된 상태이다.

이후, CASBi의 두 번째 싸이클부터 상기 독출 드라이버 20은 데이터 전송 클럭 ΦCi에 의해 쿼드 카스 모드로 동작된다. 즉, 두 번째 CASBi싸이클부터는 독출 제어 클럭 ΦRCCi이 래치되어 하이로 유지됨으로 상기 CSABi에 의해 제어되어 멀티플렉서로부터 다음의 독출 데이터가 데이터 라인 DBi/DBBi로 입력되면, 상기 독출 제어기 20은 상기 데이터 전송 클럭 ΦCi의 상승 에지에 응답하여 입력되는 독출 데이터를 디벨로핑하여 출력패드 DOUTi로 데이터를 제6도와 같이 출력한다. 따라서, 본 발명에 의한 쿼드 카스 EDO모드는 리이드시, 즉, 기록 제어 신호 WEB가 하이의 상태로 있는 상태에서 CASBi가 하이로 천이되는 프리차아지시에도 유효한 데이터의 출력이 계속적으로 유지된다.

만약, 기록 제어 신호 WEB가 하이에서 로우로 천이되어 라이트 모드로 변경되면, 독출 제어 클럭 발생기 16은 상기 기록 제어 신호 WEB의 활성화에 응답하여 하이로 래치되어 출력되는 독출 제어 클럭 ΦRCCi를 로우로 릴리즈 시킨다. 이때, 상기와 같이 독출 제어 클럭 ΦRCCi이 로우로 천이되면 상기 독출 드라이버 20은 데이터의 출력을 차단(하이임피던스 출력상태)한다. 상기와 같이 기록 제어 신호 WEB가 로우로 활성화되면 기록 제어 클럭 발생기 14가 인에이블되어 진다.

상기 기록 제어 신호 WEB의 입력에 의해 인에이블된 기록 제어 클럭 발생기 14는 CASBi의 토글에 따른 기록 제어 클럭 ΦDTCPi를 발생한다. 이러한, 기록 제어 클럭 ΦDTCPi은 CASBi가 로우로 활성화되었을 때 활성화되며 상기 CASBi가 하이로 프리차아지 될 때 비활성화된다. 상기 기록 제어 클럭 발생 회로12의 출력노드에 접속된 기록 드라이버 18은 기록 제어 클럭 ΦDTCPi의 활성화에 응답하여 데이터 라인 DBi/DBBi로 입력되는 기록 데이터를 입출력라인 IOi/IOBi로 전송하여 메모리셀에 저장시킨다.

따라서, 제5도와 같은 구성을 가지는 쿼드카스 EDO모드 제어회로의 독출 및 기록 제어회로 12들 각각에 로우 어드레스 스트로브 신호 RASB 및 기록 제어 신호 WEB가 입력되는 상태에서 배타적인 주기를 갖는 CASB0, CASB1, CASB2, CASB3들이 입력되면 상기 독출 드라이버 20 및 기록 드라이버 18들은 제6도에 도시된 바와 같이 확장된 데이터의 출력을 EDO의 모드로 출력함을 알 수 있다. 또한 상기 기록 제어 신호 WEB가 라이트로 활성화되면 데이터의 기록은 쿼드 카스 모드로 입력되는 데이터를 메모리 셀로 전송하여 기록함을 알 수 있다.

상술한 바와 같이 본 발명은 확장된 데이터 출력모드의 제어회로에 쿼드 카스의 모드를 적용하여 4비트의 데이터를 고속으로 억세스할 수 있다.

Claims (1)

1. 적어도 하나 이상의 메모리 셀과, 상기 메모리 셀에 저장된 데이터를 독출하거나 외부로부터 입력되는 데이터를 상기 메모리 셀에 기록하기 위한 데이터 입출력 패스를 구비하는 반도체 메모리 장치에 있어서, 상기 메모리 셀의 데이터를 억세스하기 위한 컬럼 어드레스 스트로브 신호와 기록 제어 신호의 활성화에 응답하여 기록 제어 클럭을 발생하는 기록 제어 클럭 발생기와, 상기 컬럼 어드레스 스트로브 신호와 로우 어드레스 스트로브 신호의 입력에 응답하여 독출 제어 클럭을 발생하고 상기 기록 제어 신호의 활성화에 의해 상기 독출 제어 클럭의 출력을 차단하는 독출 제어 클럭 발생기와, 상기 컬럼 어드레스 스트로브 신호의 활성화에 응답하여 데이터 전송 클럭을 발생하는 독출 드라이버 데이터 스위치와, 상기 기록 제어 클럭의 입력에 응답하여 데이터 입출력 패스상의 데이터를 상기 메모리 셀로 전송하는 기록 드라이버와, 상기 데이터 전송 클럭에 의해 상기 독출 제어 클럭의 활성화 레벨을 유지하여 상기 데이터 입출력 패스상의 독출 데이터를 출력패드로 전송하고 사기 독출 제어 클럭의 차단에 응답하여 데이터 출력을 차단하는 독출 드라이버를 포함하여 구성되는 독출 및 기록 제어부를 적어도 둘 이상 구비하며, 상기 독출 및 기록 제어부들 각각은 상기 컬럼 어드레스 스트로브 신호의 활성화에 의해 데이터 패스상의 데이터를 출력패드로 래치하여 상기 기록 제어 신호가 활성화될 때까지 유지하여 출력함을 특징으로 하는 반도체 메모리 장치의 쿼드카스 EDO모드 제어회로.