[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR20240119598A - 표시 장치 - Google Patents

표시 장치 Download PDF

Info

Publication number
KR20240119598A
KR20240119598A KR1020230011840A KR20230011840A KR20240119598A KR 20240119598 A KR20240119598 A KR 20240119598A KR 1020230011840 A KR1020230011840 A KR 1020230011840A KR 20230011840 A KR20230011840 A KR 20230011840A KR 20240119598 A KR20240119598 A KR 20240119598A
Authority
KR
South Korea
Prior art keywords
sub
pixel
layer
disposed
light
Prior art date
Application number
KR1020230011840A
Other languages
English (en)
Inventor
이종범
이선화
이병현
이소이
김세은
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020230011840A priority Critical patent/KR20240119598A/ko
Priority to US18/416,530 priority patent/US20240258281A1/en
Priority to CN202410118658.6A priority patent/CN118412365A/zh
Publication of KR20240119598A publication Critical patent/KR20240119598A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1218—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or structure of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0093—Wafer bonding; Removal of the growth substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/10—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a light reflecting structure, e.g. semiconductor Bragg reflector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H01L33/387—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape with a plurality of electrode regions in direct contact with the semiconductor body and being electrically interconnected by another electrode layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
    • H01L33/46—Reflective coating, e.g. dielectric Bragg reflector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

본 명세서의 일 실시예에 따른 표시 장치는, 복수의 화소가 배치된 표시 영역 및 비표시 영역을 포함하는 기판, 표시 영역에 배치되고, 제1 서브 화소, 제2 서브 화소, 제3 서브 화소 및 제4 서브 화소를 포함하는 복수의 서브 화소, 제1 서브 화소, 제2 서브 화소 및 제3 서브 화소 각각에 배치된 복수의 발광 소자, 제1 서브 화소, 제2 서브 화소 및 제3 서브 화소 각각에 배치된 복수의 트랜지스터, 제1 서브 화소, 제2 서브 화소 및 제3 서브 화소 각각에서 복수의 발광 소자와 복수의 트랜지스터 사이에 배치되고, 복수의 트랜지스터와 전기적으로 연결된 복수의 제1 반사층, 제4 서브 화소에서 제1 반사층과 동일 층 상에 배치된 제2 반사층 및 복수의 제1 반사층 및 제2 반사층과 중첩하도록 배치된 연결층을 포함한다. 따라서, 불량 서브 화소의 리페어를 용이하게 할 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 명세서는 표시 장치에 관한 것으로서, 보다 불량 서브 화소의 리페어가 가능한 표시 장치에 관한 것이다.
컴퓨터의 모니터나 TV, 핸드폰 등에 사용되는 표시 장치에는 스스로 광을 발광하는 유기 발광 표시 장치(Organic Light Emitting Display; OLED) 등과 별도의 광원을 필요로 하는 액정 표시 장치(Liquid Crystal Display; LCD)등이 있다.
표시 장치는 컴퓨터의 모니터 및 TV 뿐만 아니라 개인 휴대 기기까지 그 적용 범위가 다양해지고 있으며, 넓은 표시 면적을 가지면서도 감소된 부피 및 무게를 갖는 표시 장치에 대한 연구가 진행되고 있다.
또한, 최근에는, LED를 포함하는 표시 장치가 차세대 표시 장치로 주목받고 있다. LED는 유기 물질이 아닌 무기 물질로 이루어지므로, 신뢰성이 우수하여 액정 표시 장치나 유기 발광 표시 장치에 비해 수명이 길다. 또한, LED는 점등 속도가 빠를 뿐만 아니라, 발광 효율이 뛰어나고, 내충격성이 강해 안정성이 뛰어나며, 고휘도의 영상을 표시할 수 있다.
본 명세서가 해결하고자 하는 과제는 고해상도 표시 장치에서 용이하게 리페어를 진행할 수 있는 표시 장치를 제공하는 것이다.
본 명세서의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 일 실시예에 따른 표시 장치는 복수의 화소가 배치된 표시 영역 및 비표시 영역을 포함하는 기판, 표시 영역에 배치되고, 제1 서브 화소, 제2 서브 화소, 제3 서브 화소 및 제4 서브 화소를 포함하는 복수의 서브 화소, 제1 서브 화소, 제2 서브 화소 및 제3 서브 화소 각각에 배치된 복수의 발광 소자, 제1 서브 화소, 제2 서브 화소 및 제3 서브 화소 각각에 배치된 복수의 트랜지스터, 제1 서브 화소, 제2 서브 화소 및 제3 서브 화소 각각에서 복수의 발광 소자와 복수의 트랜지스터 사이에 배치되고, 복수의 트랜지스터와 전기적으로 연결된 복수의 제1 반사층, 제4 서브 화소에서 제1 반사층과 동일 층 상에 배치된 제2 반사층 및 복수의 제1 반사층 및 제2 반사층과 중첩하도록 배치된 연결층을 포함한다. 따라서, 불량 서브 화소의 리페어를 용이하게 할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 명세서는 리페어 영역을 축소하여 고 해상도의 표시 장치를 구현할 수 있다.
본 명세서는 불량이 발생하는 경우에만 리페어 발광 소자를 전사하여 표시 장치 제조 비용을 최소화할 수 있다.
본 명세서에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 명세서의 일 실시예에 따른 표시 장치의 개략적인 구성도이다.
도 2는 본 명세서의 일 실시예에 따른 표시 장치의 확대 평면도이다.
도 3은 도 2의 A-A'에 따른 단면도이다.
도 4a 내지 도 4c는 본 명세서의 일 실시예에 따른 표시 장치의 제조 공정을 설명하기 위한 단면도이다.
도 5는 본 명세서의 다른 실시예에 따른 표시 장치의 확대 평면도이다.
도 6은 도 5의 B-B'에 따른 단면도이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 명세서는 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 면적, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 명세서의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 면적 및 두께는 설명의 편의를 위해 도시된 것이며, 본 명세서가 도시된 구성의 면적 및 두께에 반드시 한정되는 것은 아니다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 첨부된 도면을 참조하여 본 명세서의 다양한 실시예들을 상세히 설명한다.
도 1은 본 명세서의 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1에서는 설명의 편의를 위해 표시 장치(100)의 다양한 구성 요소 중 표시 패널(PN), 게이트 구동부(GD), 데이터 구동부(DD) 및 타이밍 컨트롤러(TC)만을 도시하였다.
도 1을 참조하면, 표시 장치(100)는 복수의 서브 화소(SP)를 포함하는 표시 패널(PN), 표시 패널(PN)에 각종 신호를 공급하는 게이트 구동부(GD) 및 데이터 구동부(DD), 게이트 구동부(GD)와 데이터 구동부(DD)를 제어하는 타이밍 컨트롤러(TC)를 포함한다.
표시 패널(PN)은 사용자에게 영상을 표시하기 위한 구성으로, 복수의 서브 화소(SP)를 포함한다. 표시 패널(PN)에서 복수의 스캔 배선 및 복수의 데이터 배선이 서로 교차되고, 복수의 서브 화소(SP) 각각은 스캔 배선 및 데이터 배선에 연결된다. 이 외에도 복수의 서브 화소(SP) 각각은 고전위 전원 배선, 저전위 전원 배선 등에 연결될 수 있다.
복수의 서브 화소(SP)는 화면을 구성하는 최소 단위로, 복수의 서브 화소(SP) 각각은 발광 소자 및 이를 구동하기 위한 화소 회로를 포함한다. 복수의 발광 소자는 표시 패널(PN)의 종류에 따라 상이하게 정의될 수 있다. 예를 들어, 표시 패널(PN)이 무기 발광 표시 패널인 경우, 발광 소자는 LED(Light-emitting Diode) 또는 마이크로 LED(Micro Light-emitting Diode)일 수 있다.
게이트 구동부(GD)는 타이밍 컨트롤러(TC)로부터 제공된 복수의 게이트 제어 신호(GCS)에 따라 복수의 스캔 배선에 복수의 스캔 신호(SCAN)를 공급한다. 도 1에서는 하나의 게이트 구동부(GD)가 표시 패널(PN)의 일 측에 이격되어 배치된 것으로 도시하였으나, 게이트 구동부(GD)의 개수 및 배치는 이에 제한되지 않는다. 예를 들어, 게이트 구동부(GD)는 표시 영역(AA) 내에 배치될 수도 있다.
데이터 구동부(DD)는 타이밍 컨트롤러(TC)로부터 제공된 복수의 데이터 제어 신호(DCS)에 따라 타이밍 컨트롤러(TC)로부터 입력되는 영상 데이터(RGB)를 기준 감마 전압을 이용하여 데이터 전압(Vdata)으로 변환한다. 데이터 구동부(DD)는 변환된 데이터 전압(Vdata)을 복수의 데이터 배선에 공급할 수 있다.
타이밍 컨트롤러(TC)는 외부로부터 입력된 영상 데이터(RGB)를 정렬하여 데이터 구동부(DD)에 공급한다. 타이밍 컨트롤러(TC)는 외부로부터 입력되는 동기 신호, 예를 들어, 도트 클럭 신호, 데이터 인에이블 신호, 수평/수직 동기 신호를 이용해 게이트 제어 신호(GCS) 및 데이터 제어 신호(DCS)를 생성할 수 있다. 그리고 타이밍 컨트롤러(TC)는 생성된 게이트 제어 신호(GCS) 및 데이터 제어 신호(DCS)를 게이트 구동부(GD) 및 데이터 구동부(DD) 각각에 공급하여 게이트 구동부(GD) 및 데이터 구동부(DD)를 제어할 수 있다.
이하에서는 표시 장치(100)의 표시 패널(PN)에 대한 보다 상세한 설명을 위해 도 2 내지 도 4를 함께 참조한다.
도 2는 본 명세서의 일 실시예에 따른 표시 장치의 확대 평면도이다. 도 2에서는 도면의 간결함을 위해 복수의 서브 화소(SP), 복수의 발광 소자(LED), 복수의 제1 반사층(161), 제2 반사층(162), 연결층(190) 및 중간 배선(170)만을 도시하였고, 발광 소자(LED)의 해칭을 생략하였다.
도 2를 참조하면, 표시 장치(100)에는 복수의 서브 화소(SP)가 배치된다. 복수의 서브 화소(SP)는 제1 서브 화소(SP1), 제2 서브 화소(SP2), 제3 서브 화소(SP3) 및 제4 서브 화소(SP4)를 포함할 수 있다.
복수의 서브 화소(SP) 중 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3) 각각은 복수의 트랜지스터 및 스토리지 커패시터를 포함할 수 있다. 한편, 복수의 서브 화소(SP) 중 제4 서브 화소(SP4)에는 트랜지스터 및 스토리지 커패시터가 배치되지 않을 수 있다.
복수의 서브 화소(SP) 중 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)에는 복수의 복수의 제1 반사층(161)이 배치될 수 있다. 복수의 제1 반사층(161)은 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3) 각각에서 서로 이격되어 배치되며, 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)에 배치된 복수의 트랜지스터 각각과 전기적으로 연결될 수 있다.
복수의 서브 화소(SP) 중 제4 서브 화소(SP4)에는 제2 반사층(162)이 배치될 수 있다.
제2 반사층(162)에 대한 상세한 내용은 도 3을 참조하여 후술하기로 한다.
복수의 제1 반사층(161) 및 제2 반사층(162) 하부에는 연결층(190)이 배치될 수 있다.
연결층(190)은 복수의 제1 반사층(161) 및 제2 반사층(162) 사이에서 연장되어 배치되며, 복수의 제1 반사층(161) 및 제2 반사층(162)과 중첩할 수 있다.
연결층(190)에 대한 상세한 내용은 도 3을 참조하여 후술하기로 한다.
도 2를 참조하면, 중간 배선(170)이 배치된다. 중간 배선(170)은 기판(110) 상에 배치되는 저전위 전원 배선(VSSL)과 연결되어 저전위 전원 전압을 복수의 발광 소자(LED)에 전달할 수 있다.
복수의 서브 화소(SP) 각각에는 발광 소자(LED)가 배치될 수 있다. 예를 들어, 제1 서브 화소(SP1), 제2 서브 화소(SP2) 제3 서브 화소(SP3) 및 제4 서브 화소(SP4) 각각에는 제1 발광 소자(LED1), 제2 발광 소자(LED2), 제3 발광 소자(LED3) 및 리페어 발광 소자(LED_R)가 배치될 수 있다.
이때, 복수의 서브 화소(SP) 중 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3) 각각에는 서로 다른 색을 발광하는 발광 소자가 배치될 수 있다. 예를 들어, 제1 서브 화소(SP1)에 배치되는 제1 발광 소자(LED1)는 적색을 발광하는 적색 발광 소자일 수 있고, 제2 서브 화소(SP2)에 배치되는 제2 발광 소자(LED2)는 녹색을 발광하는 녹색 발광 소자일 수 있고, 제3 서브 화소(SP3)에 배치되는 제3 발광 소자(LED3)는 청색을 발광하는 청색 발광 소자일 수 있다.
한편, 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3) 중 어느 하나는 불량 서브 화소일 수 있고, 제4 서브 화소(SP4)는 리페어 서브 화소 일 수 있다. 이때, 제4 서브 화소(SP4)는 불량 서브 화소에 배치된 발광 소자와 동일한 색의 광을 발광하는 리페어 발광 소자(LED_R)가 배치될 수 있다. 예를 들어, 제1 발광 소자(LED1)가 적색 발광 소자이고, 제2 발광 소자(LED2)가 녹색 발광 소자이고, 제3 발광 소자(LED3)가 청색 발광 소자이고, 제1 발광 소자(LED1)가 배치된 제1 서브 화소(SP1)가 불량인 경우, 제4 서브 화소(SP4)에 배치되는 리페어 발광 소자(LED_R)는 적색을 발광하는 발광 소자일 수 있다.
이하에서는 도 3을 함께 참조하여, 본 명세서의 일 실시예에 따른 표시 장치(100)의 복수의 트랜지스터 및 스토리지 커패시터에 대해 상세히 설명하기로 한다.
도 3은 도 2의 A-A'에 따른 단면도이다. 도 3에서는 설명의 편의상 복수의 서브 화소(SP) 중 제1 서브 화소(SP1)가 불량 서브 화소인 경우를 가정하여 설명하나, 제2 서브 화소(SP2) 또는 제3 서브 화소(SP3)가 불량 서브 화소인 경우에도 동일하게 적용이 가능하다.
도 3을 참조하면, 표시 패널(PN)은 기판(110), 차광층(LS), 버퍼층(111), 게이트 절연층(112), 층간 절연층(113), 제1 패시베이션층(114), 제1 평탄화층(115), 복수의 제1 반사층(161), 제2 반사층(162), 복수의 본딩층(150), 제2 평탄화층(116), 제3 평탄화층(117), 연결층(190), 중간 배선(170), 저전위 전원 배선(VSSL), 공통 전극(CE), 트랜지스터(T), 스토리지 커패시터(Cst) 및 발광 소자(LED)를 포함한다.
기판(110)은 표시 패널(PN)에 포함된 다양한 구성 요소를 지지하기 위한 구성으로, 절연 물질로 이루어질 수 있다. 예를 들어, 기판(110)은 유리 또는 수지 등으로 이루어질 수 있다. 또한, 기판(110)은 고분자 또는 플라스틱을 포함하여 이루어질 수도 있고, 플렉서빌리티(flexibility)를 갖는 물질로 이루어질 수도 있다.
기판(110) 상에 차광층(LS) 및 제1 커패시터 전극(SC1)이 배치된다.
복수의 서브 화소(SP) 각각에서 기판(110) 상에 차광층(LS)이 배치된다.
차광층(LS)은 복수의 트랜지스터(T)와 중첩하는 영역에 배치되어 기판(110) 하부에서 복수의 트랜지스터(T)로 입사하는 광을 차단하여 누설 전류를 최소화할 수 있다. 예를 들어, 차광층(LS)은 복수의 트랜지스터(T)의 액티브층(ACT)으로 입사하는 광을 차단할 수 있다.
복수의 서브 화소(SP) 각각에서 기판(110) 상에 스토리지 커패시터(Cst)가 배치된다. 스토리지 커패시터(Cst)는 복수의 서브 화소(SP) 중 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)에 배치될 수 있다.
스토리지 커패시터(Cst)는 제1 커패시터 전극(SC1), 제2 커패시터 전극(SC2) 및 제3 커패시터 전극(SC3)을 포함할 수 있다.
기판(110) 상에 제1 커패시터 전극(SC1)이 배치된다. 제1 커패시터 전극(SC1)은 다른 커패시터 전극과 함께 스토리지 커패시터(Cst)를 형성할 수 있다. 제1 커패시터 전극(SC1)은 차광층(LS)과 일체로 형성될 수 있으나, 이에 제한되는 것은 아니니다.
한편 도 3에서 도시하지 않았으나, 기판(110) 상에 고전위 전원배선, 데이터 배선 등과 같은 다양한 신호 배선이 배치될 수 있다.
차광층(LS) 및 제1 커패시터 전극(SC1) 상에 버퍼층(111)이 배치된다. 버퍼층(111)은 기판(110)을 통한 수분 또는 불순물의 침투를 저감할 수 있다. 버퍼층(111)은 예를 들어, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다. 다만, 버퍼층(111)은 기판(110)의 종류나 트랜지스터의 종류에 따라 생략될 수도 있으며, 이에 제한되지 않는다.
버퍼층(111) 상에 복수의 트랜지스터(T)가 배치된다. 복수의 트랜지스터(T)는 표시 장치의 구동 소자로 사용될 수 있다. 복수의 트랜지스터(T)는 예를 들어, 박막 트랜지스터(Thin Film Transistor; TFT), N형 금속 산화막 반도체(N-channel Metal Oxide Semiconductor; NMOS), P형 금속 산화막 반도체(P-channel Metal Oxide Semiconductor; PMOS), 상보성 금속 산화막 반도체(Complementary Metal Oxide Semiconductor; CMOS), 전계 효과 트랜지스터(Field Effect Transistor; FET) 등일 수 있으나, 이에 제한되지 않는다. 이하에서는, 복수의 트랜지스터(T)가 박막 트랜지스터인 것으로 가정하여 설명하기로 하나, 이에 제한되지 않는다.
복수의 트랜지스터(T)는 복수의 서브 화소(SP) 중 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)에 배치될 수 있다.
복수의 트랜지스터(T) 각각은 게이트 전극(GE), 액티브층(ACT), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다.
버퍼층(111) 상에 액티브층(ACT)이 배치된다. 액티브층(ACT)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
액티브층(ACT) 상에 게이트 절연층(112)이 배치된다. 게이트 절연층(112)은 액티브층(ACT)과 게이트 전극(GE)을 절연시키기 위한 절연층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
게이트 절연층(112) 상에 게이트 전극(GE)이 배치된다. 게이트 전극(GE)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
게이트 전극(GE) 상에 층간 절연층(113)이 배치된다. 층간 절연층(113)에는 소스 전극(SE) 및 드레인 전극(DE) 각각이 액티브층(ACT)에 접속하기 위한 컨택홀이 형성된다. 층간 절연층(113)은 층간 절연층(113) 하부의 구성을 보호하기 위한 절연층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
층간 절연층(113) 상에 액티브층(ACT)과 전기적으로 연결되는 소스 전극(SE) 및 드레인 전극(DE)이 배치된다. 드레인 전극(DE)은 제1 액티브층(ACT1)에 연결될 수 있고, 소스 전극(SE)은 액티브층(ACT)에 연결될 수 있다. 소스 전극(SE) 및 드레인 전극(DE)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
도 2 및 도 3을 참조하면, 층간 절연층(113) 상에 저전위 전원 배선(VSSL)이 배치될 수 있다. 저전위 전원 배선(VSSL)은 열 방향으로 연장되어 배치될 수 있다. 저전위 전원 배선(VSSL)은 공통 전극(CE)을 통해 동일 행 방향으로 배치된 복수의 발광 소자(LED)와 전기적으로 연결될 수 있으나, 이에 제한되는 것은 아니다.
도 2 및 도 3을 참조하면, 층간 절연층(113) 상에 연결층(190)이 배치될 수 있다. 연결층(190)은 기판(110) 상에 배치된 도전성 물질과 동일한 물질로 이루어질 수 있다. 예를 들어, 연결층(190)은 복수의 트랜지스터(T)의 소스 전극(SE) 또는 드레인 전극(DE)과 동일한 물질로 이루어질 수 있으다. 예를 들어 연결층(190)은 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 티타늄(Ti), 또는 이들의 합금으로 구성될 수도 이에 제한되는 것은 아니다.
연결층(190)은 연결층(190) 상에 배치되는 복수의 제1 반사층(161) 및 제2 반사층(162)과 중첩하도록 배치될 수 있다. 즉, 연결층(190)은 복수의 제1 반사층(161) 및 제2 반사층(162) 하부에 배치될 수 있다.
연결층(190)은 제2 반사층(162)과 전기적으로 연결될 수 있다. 또한, 연결층(190)은 불량 서브 화소에 배치된 제1 반사층(161)과 전기적으로 연결될 수 있다. 즉, 도 3에 도시된 바와 같이 연결층(190)은 제1 서브 화소(SP1)에 배치된 제1 반사층(161)과 전기적으로 연결될 수 있다. 한편, 연결층(190)은 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)에 배치된 제1 반사층(161)과는 절연된 상태일 수 있다.
다음으로, 게이트 절연층(112) 상에 제2 커패시터 전극(SC2)이 배치된다. 제2 커패시터 전극(SC2)은 스토리지 커패시터(Cst)를 형성하는 전극 중 하나로, 제1 커패시터 전극(SC1)에 중첩하도록 배치될 수 있다. 제2 커패시터 전극(SC2)은 트랜지스터(T)의 게이트 전극(GE)과 일체로 형성되어, 게이트 전극(GE)과 전기적으로 연결될 수 있다. 제1 커패시터 전극(SC1)과 제2 커패시터 전극(SC2)은 버퍼층(111) 및 게이트 절연층(112)을 사이에 두고 서로 이격되어 배치될 수 있다.
층간 절연층(113) 상에 제3 커패시터 전극(SC3)이 배치된다. 제3 커패시터 전극(SC3)은 스토리지 커패시터(Cst)를 형성하는 전극으로, 제1 커패시터 전극(SC1) 및 제2 커패시터 전극(SC2)에 중첩하도록 배치될 수 있다. 제3 커패시터 전극(SC3)은 트랜지스터(T)의 소스 전극(SE)과 일체로 형성되어 소스 전극(SE)과 전기적으로 연결될 수 있다. 그리고 소스 전극(SE)은 층간 절연층(113) 및 버퍼층(111)에 형성된 컨택홀을 통해 제1 커패시터 전극(SC1)과도 전기적으로 연결될 수 있다. 이에, 제1 커패시터 전극(SC1) 및 제3 커패시터 전극(SC3)은 트랜지스터(T)의 소스 전극(SE)과 전기적으로 연결될 수 있다.
스토리지 커패시터(Cst)는 발광 소자(LED)가 발광하는 동안 트랜지스터(T)의 게이트 전극(GE)과 소스 전극(SE) 사이의 전위차를 저장하여 발광 소자(LED)에 일정한 전류가 공급되도록 할 수 있다. 스토리지 커패시터(Cst)는 기판(110) 상에 형성되고, 소스 전극(SE)과 연결된 제1 커패시터 전극(SC1), 버퍼층(111) 및 게이트 절연층(112) 상에 형성되고, 게이트 전극(GE)과 연결된 제2 커패시터 전극(SC2) 및 층간 절연층(113) 상에 형성되고, 소스 전극(SE)과 연결된 제3 커패시터 전극(SC3)을 포함하여, 트랜지스터(T)의 게이트 전극(GE)과 소스 전극(SE) 사이의 전압을 저장할 수 있다.
복수의 트랜지스터(T) 및 스토리지 커패시터(Cst) 상에 제1 패시베이션층(114)이 배치된다. 제1 패시베이션층(114)은 제1 패시베이션층(114) 하부의 구성을 보호하기 위한 절연층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 패시베이션층(114) 상에 제1 평탄화층(115)이 배치된다. 제1 평탄화층(115)은 복수의 트랜지스터(T) 및 스토리지 커패시터(Cst)가 배치된 기판(110)의 상부를 평탄화할 수 있다. 제1 평탄화층(115)은 단층 또는 복층으로 구성될 수 있으며, 예를 들어, 포토 레지스트나 아크릴(acryl)계 유기 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
제1 평탄화층(115) 상에는 패시베이션층이 별도로 배치될 수 있으나, 이에 제한되는 것은 아니다.
도 2 및 도 3을 참조하면, 제1 평탄화층(115) 상에 복수의 제1 반사층(161) 및 제2 반사층(162)이 배치된다.
복수의 제1 반사층(161) 및 제2 반사층(162)은 복수의 발광 소자(LED) 하부에 배치되어 복수의 발광 소자(LED)에서 발광된 광 중 복수의 발광 소자(LED)의 하면으로 방출되는 광을 기판(110)의 상부로 반사시켜 복수의 발광 소자(LED)의 광 효율을 향상시킬 수 있다.
복수의 제1 반사층(161) 및 제2 반사층(162)은 반사율이 우수한 도전층으로 형성되고, 예를 들어, 은(Ag), 니켈(Ni), 금(Au), 백금(Pt), 알루미늄(Al), 구리(Cu), 몰리브덴/알루미늄네오듐(Mo/AlNd)으로 형성될 수 있으나, 이에 제한되지 않는다.
도 3을 참조하면, 복수의 제1 반사층(161)은 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3) 각각에서 복수의 발광 소자(LED)와 복수의 트랜지스터(T) 사이에 배치되고, 복수의 트랜지스터(T)와 전기적으로 연결될 수 있다.
제4 서브 화소(SP4)에 배치된 제2 반사층(162)은 제1 평탄화층(115)에 형성된 컨택홀을 통해 연결층(190)과 전기적으로 연결될 수 있다.
제1 반사층(161)은 제1 서브 화소(SP1)에서 제2 반사층(162)과 동일 층 상에 배치될 수 있다. 도 3을 참조하면, 제1 반사층(161)은 연결층(190)과 전기적으로 연결될 수 있다. 예를 들어, 제1 반사층(161)은 레이저 웰딩 공정을 통해 연결층(190)과 전기적으로 연결될 수 있으나, 이에 제한되는 것은 아니다. 즉, 연결층(190)과 제1 반사층(161)은 최초에 절연된 상태이나, 제1 서브 화소(SP1)의 제1 발광 소자(LED1)가 불량으로 판정된 경우, 레이저 웰딩 공정을 통해 연결층(190)과 제1 반사층이 전기적으로 연결될 수 있다. 도 3에서는 연결층(190)과 제1 반사층(161)이 자연스럽게 연결된 것으로 도시되었으나, 레이저 웰딩 공정을 통해 연결되는 연결층(190)과 제1 반사층(161)의 형상은 랜덤하게 형성될 수 있다.
한편, 도 3에서는 제1 서브 화소(SP1)에 배치된 제1 반사층(161)만을 도시하였으나, 제4 서브 화소(SP4) 및 불량 서브 화소를 제외한 서브 화소(SP)에 배치된 제1 반사층(161)과 연결층(190)은 절연된 상태일 수 있다. 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)에 배치된 제1 반사층(161)은 연결층(190)과 절연된 상태일 수 있다.
도 2 및 도 3을 참조하면, 제1 평탄화층(115) 상에 중간 배선(170)이 배치될 수 있다. 중간 배선(170)은 열 방향으로 연장되어 배치되며, 저전위 전원 배선(VSSL)과 연결될 수 있다. 중간 배선(170)은 저전위 전원 배선(VSSL)과 중첩하도록 배치되며, 공통 전극(CE)을 통해 동일 행 방향으로 배치된 복수의 발광 소자(LED)와 전기적으로 연결될 수 있으나, 이에 제한되는 것은 아니다.
중간 배선(170)은 복수의 제1 반사층(161) 및 제2 반사층(162)과 동일한 층에서 복수의 제1 반사층(161) 및 제2 반사층(162)과 동일한 물질로 이루어질 수 있다. 예를 들어, 중간 배선(170)은 은(Ag), 니켈(Ni), 금(Au), 백금(Pt), 알루미늄(Al), 구리(Cu), 몰리브덴/알루미늄네오듐(Mo/AlNd)으로 형성될 수 있으나, 이에 제한되지 않는다.
복수의 제1 반사층(161) 및 제2 반사층(162) 상에 복수의 본딩층(150)이 배치된다. 복수의 본딩층(150)은 복수의 서브 화소(SP)에서 이격되어 배치되며, 복수의 발광 소자(LED)의 전사와 동시에 복수의 발광 소자(LED)를 표시 패널(PN)에 형성된 층 접합시킬 수 있다. 예를 들어, 복수의 본딩층(150)은 고온에서의 열압착에 의한 접합방식으로 복수의 제1 반사층(161) 및 제2 반사층(162) 각각과 복수의 발광 소자(LED) 각각을 전기적으로 연결할 수 있다. 이에, 복수의 본딩층(150)을 통해 복수의 트랜지스터(T)와 복수의 발광 소자(LED) 각각은 전기적으로 연결될 수 있다. 이러한 경우, 복수의 본딩층(150)은 공융 금속(eutectic metal)으로 이루어질 수 있으며, 예를 들어, 주석(Sn), 인듐(In), 아연(Zn), 납(Pb), 니켈(Ni), 금(Au), 백금(Pt), 구리(Cu) 등으로 이루어질 수 있으나, 이에 제한되지 않고, 다른 본딩 방식이 사용될 수도 있다.
복수의 본딩층(150) 상에 복수의 발광 소자(LED)가 배치된다. 복수의 발광 소자(LED)는 복수의 서브 화소(SP) 각각에 배치된다.
한편, 복수의 발광 소자(LED)는 수평형(lateral), 수직형(vertical), 플립형(flip) 등 다양한 구조로 형성될 수 있다. 수평형 구조의 LED는 발광층과 발광층의 양측에서 수평으로 배치된 N형 전극 및 P형 전극을 포함한다. 수평형 구조의 LED는 N형 전극을 통해 발광층으로 공급된 전자와, P형 전극을 통해 발광층으로 공급된 정공이 결합하여 광을 발광할 수 있다. 수직형 구조의 LED는 발광층, 발광층 상하에 배치된 N형 전극 및 P형 전극을 포함한다. 수직형 LED 또한 수평형 LED와 마찬가지로, 전극으로부터 공급된 전자 및 정공의 결합으로 광을 발광할 수 있다. 플립형 LED는 수평형 LED와 실질적으로 동일한 구조이다. 다만, 플립형 구조의 LED는 금속 와이어와 같은 매개체를 생략하고, 직접 인쇄회로기판 등에 부착될 수 있다. 이하에서는 설명의 편의를 위해, 복수의 발광 소자(LED)가 수직형 구조인 것으로 가정하여 설명하기로 하나, 이에 제한되지 않는다.
한편, 복수의 발광 소자(LED) 중 제1 서브 화소(SP1)에 배치되는 제1 발광 소자(LED1)는 발광하지 않는 불량 발광 소자일 수 있고, 복수의 서브 화소(SP) 중 제4 서브 화소(SP4)에 배치되는 리페어 발광 소자(LED_R)는 불량인 발광 소자인 제1 발광 소자(LED1)와 동일한 색을 발광할 수 있다.
제1 서브 화소(SP1)에서 제1 반사층(161)과 중첩하는 본딩층(150) 상에 제1 발광 소자(LED1)가 배치된다.
제1 발광 소자(LED1)는 제1 p형 반도체층(121), 제1 발광층(122), 제1 n형 반도체층(123), 제1 p형 전극(124), 제1 n형 전극(125) 및 제1 봉지층(126)을 포함할 수 있다.
제1 서브 화소(SP1)의 본딩층(150) 상에 제1 발광 소자(LED1)의 제1 p형 반도체층(121)이 배치되고, 제1 p형 반도체층(121) 상에 제1 n형 반도체층(123)이 배치된다. 제1 p형 반도체층(121) 및 제1 n형 반도체층(123)은 질화갈륨(GaN)에 n형 또는 p형의 불순물을 주입하여 형성된 층일 수 있다. 예를 들어, 제1 p형 반도체층(121)이 질화갈륨에 p형의 불순물을 주입하여 형성된 층이고, 제1 n형 반도체층(123)이 질화갈륨에 n형의 불순물을 주입하여 형성된 층일 수 있으나, 이에 제한되지 않는다. p형의 불순물은 마그네슘(Mg), 아연(Zn), 베릴륨(Be) 등일 수 있고, n형의 불순물은 실리콘(Si), 게르마늄(Ge), 주석(Sn) 등일 수 있으나, 이에 제한되지 않는다.
제1 p형 반도체층(121) 및 제1 n형 반도체층(123) 사이에 제1 발광층(122)이 배치된다. 제1 발광층(122)은 제1 p형 반도체층(121) 및 제1 n형 반도체층(123)으로부터 정공 및 전자를 공급받아 빛을 발광할 수 있다. 제1 발광층(122)은 단층 또는 다중 양자우물(Multi-Quantum Well; MQW) 구조로 이루어질 수 있고, 예를 들어, 제1 발광층(122)은 인듐 갈륨 질화물(InGaN) 또는 질화갈륨(GaN) 등으로 이루어질 수 있으나, 이에 제한되지 않는다.
제1 p형 반도체층(121)과 본딩층(150) 사이에 제1 p형 전극(124)이 배치된다. 제1 p형 전극(124)은 제1 p형 반도체층(121)과 전기적으로 연결될 수 있다. 제1 p형 전극(124)은 제1 p형 반도체층(121)의 하면에 접할 수 있고, 제1 p형 전극(124)의 하면에 본딩층(150)이 접할 수 있다. 이에, 제1 서브 화소(SP1)에서 트랜지스터(T)는 본딩층(150) 및 복수의 제1 p형 전극(124)을 통해 제1 발광 소자(LED1)와 전기적으로 연결될 수 있다. 구체적으로, 트랜지스터(T)로부터의 전압은 본딩층(150) 및 제1 p형 전극(124)을 통해 제1 발광 소자(LED1)의 제1 p형 반도체층(121)에 인가될 수 있고, 제1 발광 소자(LED1) 각각의 제1 발광층(122)으로 전자 또는 정공이 공급될 수 있다.
제1 n형 반도체층(123) 상에 제1 n형 전극(125)이 배치된다. 제1 n형 전극(125)은 제1 n형 반도체층(123)과 전기적으로 연결될 수 있다. 제1 n형 전극(125)은 제1 n형 반도체층(113)의 상면에 접하여 제1 n형 반도체층(123)과 전기적으로 연결될 수 있다.
도 3을 참조하면, 제1 p형 반도체층(121), 제1 발광층(122), 제1 n형 반도체층(123), 제1 p형 전극(124), 제1 n형 전극(125)의 적어도 일부를 둘러싸는 제1 봉지층(126)이 배치될 수 있다. 제1 봉지층(126)은 절연 물질로 이루어져, 제1 p형 반도체층(121), 제1 발광층(122) 및 제1 n형 반도체층(123)을 보호할 수 있다. 제1 봉지층(126)은 제1 발광층(122)에 인접한 제1 p형 반도체층(121)의 측면 일부 및 제1 발광층(122)에 인접한 제1 n형 반도체층(123)의 측면 일부를 덮도록 배치될 수 있다. 제1 봉지층(126)으로부터 제1 p형 전극(124) 및 제1 n형 전극(125)이 노출될 수 있고, 제1 p형 전극(124)과 본딩층(150) 및 제1 n형 전극(125)과 이후 형성될 공통 전극(CE)을 전기적으로 연결할 수 있다.
제4 서브 화소(SP4)에서 제2 반사층(162)과 중첩하는 본딩층(150) 상에 리페어 발광 소자(LED_R)가 배치된다.
리페어 발광 소자(LED_R)는 제4 p형 반도체층(131), 제4 발광층(132), 제4 n형 반도체층(133), 제4 p형 전극(134), 제4 n형 전극(135) 및 제4 봉지층(135)을 포함할 수 있다.
리페어 발광 소자(LED_R)의 제4 p형 반도체층(131), 제4 발광층(132), 제4 n형 반도체층(133), 제4 p형 전극(134), 제4 n형 전극(135) 및 제4 봉지층(136)은 제1 발광 소자(LED1)의 제1 p형 반도체층(121), 제1 발광층(122), 제1 n형 반도체층(123), 제1 p형 전극(124), 제1 n형 전극(125) 및 제1 봉지층(126)과 실질적으로 동일하므로, 중복 설명은 생략한다.
복수의 발광 소자(LED) 상에 제2 평탄화층(116)이 배치된다. 제2 평탄화층(116)은 발광 소자(LED)가 배치된 기판(110)의 상부를 평탄화하며, 본딩층(150)과 함께 발광 소자(LED)를 기판(110) 상에 고정할 수 있다.
도 3을 참조하면, 복수의 발광 소자(LED) 상에 공통 전극(CE)이 배치된다. 공통 전극(CE)은 서로 연결되어, 복수의 발광 소자(LED)로 전압을 인가할 수 있다. 이에, 공통 전극(CE)은 불량 서브 화소에 배치된 발광 소자 및 리페어 발광 소자(LED_R)에 연결되어 리페어 발광 소자(LED_R)로 전압을 인가할 수 있다. 구체적으로, 공통 전극(CE)은 제1 발광 소자(LED) 및 리페어 발광 소자(LED_R)에 연결되어 전압을 인가할 수 있다.
공통 전극(CE)은 제1 발광층(122) 및 제4 발광층(132)에서 발광된 광을 투과시키기 위해 인듐 주석 산화물(Indium Tin Oxide; ITO), 인듐 아연 산화물(Indium Zin Oxide; IZO), 인듐 주석 아연 산화물(Indium Tin Zinc Oxide; ITZO), 아연 산화물(Zinc Oxide; ZnO) 및 주석 산화물(Tin Oxide; TO) 계열의 투명 도전성 산화물로 이루어질 수 있으나, 이에 제한되지 않는다.
공통 전극(CE)은 제2 평탄화층(116)에 형성된 컨택홀을 통해 중간 배선(170)과 연결되고, 중간 배선(170)은 제1 평탄화층(115)에 형성된 컨택홀을 통해 저전위 전원 배선(VSSL)에 연결되어 공통 전압을 전달받을 수 있다. 또한, 공통 전극은 공통 전압을 복수의 발광 소자(LED)에 전달할 수 있다.
공통 전극(CE) 및 제2 평탄화층(116) 상에 뱅크(119)가 배치된다. 뱅크(119)는 서로 인접한 복수의 서브 화소(SP)을 구분하기 위한 절연층이다. 뱅크(119)는 복수의 서브 화소(SP) 상에 배치되고, 복수의 발광 소자(LED)의 상면을 오픈시킬 수 있다.
뱅크(119)는 블랙 물질을 포함하는 유기 절연 물질로 이루어질 수 있으나, 이에 제한되지 않는다. 뱅크(119)가 블랙 물질을 포함함에 따라, 뱅크(119)는 뱅크(119) 하부에 배치된 구성요소에 의한 외광 반사를 방지할 수 있다.
뱅크(119) 및 공통 전극(CE) 상에 제3 평탄화층(117)이 배치될 수 있다. 제3 평탄화층(117)은 투명한 절연층일 수 있다. 제3 평탄화층(117)은 유기 물질로 이루어질 수 있고, 예를 들어, 폴리이미드(Polyimide) 또는 포토아크릴(Photo Acryl)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
제3 평탄화층(117)은 뱅크(119)가 오픈된 영역을 충진하며 표시 장치(100)의 상부를 평탄화 할 수 있다.
이하에서는 도 4a 내지 도 4c를 참조하여 본 명세서의 일 실시예에 따른 표시 장치(100)의 제조 방법을 상세히 설명하기로 한다.
도 4a 내지 도 4c는 본 명세서의 일 실시예에 따른 표시 장치의 제조 공정을 설명하기 위한 단면도이다.
도 4a를 참조하면, 복수의 제1 반사층(161), 제2 반사층(162), 중간 배선(170), 복수의 본딩층(150), 트랜지스터(T) 및 스토리지 커패시터(Cst)이 배치된 기판(110) 상에 복수의 발광 소자(LED)를 전사할 수 있다. 먼저 복수의 서브 화소(SP) 중 제1 서브 화소(SP1), 제2 서브 화소(SP2), 및 제3 서브 화소(SP3)에 배치된 제1 반사층(161)에 중첩하도록 복수의 발광 소자(LED)를 배치할 수 있다.
도 4a에 도시된 바와 같은 상태인 제1 서브 화소(SP1), 제2 서브 화소(SP2), 및 제3 서브 화소(SP3)에 복수의 발광 소자(LED)가 기판 상에 전사된 이후, 점등 검사를 진행한다. 예를 들어 비접촉식 전계 방식으로 복수의 발광 소자(LED)의 정상 유무를 판별할 수 있다. 복수의 서브 화소(SP) 중 정상적으로 발광하지 않는 불량 서브 화소가 검출된 경우, 리페어 발광 소자(LED_R)를 추가적으로 전사할 수 있다.
이어서, 도 4b를 참조하면, 제4 서브 화소(SP4)에서 제2 반사층(162)과 중첩하는 영역에 본딩층(150)을 배치하고, 본딩층(150) 상에 리페어 발광 소자(LED_R)를 배치할 수 있다. 이에, 본딩층(150) 상부에 배치된 리페어 발광 소자(LED_R)와 본딩층(150) 하부에 배치된 제2 반사층(162)은 전기적으로 연결될 수 있다. 이때, 리페어 발광 소자(LED_R)는 제4 서브 화소(SP4)에 불량 서브 화소에 배치된 발광 소자인 제1 발광 소자(LED1)와 동일한 색을 발광하는 발광 소자일 수 있다.
다음으로, 불량 서브 화소인 제1 서브 화소(SP1)에 배치된 제1 반사층(161)에 레이저를 조사하여 연결층(190)과 제1 반사층(161)을 컨택시킨다. 예를 들어, 제1 서브 화소(SP1)에 배치된 제1 반사층(161)과 연결층(190)이 중첩하는 영역에서 제1 반사층(161)과 연결층(190)을 연결하는 레이저 웰딩 공정을 진행할 수 있다. 이에, 연결층(190)은 제1 반사층(161)과 전기적으로 연결될 수 있고, 리페어 발광 소자(LED_R)는 제2 반사층(162), 연결층(190) 및 제1 반사층(161)을 통해 제1 서브 화소(SP1)에 배치된 트랜지스터(T)와 전기적으로 연결될 수 있다. 따라서, 제1 서브 화소(SP1)에 배치된 트랜지스터(T)는 리페어 발광 소자(LED_R)를 구동할 수 있다.
도 4c를 참조하면, 복수의 발광 소자(LED) 전면에 제2 평탄화층(116)을 형성한다. 이때, 제2 평탄화층(116)에는 공통 전극(CE)과 중간 배선(170)을 연결하기 위한 컨택홀이 배치될 수 있다.
다음으로, 제2 평탄화층(116) 및 복수의 발광 소자(LED) 상에 공통 전극(CE) 및 뱅크(119)가 배치된다. 공통 전극(CE)은 복수의 서브 화소(SP)에서 복수의 발광 소자(LED) 사이에 연장되어 배치될 수 있고, 중간 배선(170)을 통해 저전위 전원 배선(VSSL)과 연결될 수 있다.
공통 전극(CE) 및 제2 평탄화층(116) 상에 뱅크(119)가 배치된다. 뱅크(119)는 리페어 발광 소자(LED_R)을 포함하는 복수의 발광 소자(LED)의 상면을 오픈시킬 수 있다.
이후 뱅크(119) 및 공통 전극(CE) 상에 제3 평탄화층(117)이 배치될 수 있다.
일반적으로 기판 상에 배치된 복수의 서브 화소에서는 정상적으로 발광하지 않는 불량 서브 화소가 발생할 수 있다. 이에, 불량 서브 화소에 대한 리페어를 진행하기 위해 복수의 서브 화소 각각에 동일한 색을 발광하는 복수의 발광 소자를 배치였다. 예를 들어, 복수의 서브 화소가 적색 서브 화소, 녹색 서브 화소 및 청색 서브 화소로 구성되는 경우, 기판 상에 2개의 적색 발광 소자, 2개의 녹색 발광 소자 및 2개의 청색 발광 소자를 배치하였다. 이에, 불량 서브 화소가 발생한 경우, 복수의 서브 화소에서 불량 발광 소자 대신 불량 발광 소자와 동일한 색을 발광하는 리페어 발광 소자를 구동하였다. 한편, 리페어 발광 소자를 각각의 서브 화소에 대응하여 배치하는 경우, 리페어 발광 소자의 배치 공간을 확보하기 위해 별도의 영역이 요구되었고, 따라서, 정상 발광하는 발광 소자 간의 거리가 이격됨에 따라, 고해상도 표시 장치의 구현에 어려움이 발생하였다.
이에, 본 명세서의 일 실시예에 따른 표시 장치(100)에서는 기판(110) 상에 통합 리페어 영역을 배치한다. 예를 들어, 표시 장치(100)가 적색 서브 화소, 녹색 서브 화소 및 청색 서브 화소로 구성되는 경우, 복수의 서브 화소(SP)는 적색 서브 화소인 제1 서브 화소(SP1), 녹색 서브 화소인 제2 서브 화소(SP2), 청색 서브 화소인 제3 서브 화소(SP3) 및 리페어를 위한 영역인 제4 서브 화소(SP4)를 포함한다. 이에, 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)에 발광 소자(LED)를 먼저 전사한 이후, 점등 검사를 진행하여 정상적으로 발광하지 않는 불량 서브 화소가 검출된 경우에 대하여, 제4 서브 화소(SP4)에 리페어 발광 소자(LED_R)를 선택적으로 배치할 수 있다. 이후, 제4 서브 화소(SP4)에 배치된 리페어 발광 소자(LED_R)와 불량 서브 화소에 배치된 트랜지스터(T)를 전기적으로 연결하여 불량 서브 화소 대신 제4 서브 화소(SP4)에 배치된 리페어 발광 소자(LED_R)를 구동할 수 있다. 따라서, 본 명세서의 일 실시예에 따른 표시 장치(100)에서는 리페어 발광 소자(LED_R)의 배치 공간을 축소하여 복수의 발광 소자(LED)를 한정된 공간 내에 집적시킬 수 있고 높은 PPI(Pixel Per Inch)를 갖는 고해상도 표시장치를 구현할 수 있다.
또한, 본 명세서의 일 실시예에 따른 표시 장치(100)에서 복수의 제1 반사층(161) 및 제2 반사층(162)은 복수의 발광 소자(LED)에서 발광된 광을 복수의 발광 소자(LED) 상부로 반사시킬 수 있고, 불량 서브 화소의 리페어를 위해 사용될 수 있다. 예를 들어, 제1 서브 화소(SP1)가 불량인 경우, 제1 발광 소자(LED1) 및 제1 발광 소자(LED1)와 연결된 제1 반사층(161)을 연결층(190)을 통해 리페어 발광 소자(LED_R)와 연결하여 제1 서브 화소(SP1)를 리페어할 수 있다. 이에, 본 명세서의 일 실시예에 따른 표시 장치(100)에서는 별도의 리페어 배선을 배치하지 않고, 복수의 제1 반사층(161) 및 제2 반사층(162)를 사용하여 복수의 서브 화소(SP)의 리페어를 진행할 수 있다.
도 5는 본 명세서의 다른 실시예에 따른 표시 장치의 확대 평면도이다. 도 6은 도 5의 B-B'에 따른 단면도이다. 도 5 및 도 6의 표시 장치(500)는 도 1 내지 도 4의 표시 장치(100)와 비교하여 복수의 서브 화소(SP), 복수의 제1 반사층(561), 본딩층(550), 제2 평탄화층(516), 제3 평탄화층(517), 연결층(590), 뱅크(519), 공통 전극(CE), 및 복수의 발광 소자(LED)만이 상이하다는 점을 제외하면, 다른 구성은 실질적으로 동일하므로, 중복 설명은 생략한다.
도 5 및 도 6을 참조하면, 표시 장치(500)에는 복수의 서브 화소(SP)가 배치된다. 복수의 서브 화소(SP)는 제1 서브 화소(SP1), 제2 서브 화소(SP2), 제3 서브 화소(SP3) 및 제4 서브 화소(SP4)를 포함할 수 있다.
복수의 서브 화소(SP) 중 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)는 서로 다른 색의 광을 발광하도록 구성될 수 있다. 한편, 제4 서브 화소(SP4)는 비발광 서브 화소일 수 있다. 예를 들어, 제4 서브 화소(SP4)는 복수의 발광 소자(LED)가 배치되지 않는 화소일 수 있다.
도 6을 참조하면, 층간 절연층(113) 상에 연결층(590)이 배치될 수 있다.
연결층(590)은 제2 반사층(162)과 전기적으로 연결될 수 있다. 한편, 연결층(590)은 복수의 제1 반사층(561)과 절연된 상태일 수 있다.
도 6을 참조하면, 연결층(590) 상에 제1 패시베이션층(114) 및 제1 평탄화층(115)이 배치될 수 있으며, 제1 평탄화층(115) 상에 복수의 제1 반사층(561) 및 제2 반사층(162)이 배치될 수 있다.
복수의 제1 반사층(161)은 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3) 각각에서 복수의 발광 소자(LED)와 복수의 트랜지스터(T) 사이에 배치되고, 복수의 트랜지스터(T)와 전기적으로 연결될 수 있다.
한편, 복수의 제1 반사층(161)은 하부에 배치되는 연결층(590)과 절연된 상태일 수 있다. 이에, 연결층(590) 및 제2 반사층(162)은 복수의 트랜지스터(T)와 절연된 상태일 수 있으며, 전기적으로 플로팅된 상태일 수 있다.
복수의 제1 반사층(561) 및 제2 반사층(562) 상에 복수의 본딩층(650)이 배치된다. 복수의 본딩층(650)은 복수의 서브 화소(SP) 중 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)에만 배치될 수 있다.
복수의 본딩층(650)은 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)에 배치된 복수의 발광 소자(LED) 각각을 전기적으로 연결할 수 있다. 이에, 복수의 본딩층(550)을 통해 복수의 트랜지스터(T)와 복수의 발광 소자(LED) 각각은 전기적으로 연결될 수 있다.
복수의 본딩층(650) 상에 복수의 발광 소자(LED)가 배치된다. 복수의 발광 소자(LED)는 복수의 서브 화소(SP) 중 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)에만 배치될 수 있다. 예를 들어, 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3) 각각에는 제1 발광 소자(LED1), 제2 발광 소자(LED2) 및 제3 발광 소자(LED3)가 배치될 수 있다.
제1 발광 소자(LED1), 제2 발광 소자(LED2) 및 제3 발광 소자(LED3)는 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)에서서 복수의 본딩층(650)과 중첩하는 영역에 배치될 수 있다.
복수의 발광 소자(LED) 상에 제2 평탄화층(516)이 배치된다. 제2 평탄화층(516)은 발광 소자(LED)가 배치된 기판(110)의 상부를 평탄화하며, 본딩층(550)과 함께 발광 소자(LED)를 기판(110) 상에 고정할 수 있다. 이에, 제2 평탄화층(516)은 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)에서 제1 발광 소자(LED1), 제2 발광 소자(LED2) 및 제3 발광 소자(LED3)가 배치된 영역을 제외한 영역에 배치될 수 있다. 반면, 제2 평탄화층(516)은 제4 서브 화소(SP4)의 전체 영역과 중첩하는 영역에 배치될 수 있다.
복수의 발광 소자(LED) 상에 공통 전극(CE)이 배치된다. 공통 전극(CE) 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)에서 복수의 발광 소자(LED)로 공통 전압을 인가할 수 있다. 한편, 도 6에서는 공통 전극(CE)이 제4 서브 화소(SP4) 상에 배치되는 것으로 도시하였으나, 공통 전극(CE)은 이에 제한되지 않고, 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3) 상에만 배치될 수도 있다.
공통 전극(CE) 및 제2 평탄화층(516) 상에 뱅크(519)가 배치된다. 뱅크(519)는 복수의 서브 화소(SP) 상에 배치되며, 뱅크(519)는 복수의 발광 소자(LED)와 중첩하는 영역이 오픈될 수 있다. 이때, 뱅크(519)는 복수의 발광 소자(LED)가 배치되지 않는 서브 화소인 제4 서브 화소(SP4)의 전체를 덮을 수 있다. 이에, 뱅크(519)는 제4 서브 화소(SP4)에서 배치된 제2 반사층(162)과 같은 금속에 의한 외광 반사를 방지할 수 있다.
뱅크(519) 및 공통 전극(CE) 상에 제3 평탄화층(517)이 배치될 수 있다. 제3 평탄화층(517)은 뱅크(519)가 오픈된 영역을 충진하며 표시 장치(500)의 상부를 평탄화 할 수 있다.
본 명세서의 다른 실시예에 따른 표시 장치(500)에서는 기판(110) 상에 통합 리페어 영역을 배치한다. 이에, 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)에 발광 소자(LED)를 먼저 전사한 이후, 점등 검사를 진행하여 발광 소자(LED)의 정상 유무를 판별한다. 따라서, 복수의 서브 화소(SP)에서 불량 서브 화소가 검출되지 않은 경우 별도의 리페어를 진행하지 않을 수 있다. 즉, 표시 장치(500)에 배치된 복수의 발광 화소(LED)가 모두 정상으로 판별된 경우, 복수의 서브 화소(SP) 중 리페어 발광 소자의 배치를 위한 영역인 제4 서브 화소(SP4)만이 비발광 영역일 수 있다. 이에, 본 명세서의 다른 실시예에 따른 표시 장치(500)에서는 불량 서브 화소에 대한 리페어를 진행하기 위해 복수의 서브 화소 각각에 동일한 색을 발광하는 복수의 발광 소자를 배치하는 경우와 비교하여 리페어 발광 소자(LED_R)의 배치 공간이 축소될 수 있고, 한정된 영역에 복수의 발광 소자(LED)를 집적시킬 수 있어 높은 PPI(Pixel Per Inch)를 갖는 고해상도 표시 장치(500)를 구현할 수 있다.
본 명세서의 다양한 실시예들에 따른 표시 장치는 다음과 같이 설명될 수 있다.
본 명세서의 일 실시예에 따른 표시 장치는 복수의 화소가 배치된 표시 영역 및 비표시 영역을 포함하는 기판, 표시 영역에 배치되고, 제1 서브 화소, 제2 서브 화소, 제3 서브 화소 및 제4 서브 화소를 포함하는 복수의 서브 화소, 제1 서브 화소, 제2 서브 화소 및 제3 서브 화소 각각에 배치된 복수의 발광 소자, 제1 서브 화소, 제2 서브 화소 및 제3 서브 화소 각각에 배치된 복수의 트랜지스터, 제1 서브 화소, 제2 서브 화소 및 제3 서브 화소 각각에서 복수의 발광 소자와 복수의 트랜지스터 사이에 배치되고, 복수의 트랜지스터와 전기적으로 연결된 복수의 제1 반사층, 제4 서브 화소에서 제1 반사층과 동일 층 상에 배치된 제2 반사층 및 복수의 제1 반사층 및 제2 반사층과 중첩하도록 배치된 연결층을 포함한다.
본 명세서의 다른 특징에 따르면, 복수의 발광 소자는 복수의 제1 반사층을 통해 복수의 트랜지스터와 전기적으로 연결될 수 있다.
본 명세서의 또 다른 특징에 따르면, 제1 서브 화소, 제2 서브 화소 및 제3 서브 화소는 서로 다른 색의 광을 발광하도록 구성될 수 있다.
본 명세서의 또 다른 특징에 따르면, 제4 서브 화소는 비발광 서브 화소일 수 있다.
본 명세서의 또 다른 특징에 따르면, 연결층은 복수의 제1 반사층과 절연되고, 제2 반사층과 전기적으로 연결될 수 있다.
본 명세서의 또 다른 특징에 따르면, 복수의 서브 상에 배치되고, 블랙 물질을 포함하고, 복수의 발광 소자와 중첩하는 영역이 오픈된 뱅크를 더 포함하고, 뱅크는 제4 서브 화소의 전체를 덮을 수 있다.
본 명세서의 또 다른 특징에 따르면, 연결층 및 제2 반사층은 전기적으로 플로팅될 수 있다.
본 명세서의 또 다른 특징에 따르면, 제1 서브 화소, 제2 서브 화소 및 제3 서브 화소 중 어느 하나는 불량 서브 화소이고, 복수의 발광 소자는 불량 서브 화소에 배치된 발광 소자와 동일한 색의 광을 발광하는 리페어 발광 소자를 더 포함할 수 있다.
본 명세서의 또 다른 특징에 따르면, 리페어 발광 소자는 복수의 트랜지스터 중 불량 서브 화소에 배치된 트랜지스터와 전기적으로 연결될 수 있다.
본 명세서의 또 다른 특징에 따르면, 연결층은 불량 서브 화소에 배치된 제1 반사층과 전기적으로 연결될 수 있다.
본 명세서의 또 다른 특징에 따르면, 불량 서브 화소에 배치된 발광 소자와 리페어 발광 소자에 연결된 공통 전극을 더 포함할 수 있다.
본 명세서의 또 다른 특징에 따르면, 제1 반사층 및 제2 반사층과 동일 층 상에 배치되고, 공통 전극과 연결된 중간 배선 및 중간 배선 아래에 배치되고, 중간 배선과 연결된 저전위 전원 배선을 더 포함할 수 있다.
본 명세서의 또 다른 특징에 따르면, 복수의 서브 상에 배치되고, 블랙 물질을 포함하는 뱅크를 더 포함하고, 뱅크는 복수의 발광 소자 및 리페어 발광 소자의 상면을 오픈시킬 수 있다.
본 명세서의 또 다른 특징에 따르면, 연결층은 복수의 트랜지스터의 소스 전극 또는 드레인 전극과 동일한 물질로 이루어질 수 있다.
이상 첨부된 도면을 참조하여 본 명세서의 실시예들을 더욱 상세하게 설명하였으나, 본 명세서는 반드시 이러한 실시예로 국한되는 것은 아니고, 본 명세서의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 명세서에 개시된 실시예들은 본 명세서의 기술 사상을 제한하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 명세서의 기술 사상의 범위가 제한되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 제한적이 아닌 것으로 이해해야만 한다.
100, 500: 표시 장치
110: 기판
111: 버퍼층
112: 게이트 절연층
113: 층간 절연층
114: 제1 패시베이션층
115: 제1 평탄화층
116, 516: 제2 평탄화층
117, 517: 제3 평탄화층
119, 519: 뱅크
121: 제1 p형 반도체
122: 제1 발광층
123: 제1 n형 반도체층
124: 제1 p형 전극
125: 제1 n형 전극
126: 제1 봉지층
131: 제4형 반도체층
132: 제4 발광층
133: 제4 n형 반도체층
134: 제4 p형 전극
135: 제4 n형 전극
135: 제4 봉지층
150: 본딩층
161: 제1 반사층
162: 제2 반사층
170: 중간 배선
190: 연결층
LED: 발광 소자
LED1: 제1 발광 소자
LED2: 제2 발광 소자
LED3: 제3 발광 소자
LED_R: 리페어 발광 소자
SP: 서브 화소
SP1: 제1 서브 화소
SP2: 제2 서브 화소
SP3: 제3 서브 화소
SP4: 제4 서브 화소
PN: 표시 패널
CE: 공통 전극
LS: 차광층
T: 트랜지스터
T1: 제1 트랜지스터
T2: 제2 트랜지스터
T3: 제3 트랜지스터
Cst: 스토리지 커패시터
SC1: 제1 커패시터 전극
SC2: 제2 커패시터 전극
SC3: 제3 커패시터 전극
VSSL: 저전위 전원 배선
PN: 표시 패널
GD: 게이트 구동부
DD: 데이터 구동부
TC: 타이밍 컨트롤러

Claims (14)

  1. 복수의 화소가 배치된 표시 영역 및 비표시 영역을 포함하는 기판;
    상기 표시 영역에 배치되고, 제1 서브 화소, 제2 서브 화소, 제3 서브 화소 및 제4 서브 화소를 포함하는 복수의 서브 화소;
    상기 제1 서브 화소, 상기 제2 서브 화소 및 상기 제3 서브 화소 각각에 배치된 복수의 발광 소자;
    상기 제1 서브 화소, 상기 제2 서브 화소 및 상기 제3 서브 화소 각각에 배치된 복수의 트랜지스터;
    상기 제1 서브 화소, 상기 제2 서브 화소 및 상기 제3 서브 화소 각각에서 상기 복수의 발광 소자와 상기 복수의 트랜지스터 사이에 배치되고, 상기 복수의 트랜지스터와 전기적으로 연결된 복수의 제1 반사층;
    상기 제4 서브 화소에서 상기 제1 반사층과 동일 층 상에 배치된 제2 반사층; 및
    상기 복수의 제1 반사층 및 상기 제2 반사층과 중첩하도록 배치된 연결층을 포함하는, 표시 장치.
  2. 제1항에 있어서,
    상기 복수의 발광 소자는 상기 복수의 제1 반사층을 통해 상기 복수의 트랜지스터와 전기적으로 연결된, 표시 장치.
  3. 제1항에 있어서,
    상기 제1 서브 화소, 상기 제2 서브 화소 및 상기 제3 서브 화소는 서로 다른 색의 광을 발광하도록 구성된, 표시 장치.
  4. 제3항에 있어서,
    상기 제4 서브 화소는 비발광 서브 화소인, 표시 장치.
  5. 제3항에 있어서,
    상기 연결층은 상기 복수의 제1 반사층과 절연되고, 상기 제2 반사층과 전기적으로 연결된, 표시 장치.
  6. 제3항에 있어서,
    상기 복수의 서브 상에 배치되고, 블랙 물질을 포함하고, 상기 복수의 발광 소자와 중첩하는 영역이 오픈된 뱅크를 더 포함하고,
    상기 뱅크는 상기 제4 서브 화소의 전체를 덮는, 표시 장치.
  7. 제3항에 있어서,
    상기 연결층 및 상기 제2 반사층은 전기적으로 플로팅된, 표시 장치.
  8. 제1항에 있어서,
    상기 제1 서브 화소, 상기 제2 서브 화소 및 상기 제3 서브 화소 중 어느 하나는 불량 서브 화소이고,
    상기 복수의 발광 소자는 상기 불량 서브 화소에 배치된 발광 소자와 동일한 색의 광을 발광하는 리페어 발광 소자를 더 포함하는, 표시 장치.
  9. 제8항에 있어서,
    상기 리페어 발광 소자는 상기 복수의 트랜지스터 중 상기 불량 서브 화소에 배치된 트랜지스터와 전기적으로 연결된, 표시 장치.
  10. 제9항에 있어서,
    상기 연결층은 상기 불량 서브 화소에 배치된 상기 제1 반사층과 전기적으로 연결된, 표시 장치.
  11. 제9항에 있어서,
    상기 불량 서브 화소에 배치된 발광 소자와 상기 리페어 발광 소자에 연결된 공통 전극을 더 포함하는, 표시 장치.
  12. 제11항에 있어서,
    상기 제1 반사층 및 상기 제2 반사층과 동일 층 상에 배치되고, 상기 공통 전극과 연결된 중간 배선; 및
    상기 중간 배선 아래에 배치되고, 상기 중간 배선과 연결된 저전위 전원 배선을 더 포함하는, 표시 장치.
  13. 제9항에 있어서,
    상기 복수의 서브 상에 배치되고, 블랙 물질을 포함하는 뱅크를 더 포함하고,
    상기 뱅크는 상기 복수의 발광 소자 및 상기 리페어 발광 소자의 상면을 오픈시키는, 표시 장치.
  14. 제1항에 있어서,
    상기 연결층은 상기 복수의 트랜지스터의 소스 전극 또는 드레인 전극과 동일한 물질로 이루어진, 표시 장치.

KR1020230011840A 2023-01-30 2023-01-30 표시 장치 KR20240119598A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020230011840A KR20240119598A (ko) 2023-01-30 2023-01-30 표시 장치
US18/416,530 US20240258281A1 (en) 2023-01-30 2024-01-18 Display device
CN202410118658.6A CN118412365A (zh) 2023-01-30 2024-01-29 显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020230011840A KR20240119598A (ko) 2023-01-30 2023-01-30 표시 장치

Publications (1)

Publication Number Publication Date
KR20240119598A true KR20240119598A (ko) 2024-08-06

Family

ID=91963953

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020230011840A KR20240119598A (ko) 2023-01-30 2023-01-30 표시 장치

Country Status (3)

Country Link
US (1) US20240258281A1 (ko)
KR (1) KR20240119598A (ko)
CN (1) CN118412365A (ko)

Also Published As

Publication number Publication date
CN118412365A (zh) 2024-07-30
US20240258281A1 (en) 2024-08-01

Similar Documents

Publication Publication Date Title
KR102025835B1 (ko) 표시 장치 및 유기 발광 표시 장치
KR102722115B1 (ko) 유기 발광 다이오드 표시 장치 및 그 제조 방법
US9954009B2 (en) Display device
US20220302096A1 (en) Display device
KR102650144B1 (ko) 표시 장치 및 표시 장치 제조 방법
US20240258281A1 (en) Display device
KR102182538B1 (ko) 표시 장치 및 유기 발광 표시 장치
US20240145634A1 (en) Display device
EP4391052A1 (en) Display device
US20240258291A1 (en) Display device
US20240222559A1 (en) Light emitting element and display device including the same
US20240204157A1 (en) Display device
US12094919B2 (en) Display device including reflective layers and light conversion layer on bottom of LED reflective layer on top of LED
CN113130566B (zh) 有机发光二极管显示装置
US20240222200A1 (en) Display device
US20240260385A1 (en) Display apparatus
KR20240094825A (ko) 표시 장치
KR20240103342A (ko) 표시 장치
KR20240104657A (ko) 표시 장치
KR20240106296A (ko) 표시 장치
KR20240118564A (ko) 표시 장치 및 그 제조 방법
KR20230153785A (ko) 양면 발광형 투명 표시 장치
KR20240062744A (ko) 표시 장치 및 표시 장치의 제조 방법
KR20240080281A (ko) 표시 장치 및 표시 장치의 제조 방법
CN115377139A (zh) 显示设备