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KR20230166782A - 칩 가드를 구비하는 반도체 웨이퍼 - Google Patents

칩 가드를 구비하는 반도체 웨이퍼 Download PDF

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Publication number
KR20230166782A
KR20230166782A KR1020220067243A KR20220067243A KR20230166782A KR 20230166782 A KR20230166782 A KR 20230166782A KR 1020220067243 A KR1020220067243 A KR 1020220067243A KR 20220067243 A KR20220067243 A KR 20220067243A KR 20230166782 A KR20230166782 A KR 20230166782A
Authority
KR
South Korea
Prior art keywords
guard
chip
semiconductor wafer
substrate
layer
Prior art date
Application number
KR1020220067243A
Other languages
English (en)
Inventor
장헌용
박선주
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020220067243A priority Critical patent/KR20230166782A/ko
Priority to US17/978,645 priority patent/US20230387040A1/en
Priority to CN202310429527.5A priority patent/CN117153790A/zh
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Abstract

일 실시예에 있어서, 반도체 웨이퍼는 기판 상에서 배치되는 적어도 하나의 칩 영역, 상기 기판 상에서 상기 적어도 하나의 칩 영역의 외부에 위치하는 칩 실링 영역에 배치되는 제1 칩 가드, 상기 기판 상에서 상기 칩 실링 영역의 외부에 위치하는 스크라이브 레인 영역에 배치되는 제2 칩 가드, 및 상기 스크라이브 레인 영역에 배치되고, 상기 기판의 접지용 웰과 전기적으로 연결되는 접지 라인을 포함하는 테스트 회로 패턴을 포함한다. 상기 제2 칩 가드는 상기 테스트 회로 패턴의 상기 접지 라인과 전기적으로 연결되는 접지 배선층을 구비한다.

Description

칩 가드를 구비하는 반도체 웨이퍼{semiconductor wafer having chip guard}
본 개시(disclosure)는 칩 가드를 구비하는 반도체 웨이퍼에 관한 것이다.
반도체 집적 공정을 통해, 반도체 웨이퍼 상에 스크라이브 레인 영역을 경계로 서로 구분되는 복수의 반도체 칩 영역이 형성될 수 있다. 상기 복수의 반도체 칩 영역은 웨이퍼 쏘잉(sawing) 공정을 통해, 복수의 반도체 칩으로 분리될 수 있다. 한편, 상기 복수의 반도체 칩 영역은 내부의 집적 회로를 보호하기 위해 상기 복수의 반도체 칩 영역의 외곽 영역에 가드링과 같은 보호 구조물을 구비할 수 있다. 상기 가드링은 상기 복수의 반도체 칩 영역의 외부로부터 상기 복수의 반도체 칩 영역 내부로 습기가 침투하는 것을 차단하여, 상기 집적 회로가 상기 습기에 의해 손상받는 것을 방지할 수 있다.
본 개시의 실시 예는 적어도 하나의 칩 영역에 대한 효과적인 실링 기능을 수행하는 칩 가드를 포함하는 반도체 웨이퍼를 제공한다.
본 개시의 일 관점에 따르는 반도체 웨이퍼는 기판 상에서 배치되는 적어도 하나의 칩 영역, 상기 기판 상에서 상기 적어도 하나의 칩 영역의 외부에 위치하는 칩 실링 영역에 배치되는 제1 칩 가드, 상기 기판 상에서 상기 칩 실링 영역의 외부에 위치하는 스크라이브 레인 영역에 배치되는 제2 칩 가드, 및 상기 스크라이브 레인 영역에 배치되고, 상기 기판의 접지용 웰과 전기적으로 연결되는 접지 라인을 포함하는 테스트 회로 패턴을 포함한다. 상기 제2 칩 가드는 상기 테스트 회로 패턴의 상기 접지 라인과 전기적으로 연결되는 접지 배선층을 구비한다.
본 개시의 다른 관점에 따르는 반도체 웨이퍼는 기판 상에서 배치되는 적어도 하나의 칩 영역, 상기 기판 상에서 상기 적어도 하나의 칩 영역 외부의 스크라이브 레인 영역에 배치되는 칩 가드, 및 상기 스크라이브 레인 영역에 배치되고, 상기 기판의 접지 웰과 전기적으로 연결되는 접지 라인을 포함하는 테스트 회로 패턴을 포함한다. 상기 칩 가드는 상기 접지 라인과 전기적으로 연결되는 접지 배선층을 구비한다.
본 개시의 일 실시 예에 따르는 반도체 웨이퍼는 적어도 하나의 칩 영역의 외부에 배치되는 다양한 칩 가드들을 포함할 수 있다. 상기 다양한 칩 가드들 중 일부는 상기 스크레이브 레인 영역에 배치되는 테스트 회로 패턴의 접지 라인과 전기적으로 연결됨으로써, 전기적으로 안정화될 수 있다. 상기 반도체 웨이퍼가 상기 다양한 칩 가드들을 구비함으로써, 상기 적어도 하나의 칩 영역이 외부 환경으로부터 효과적으로 보호될 수 있다.
도 1은 본 개시의 일 실시 예에 따르는 반도체 웨이퍼를 개략적으로 나타내는 평면도이다.
도 2는 본 개시의 일 실시 예에 따르는 반도체 웨이퍼의 일 칩 영역 및 일 주변 영역에 배치되는 구성 요소를 개략적으로 나타내는 평면도이다.
도 3은 도 2의 반도체 웨이퍼를 Ⅰ-Ⅰ'로 절취한 단면도이다.
도 4는 도 2의 반도체 웨이퍼를 Ⅱ-Ⅱ'로 절취한 단면도이다.
도 5는 도 1 내지 도 3의 제1 칩 가드를 개략적으로 나타내는 사시도이다.
도 6은 도 1 내지 도 3의 제2 칩 가드를 개략적으로 나타내는 사시도이다.
도 7은 도 1 내지 도 3의 칩 보호 구조물을 개략적으로 나타내는 사시도이다.
도 8은 본 개시의 다른 실시 예에 따르는 반도체 웨이퍼를 개략적으로 나타내는 단면도이다.
도 9는 본 개시의 또다른 실시 예에 따르는 반도체 웨이퍼를 개략적으로 나타내는 단면도이다.
본 출원 명세서의 기재에서 사용하는 용어들은 제시된 실시 예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다. 본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 본 개시의 일 실시 예에 따르는 반도체 웨이퍼를 개략적으로 나타내는 평면도이다. 반도체 웨이퍼(1)는 적어도 하나의 칩 영역(10A, 10B, 10C, 10D), 칩 실링 영역(20A, 20B, 20C, 20D), 및 스크라이브 레인 영역(30)을 포함할 수 있다. 도 1을 참조하면, 일 실시 예로서, 4개의 칩 영역(10A, 10B, 10C, 10D), 4개의 칩 실링 영역(20A, 20B, 20C, 20D) 및 서로 다른 칩 실링 영역(20A, 20B, 20C, 20D) 사이의 스크라이브 레인 영역(30)이 개시된다.
적어도 하나의 칩 영역(10A, 10B, 10C, 10D)에는 각각 반도체 칩이 형성될 수 있다. 적어도 하나의 칩 영역(10A, 10B, 10C, 10D)에 각각 형성되는 반도체 칩은 실질적으로 서로 동일할 수 있다. 상기 반도체 칩은 도 2 내지 도 7과 관련하여 후술하는 바와 같이, 상기 반도체 칩의 동작에 관련된 다양한 집적 회로(100)를 포함할 수 있다. 반도체 웨이퍼(1) 상에 집적 회로(100)가 각각 완성된 후에, 반도체 웨이퍼(1)가 적어도 하나의 칩 영역(10A, 10B, 10C, 10D) 별로, 분리됨으로써, 상기 반도체 칩이 칩의 형태로 제공될 수 있다.
칩 실링 영역(20A, 20B, 20C, 20D)은 적어도 하나의 칩 영역(10A, 10B, 10C, 10D)의 외부에 각각 위치할 수 있다. 칩 실링 영역(20A, 20B, 20C, 20D)은 적어도 하나의 칩 영역(10A, 10C, 10C, 10D)과 각각 제1 경계(E1)를 이룰 수 있으며, 스크라이브 레인 영역(30)과 각각 제2 경계(E2)를 이룰 수 있다. 칩 실링 영역(20A, 20B, 20C, 20D)은 적어도 하나의 칩 영역(10A, 10B, 10C, 10D)을 각각 둘러싸도록 위치할 수 있으며, 도 2 내지 도 7과 관련하여 후술하는 바와 같이, 제1 칩 가드(200)가 배치될 수 있다.
스크라이브 레인 영역(30)은 칩 실링 영역(20A, 20B, 20C, 20D)의 외부에 위치할 수 있다. 도 2 내지 도 7과 관련하여 후술하는 바와 같이, 스크라이브 레인 영역(30)에는 제2 칩 가드(310), 제3 칩 가드(320), 및 테스트 회로 패턴(331, 332, 333, 334, 335, 336, 337, 338)이 배치될 수 있다.
한편, 도 1에서, 반도체 웨이퍼(1)가 4개의 칩 영역(10A, 10B, 10C, 10D)를 포함하며, 4개의 칩 실링 영역(20A, 20B, 20C, 20D)을 포함하도록 도시되고 있지만, 본 개시의 실시예들은 반드시 이에 한정하지 않을 수 있다. 반도체 웨이퍼(1)는 다양한 다른 개수의 칩 영역 및 상기 다양한 다른 개수의 칩 영역에 대응하는 칩 실링 영역을 구비할 수 있다. 또한, 도 1에서는 4개의 칩 영역(10A, 10B, 10C, 10D) 중 어느 하나의 칩 영역에 각각 대응되는 2개의 테스트 회로 패턴을 도시하고 있으나, 본 개시의 실시예들은 반드시 이에 한정되지 않을 수 있다. 4개의 칩 영역(10A, 10B, 10C, 10D) 중 어느 하나의 칩 영역에 대응되는 테스트 회로 패턴의 위치 및 개수는 다양한 변형이 가능하다.
도 2는 본 개시의 일 실시 예에 따르는 반도체 웨이퍼의 칩 영역 및 상기 칩 영역의 주변 영역에 배치되는 구성 요소를 개략적으로 나타내는 평면도이다. 도 3은 도 2의 반도체 웨이퍼를 Ⅰ-Ⅰ'로 절취한 단면도이다. 도 4는 도 2의 반도체 웨이퍼를 Ⅱ-Ⅱ'로 절취한 단면도이다. 도 5는 도 1 내지 도 4의 제1 칩 가드를 개략적으로 나타내는 사시도이다. 도 6은 도 1 내지 도 4의 제2 칩 가드를 개략적으로 나타내는 사시도이다. 도 7은 도 1 내지 도 4의 제3 칩 가드를 개략적으로 나타내는 사시도이다.
도 2의 상기 칩 영역은 도 1의 반도체 웨이퍼의 제1 내지 제4 칩 영역(10A, 10B, 10C, 10D) 중 어느 하나일 수 있다. 편의상, 이하에서는 도 2의 상기 칩 영역으로서, 도 1의 4개의 칩 영역(10A, 10B, 10C, 10D) 중 칩 영역(10A)을 이용하여 설명한다.
도 1 및 도 2를 함께 참조하면, 도 1의 칩 영역(10A)에 도 2의 집적 회로(100)가 배치될 수 있다. 도 1의 칩 실링 영역(20A)에 도 2의 제1 칩 가드(200)가 배치될 수 있다. 도 1의 스크라이브 레인 영역(30A)에 도 2의 제2 칩 가드(310), 제3 칩 가드(320), 및 테스트 회로 패턴(331, 332)이 배치될 수 있다.
일 실시 예에서, 칩 영역(10A)에서, 집적 회로(100)는 반도체 칩을 구성하는 전자 소자 및 상기 전자 소자의 구동에 적용되는 다양한 회로를 포함할 수 있다. 도 3 및 도 4를 참조하면, 집적 회로(100)는 기판(1000), 기판(1000) 상에 배치되는 게이트 구조물(2010), 게이트 구조물(2010)의 상부에서 기판(1000)의 표면(1000S)에 실질적으로 수직인 방향으로 서로 이격하여 배치되는 제1 내지 제5 회로 패턴층(2020, 2030, 2040, 2050, 2060)을 포함할 수 있다.
기판(1000)은 소자가 형성되는 활성 영역(미도시) 및 상기 활성 영역을 전기적으로 절연하는 기판 절연 영역(미도시)을 포함할 수 있다. 기판(1000)은 n형 또는 p형으로 도핑된 기판일 수 있다. 또한, 기판(1000)은 기판(1000)의 내부에 n형 또는 p형의 도핑 웰(미도시)을 포함할 수 있다. 게이트 구조물(2010)은 기판(1000) 상에서 순차적 배치되는 게이트 유전층(미도시) 및 게이트 전극층(미도시)을 포함할 수 있다. 게이트 구조물(2010)은 일 방향(일 예로서, y-방향)으로 연장되는 워드 라인을 포함할 수 있다. 상기 게이트 전극층은 일 예로서, 도핑된 실리콘, 텅스텐, 티타늄, 탄탈륨, 텅스텐 질화물, 티타늄 질화물, 탄탈륜 질화물, 텅스텐 실리사이드, 티타늄 실리사이드, 탄탈륨 실리사이드, 또는 이들의 둘 이상의 조합을 포함할 수 있다.
제1 내지 제5 회로 패턴층(2020, 2030, 2040, 2050, 2060) 각각은 일 예로서, 텅스텐, 알루미늄, 구리 또는 이들의 둘 이상의 조합을 포함할 수 있다. 도시되지는 않지만, 제1 내지 제5 회로 패턴층(2020, 2030, 2040, 2050, 2060)에서 선택되는 둘 이상의 회로 패턴층을 서로 연결하는 컨택 패턴층이 배치될 수 있다. 상기 컨택 패턴층은 일 예로서, 플러그 또는 비아의 형태를 가질 수 있다. 상기 컨택 패턴층의 재질은 제1 내지 제5 회로 패턴층(2020, 2030, 2040, 2050, 2060)의 재질과 실질적으로 동일할 수 있다.
일 실시 예에 있어서, 칩 영역(10A)에 형성되는 상기 반도체 칩이 DRAM 칩일 때, 제1 회로 패턴층(2020)은 비트 라인을 포함할 수 있고, 제2 내지 제5 회로 패턴층(2030, 2040, 2050, 2060)은 배선 회로를 포함할 수 있다.
도 3 및 도 4를 다시 참조하면, 기판(1000)과 제1 회로 패턴층(2020) 사이에 하부 절연층(1010)이 배치될 수 있다. 하부 절연층(1010)은 스텝 커버리지(step coverage) 및 갭필 특성이 우수한 절연 물질을 포함할 수 있다. 일 예로서, 하부 절연층(1010)은 TEOS(tetraethyl orthosilicate) 또는 BPSG(borophosphosilicate glass)와 같은 산화물을 포함할 수 있다.
제1 회로 패턴층(2020)과 제2 회로 패턴층(2030) 사이에 제1 금속간 절연층(1020), 제2 회로 패턴층(2030)과 제3 회로 패턴층(2040) 사이에 제2 금속간 절연층(1030), 제3 회로 패턴층(2040)과 제4 회로 패턴층(2050) 사이에 제3 금속간 절연층(1040), 및 제4 회로 패턴층(2050)과 제5 회로 패턴층(2060) 사이에 제4 금속간 절연층(1050)이 배치될 수 있다. 제1 내지 제4 금속간 절연층(1020, 1030, 1040, 1050)은 이웃하는 회로 패턴층 사이에 발생하는 커플링 캐패시턴스를 감소시키기 위해 저유전율의 절연 물질을 포함할 수 있다. 일 예로서, 제1 내지 제4 금속간 절연층(1020, 1030, 1040, 1050) 각각은 실리콘, 탄소, 산소 및 수소를 포함하는 화합물을 포함할 수 있다.
도 1 및 도 2를 함께 참조하면, 칩 실링 영역 (20A)에 제1 칩 가드(200)가 배치될 수 있다. 제1 칩 가드(200)는 도 1의 제1 경계(E1)를 따라 도 2의 집적 회로(100)를 둘러싸도록 배치될 수 있다. 제1 칩 가드(200)는 일 예로서, 가드 링 구조물일 수 있다.
제1 칩 가드(200)는 외부의 습기가 칩 영역(10A)의 집적 회로(100)로 침투하는 것을 방지하는 장벽 구조물의 역할을 할 수 있다. 제1 칩 가드(200)는 기판(1000)의 접지 웰(1001)과 전기적으로 연결됨으로써, 접지 상태를 유지할 수 있다. 이때, 기판(1000)이 p형 도핑된 기판일 경우, 접지 웰(1001)은 기판(1000)보다 고농도로 도핑된 p-웰 일 수 있다.
도 5는 도 2 내지 도 4의 제1 칩 가드(200)를 개략적으로 나타내는 사시도이다. 도 5를 참조하면, 제1 칩 가드(200)는 기판(1000)의 상부에서 기판(1000)의 표면(1000S)에 실질적으로 수직인 방향(일 예로서, z-방향)으로 서로 이격하여 배치되는 제1 내지 제5 가드 금속층(2021, 2031, 2041, 2051, 2061)을 포함할 수 있다. 또한, 제1 칩 가드(200)는 제1 가드 금속층(2021)과 기판(1000)의 접지 웰(1001)을 연결시키는 하부 컨택층(2021), 제1 가드 금속층(2021)과 제2 가드 금속층(2031)을 연결시키는 제1 금속간 컨택층(2031c), 제2 가드 금속층(2031)과 제3 가드 금속층(2041)을 연결시키는 제2 금속간 컨택층(2041c), 제3 가드 금속층(2041)과 제4 가드 금속층(2051)을 연결시키는 제3 금속간 컨택층(2051c), 및 제4 가드 금속층(2051)과 제5 가드 금속층(2061)을 연결시키는 제4 금속간 컨택층(2061c)을 포함할 수 있다.
일 실시 예로서, 도 3 내지 도 5에 도시되는 것과 같이, 제1 및 제5 가드 금속층(2021, 2061)은 각각 단일의 금속층을 구비할 수 있다. 반면에, 제2 내지 제4 가드 금속층(2031, 2041, 2051)은 각각 측면 방향(일 예로서, x-방향)으로 인접하여 배치되는 한 쌍의 금속층으로 이루어질 수 있다. 이에 따라, 제1 및 제5 가드 금속층(2021, 2061) 사이에, 각각 한 쌍의 제2 내지 제4 가드 금속층(2031, 2041, 2051)이 제1 내지 제4 금속간 컨택층(2031c, 2041c, 2051c, 2061c)를 서로 통하여 연결될 수 있다. 한편, 도 5에서는 편의상 도 3 및 도 4에 도시된 하부 절연층(1010), 제1 내지 제4 금속간 절연층(1020, 1030, 1040, 1050)은 도시가 생략된다.
도 5를 참조하면, 제1 내지 제5 가드 금속층(2021, 2031, 2041, 2051, 2061), 하부 컨택층(2021c), 및 제1 내지 4 금속간 컨택층(2031c, 2041c, 2051c, 2061c)은 기판(1000)의 표면(1000S)에 실질적으로 평행한 일 방향(일 예로서, y-방향)으로 연장될 수 있다. 상기의 배치 방식에 근거하여, 도 2의 평면도 상에서, 제1 칩 가드(200)는 칩 영역(10A)의 둘레를 따라 연속적으로 연장되도록 배치될 수 있다. 이에 따라, 제1 칩 가드(200)의 제1 내지 제5 가드 금속층(2021, 2031, 2041, 2051, 2061), 하부 컨택층(2021c), 및 제1 내지 4 금속간 컨택층(2031c, 2041c, 2051c, 2061c)은, 습기가 칩 영역(10A)의 외부로부터 상기 일 방향에 비평행한 방향(일 예로서, x-방향)을 따라 칩 영역(10A)으로 침투하는 것을 효과적으로 차단할 수 있다.
제1 칩 가드(200)는 하부 컨택층(2021c)이 기판(1000)의 접지 웰(1001)과 연결됨으로써, 전기적으로 접지 전위를 유지할 수 있다. 도시되지는 않지만, 제1 칩 가드(200)의 제1 내지 제5 가드 금속층(2021, 2031, 2041, 2051, 2061) 중 적어도 하나와 칩 영역(10A)의 집적 회로(100)의 일부분이 전기적으로 연결됨으로써, 제1 칩 가드(200)는 칩 영역(10A)의 전자 소자에 접지 전위를 제공할 수 있다.
한편, 도 5를 다시 참조하면, 제1 칩 가드(200)의 기판(1000) 상에는 더미 게이트 구조물(2011)이 더 배치될 수 있다. 더미 게이트 구조물(2011)은 도 3 및 도 4에 도시된 칩 영역(10A)의 게이트 구조물(2010)과 실질적으로 동일한 적층 구조를 가질 수 있다. 더미 게이트 구조물(2011)은 상기 일 방향(일 예로서, y-방향)으로 연장될 수 있다. 더미 게이트 구조물(2011)은 칩 영역(10A)의 집적 회로(100)와 전기적으로 절연될 수 있다.
도 1 및 도 2를 다시 참조하면, 도 1의 스크라이브 레인 영역(30)에 도 2의 제1 칩 가드(200)와 인접하여 제2 칩 가드(310)가 배치될 수 있다. 제2 칩 가드(310)는 도 1의 제2 경계(E2)를 따라 도 2의 제1 칩 가드(200)를 둘러싸도록 배치될 수 있다. 제2 칩 가드(310)는 일 예로서, 가드 링의 형태로 기판(1000)의 상부에 배치되는 구조물일 수 있다.
제2 칩 가드(310)는 칩 실링 영역(20A) 외부의 제1 내지 제4 금속간 절연층(1020, 1030, 1040, 1050) 내부에서 발생하는 결함이 칩 실링 영역(20A)으로 전파되는 것을 막는 장벽 구조물로서 기능할 수 있다. 상술한 바와 같이, 제1 내지 제4 금속간 절연층(1020, 1030, 1040, 1050)은 이웃하는 금속층 사이에 발생하는 커플링 캐패시턴스를 감소시키기 위해 저유전율의 절연 물질을 포함할 수 있다. 상기 저유전율의 절연 물질은 유전율을 낮추기 위해 내부에 기공을 포함할 수 있다. 이에 따라, 상기 반도체 웨이퍼의 제조 공정 시 또는 상기 반도체 칩의 동작 시에 열적 수축 및 팽창이 반복될 경우, 상기 절연 물질 내에 상기 기공으로부터 결함이 생성될 수 있다. 상기 결함은 일 예로서, 크랙(crack) 또는 절연층의 박리(delamination)를 포함할 수 있다.
본 개시의 일 실시 예에 따르면, 제2 칩 가드(310)가 제2 경계(E2)를 따라 칩 실링 영역(20A)을 둘러싸는 장벽 구조물로서 배치됨으로써, 스크라이브 레인 영역(30)의 제1 내지 제4 금속간 절연층(1020, 1030, 1040, 1050) 내에서 생성된 상기 결함이 칩 실링 영역(20A)으로 전파되어, 제1 칩 가드(200)를 손상시키는 것을 방지할 수 있다. 제1 칩 가드(200)가 칩 영역(10A)의 집적 회로(100)에 접지 전위를 공급하기 때문에, 제2 칩 가드(310)는 제1 칩 가드(200)를 구조적으로 보호함으로써, 칩 영역(10A) 내 집적 회로(100)의 전기적 안정성을 향상시킬 수 있다.
도 3, 도 4 및 도 6을 참조하면, 제2 칩 가드(310)는 기판(1000)의 상부에서 기판(1000)의 표면(1000S)에 실질적으로 수직인 방향(일 예로서, z-방향)으로 서로 이격하여 배치되는 제1 내지 제5 가드 금속층(2022, 2032, 2042, 2052, 2062)을 포함할 수 있다. 한편, 도 6에서는, 도 3 및 도 4에 도시된 기판(1000), 하부 절연층(1010), 제1 내지 제4 금속간 절연층(1020, 1030, 1040, 1050)은 도시의 편의상 생략된다.
또한, 제2 칩 가드(310)는 제1 가드 금속층(2022)과 제2 가드 금속층(2032)을 연결시키는 제1 금속간 컨택층(2032c), 제2 가드 금속층(2032)과 제3 가드 금속층(2042)을 연결시키는 제2 금속간 컨택층(2042c), 제3 가드 금속층(2042)과 제4 가드 금속층(2052)을 연결시키는 제3 금속간 컨택층(2052c), 및 제4 가드 금속층(2052)과 제5 가드 금속층(2062)을 연결시키는 제4 금속간 컨택층(2062c)을 포함할 수 있다.
제2 칩 가드(310)의 제1 내지 제5 가드 금속층(2022, 2032, 2042, 2052, 2062) 은 제1 칩 가드(200)의 제1 내지 제5 가드 금속층(2021, 2031, 2041, 2051, 2061) 과 실질적으로 동일한 레벨에 위치하고, 실질적으로 동일한 재질로 이루어질 수 있다. 마찬가지로, 제2 칩 가드(310)의 제1 내지 제4 금속간 컨택층(2032c, 2042c, 2052c, 2062c)은 제1 칩 가드(200)의 제1 내지 제4 금속간 컨택층(2031c, 2041c, 2051c, 2061c)과 과 실질적으로 동일한 레벨에 위치하고, 실질적으로 동일한 재질로 이루어질 수 있다.
한편, 제2 칩 가드(310)는 제1 칩 가드(200)와 비교할 때, 제1 가드 금속층(2022)과 기판(1000)을 연결하는 하부 컨택층을 구비하지 않을 수 있다. 이에 따라, 제2 칩 가드(310)에서 제1 가드 금속층(2022)이 기판(1000)과 직접 연결되지 않을 수 있다. 제2 칩 가드(310)에서 제1 가드 금속층(2022)이 테스트 회로 패턴(331)의 제1 테스트 회로 패턴층(2024)과 접지 배선층(3020)를 통해 전기적으로 연결되고, 제1 테스트 회로 패턴층(2024)이 기판(1000)의 접지 웰(1002)과 전기적으로 연결됨으로써, 제2 칩 가드(310)은 접지될 수 있다. 접지 배선층(3020)은 하부 절연층(1010) 상에서 측면 방향(일 예로서, x-방향)으로 연장되는 라인 패턴층일 수 있다.
도 6을 참조하면, 제1 내지 제5 가드 금속층(2022, 2032, 2042, 2052, 2062)은 각각 제1 방향(일 예로서, x-방향)으로 제1 내지 제5 폭(W1, W2, W3, W4, W5)을 가질 수 있다. 제1 내지 제5 폭(W1, W2, W3, W4, W5)의 적어도 둘 이상은 서로 동일할 수 있다. 다르게는, 제1 내지 제5 폭(W1, W2, W3, W4, W5)은 서로 다를 수 있다. 도 3, 도 4 및 도 6에 도시되는 것과 같이, 제1 내지 제5 가드 금속층(2022, 2032, 2042, 2052, 2062) 각각은 단일의 금속층으로 이루어질 수 있다. 제1 내지 제4 금속간 컨택층(2032c, 2042c, 2052c, 2062c)은 서로 다른 가드 금속층 사이를 서로 연결할 수 있다.
도 6을 참조하면, 제1 내지 제5 가드 금속층(2022, 2032, 2042, 2052, 2062), 및 제1 내지 4 금속간 컨택층(2032c, 2042c, 2052c, 2062c)은 상기 제1 방향과 비평행한 제2 방향(일 예로서, y-방향)으로 연장될 수 있다. 상기의 배치 방식에 근거하여, 도 2의 평면도 상에서, 제2 칩 가드(310)는 밴드 형태로 제1 칩 가드(200)의 둘레를 따라 연속적으로 연장되도록 배치될 수 있다. 이에 따라, 제1 내지 제5 가드 금속층(2022, 2032, 2042, 2052, 2062), 및 제1 내지 4 금속간 컨택층(2032c, 2042c, 2052c, 2062c)은, 스크라이브 레인 영역(30)으로부터 상기 결함이 칩 실링 영역(20A)으로 전파되는 것을 효과적으로 방지할 수 있다.
제1 내지 제5 가드 금속층(2022, 2032, 2042, 2052, 2062), 및 제1 내지 4 금속간 컨택층(2032c, 2042c, 2052c, 2062c)은 기판(1000)의 표면(1000S)에 실질적으로 수직인 방향(즉, z-방향)으로 서로 직렬 연결되도록 배치될 수 있다.
도 1 및 도 2를 다시 참조하면, 도 1의 스크라이브 레인 영역(30)에 도 2의 제3 칩 가드(320)가 배치될 수 있다. 제3 칩 가드(320)는 칩 영역(10A)을 기준으로, 제2 칩 가드(310)보다 더 멀리 배치될 수 있다.
제3 칩 가드(320)는 제2 칩 가드(310)의 둘레를 따라 배치될 수 있다. 제3 칩 가드(320)은 서로 이격하여 배치되는 제1 내지 제3 패턴 구조물(321, 322, 323)을 포함할 수 있다. 제2 칩 가드(310)로부터 외부 방향(일 예로서, 도 3 및 도 4의 x-방향)으로 제1 패턴 구조물(321), 제2 패턴 구조물(322) 및 제3 패턴 구조물(323)이 순차적으로 배치될 수 있다.
도 2를 참조하면, 제3 칩 가드(320)의 제1 내지 제3 패턴 구조물(321, 322, 323) 각각은 제2 칩 가드(310)의 둘레를 따라 불연속적으로 배치되는 복수의 적층 패턴을 포함할 수 있다. 제1 내지 제3 패턴 구조물(321, 322, 323)은 실질적으로 동일한 적층 구조를 가질 수 있다.
일 실시 예로서, 도 4 및 도 7을 참조하면, 제1 패턴 구조물(321)은 기판(1000)의 상부에서 기판(1000)의 표면(1000S)에 실질적으로 수직인 방향(일 예로서, z-방향)으로 서로 이격하여 배치되는 제1 내지 제5 더미 금속 패턴층(2023, 2033, 2043, 2053, 2063)을 포함할 수 있다. 또한, 제1 패턴 구조물(321)는 제1 더미 금속 패턴층(2023)과 제2 더미 금속 패턴층(2033)을 연결시키는 제1 컨택 패턴층(2033c), 제2 더미 금속 패턴층(2033)과 제3 더미 금속 패턴층(2043)을 연결시키는 제2 컨택 패턴층(2043c), 제3 더미 금속 패턴층(2043)과 제4 더미 금속 패턴층(2053)을 연결시키는 제3 컨택 패턴층(2053c), 및 제4 더미 금속 패턴층(2053)과 제5 더미 금속 패턴층(2063)을 연결시키는 제4 컨택 패컨층(2063c)을 포함할 수 있다.
제1 패턴 구조물(321)의 제1 내지 제5 더미 금속 패턴층(2023, 2033, 2043, 2053, 2063)은 제2 칩 가드(310)의 제1 내지 제5 가드 금속층(2022, 2032, 2042, 2052, 2062)과 실질적으로 동일한 레벨에 위치하고, 실질적으로 동일한 재질로 이루어질 수 있다. 또한, 제1 패턴 구조물(321)의 제1 내지 제4 컨택 패턴층(2033c, 2043c, 2053c, 2063c)은 제2 칩 가드(310)의 제1 내지 제4 금속간 컨택층(2032c, 2042c, 2052c, 2062c)과 실질적으로 동일한 레벨에 위치하고, 실질적으로 동일한 재질로 이루어질 수 있다.
다만, 도 3에 도시되는 것과 같이, 제2 칩 가드(310)의 제1 가드 금속층(2022)과 테스트 회로 패턴(331)의 제1 테스트 회로 패턴층(2024) 사이에 접지 배선층(3020)이 형성되는 영역에서는, 제1 패턴 구조물(321)의 제1 더미 금속 패턴층(2023) 및 제1 컨택 패턴층(2033c)은 형성되지 않을 수 있다. 한편, 도 7에서는, 도 3 및 도 4에 도시된 기판(1000), 하부 절연층(1010), 제1 내지 제4 금속간 절연층(1020, 1030, 1040, 1050)은 도시의 편의상 생략된다.
도 7을 참조하면, 제1 내지 제5 더미 금속 패턴층(2023, 2033, 2043, 2053, 2063)은 각각 제1 방향(일 예로서, x-방향)으로 제1 내지 제5 폭(W1a, W2a, W3a, W4a, W5a)을 가질 수 있다. 제1 내지 제5 폭(W1a, W2a, W3a, W4a, W5a)의 적어도 둘 이상은 서로 동일할 수 있다. 다르게는, 제1 내지 제5 폭(W1a, W2a, W3a, W4a, W5a)은 서로 다를 수 있다. 또한, 제1 내지 제5 더미 금속 패턴층(2023, 2033, 2043, 2053, 2063)은 각각 제1 방향과 비평행한 제2 방향(일 예로서, y-방향)으로 제1 내지 제5 길이(L1a, L2a, L3a, L4a, L5a)을 가질 수 있다. 제1 내지 제4 컨택 패턴층(2033c, 2043c, 2053, 2063c)은 서로 다른 더미 금속 패턴층 사이를 서로 연결할 수 있다.
도 2를 다시 참조하면, 제1 패턴 구조물(321)은 제2 칩 가드(310)의 둘레를 따라 불연속적으로 배치될 수 있다. 마찬가지로, 제2 패턴 구조물(322)은 제1 패턴 구조물(321)과 이격하여, 제2 칩 가드(310)의 둘레를 따라 불연속적으로 배치될 수 있다. 마찬가지로, 제3 패턴 구조물(323)은 제1 및 제2 패턴 구조물(321, 322)과 이격하여, 제2 칩 가드(310)의 둘레를 따라 불연속적으로 배치될 수 있다. 제2 및 제3 패턴 구조물(322, 323)은 제1 패턴 구조물(321)과 실질적으로 동일한 구조를 가질 수 있다.
도 2 내지 도 4에서는 제3 칩 가드(320)가 3개의 패턴 구조물(321, 322, 323)을 구비하고 있으나, 본 개시의 실시예는 반드시 이에 한정되지 않고, 제3 칩 가드(320)가 다른 다양한 개수의 패턴 구조물을 구비할 수도 있다. 제3 칩 가드(320)는 제2 칩 가드(310)와 실질적으로 동일한 기능을 수행할 수 있다. 즉, 제3 칩 가드(320)는 스크라이브 레인 영역(30)에서 발생한 상기 결함이 칩 실링 영역(20A)으로 전파되는 것을 방지하는 장벽 구조물로서의 기능을 수행할 수 있다.
도 1 및 도 2를 다시 참조하면, 도 1의 스크라이브 레인 영역(30)에 도 2의 테스트 회로 패턴(331, 332)이 배치될 수 있다. 테스트 회로 패턴(331, 332)은 칩 영역(10A)을 기준으로, 제3 칩 가드(320)보다 더 멀리 배치될 수 있다.
테스트 회로 패턴(331, 332)은 칩 영역(10A)의 집적 회로(100)에 대한 다양한 전기적 테스트를 대신 수행하기 위해, 스크라이브 레인 영역(30)의 일부분에 집적 회로(100)를 모사(copy)하여 구성된 회로 패턴일 수 있다.
도 3을 참조하면, 테스트 회로 패턴(331)은 기판(1000)의 상부에서 기판(1000)의 표면(1000S)에 실질적으로 수직인 방향(일 예로서, z-방향)으로 서로 이격하여 배치되는 제1 내지 제5 테스트 회로 패턴층(2024, 2034, 2044, 2054, 2064)을 포함할 수 있다. 또한, 테스트 회로 패턴(331)은 제1 테스트 회로 패턴층(2024)과 기판(1000)의 접지 웰(1002)을 연결시키는 하부 컨택 패턴층(2024c), 제1 테스트 회로 패턴층(2024)과 제2 테스트 회로 패턴층(2034)을 연결시키는 제1 컨택 패턴층(2034c), 제2 테스트 회로 패턴층(2034)과 제3 테스트 회로 패턴층(2044)을 연결시키는 제2 컨택 패턴층(2044c), 제3 테스트 회로 패턴층 (2044)과 제4 테스트 회로 패턴층(2054)을 연결시키는 제3 컨택 패턴층(2054c), 및 제4 테스트 회로 패턴층(2054)과 제5 테스트 회로 패턴층(2064)을 연결시키는 제4 컨택 패턴층(2064c)을 포함할 수 있다.
일 실시 예에 있어서, 테스트 회로 패턴(331)은 제5 테스트 회로 패턴층(2064) 중 일부분을 접지 패드(331P)로 적용할 수 있다. 접지 패드(331P)는 도 3에 도시되는 것과 같이, 제1 내지 제5 테스트 회로 패턴층(2024, 2034, 2044, 2054, 2064), 하부 컨택 패턴층(2024c), 및 제1 내지 제4 컨택 패턴층(2034c, 2044c, 2054c, 2064c)를 통해, 기판(1000)의 접지 웰(1002)에 연결될 수 있다. 이를 통해, 접지 패드(331P)로부터 기판(1000)의 접지 웰(1002)에 이르는 전기적 회로로서의 접지 라인이 형성될 수 있다. 또한, 접지 패드(331P)는 외부 테스트 장비를 이용하여 테스트 회로 패턴(331)에 대한 전기적 테스트를 진행할 때, 상기 외부 테스트 장비로부터 접지 전위를 직접 인가받아 테스트 회로 패턴(331) 내부의 전기 회로에 상기 접지 전위를 전달할 수도 있다.
테스트 회로 패턴(331)의 제1 내지 제5 테스트 회로 패턴층(2024, 2034, 2044, 2054, 2064)은 제2 칩 가드(310)의 제1 내지 제5 가드 금속층(2022, 2032, 2042, 2052, 2062)과 실질적으로 동일한 레벨에 위치하고, 실질적으로 동일한 재질로 이루어질 수 있다. 또한, 테스트 회로 패턴(331)의 제1 내지 제4 컨택 패턴층(2033c, 2043c, 2053c, 2063c)은 제2 칩 가드(310)의 제1 내지 제4 금속간 컨택층(2032c, 2042c, 2052c, 2062c)과 실질적으로 동일한 레벨에 위치하고, 실질적으로 동일한 재질로 이루어질 수 있다.
상술한 바와 같이, 본 개시의 일 실시 예에 따르면, 칩 실링 영역(20A, 20B, 20C, 20D)의 외부에 위치하는 스크라이브 레인 영역(30)에 제2 칩 가드(310) 및 테스트 회로 패턴(331, 332, 333, 334, 335, 336, 337, 338)이 배치될 수 있다. 제2 칩 가드(310)는 기판(1000)과 직접 연결되지 않고, 접지 배선층(3020)을 통해, 테스트 회로 패턴(331, 332, 333, 334, 335, 336, 337, 338)의 상기 접지 라인과 연결됨으로써, 접지 전위를 유지할 수 있다.
구체적으로 도 3에 도시되는 바와 같이, 접지 배선층(3020)은 제2 칩 가드(310)의 제1 가드 금속층(2022)과 테스트 회로 패턴(331)의 제1 테스트 회로 패턴층(2024)을 연결할 수 있다. 접지 배선층(3020)은 제1 가드 금속층(2022) 및 제1 테스트 회로 패턴층(2024)과 기판(1000) 상에서 동일 레벨에 위치할 수 있다. 제1 테스트 회로 패턴층(2024)은 하부 컨택 패턴층(2024c)을 통해 기판(1000)의 접지 웰(1002)과 전기적으로 연결될 수 있다.
도 2를 다시 참조하면, 제2 칩 가드(310)는 제1 칩 가드(200)를 둘러싸는 밴드 형태로 연속적으로 연장되어 배치되며, 제2 칩 가드(310)의 제1 내지 제5 가드 금속층(2022, 2032, 2042, 2052, 2062) 및 제1 내지 제4 금속간 컨택층(2032c, 2342c, 2052c, 2062c)은 기판(1000)의 표면(1000S)에 실질적으로 수직인 방향으로 서로 연결되어 배치될 수 있다. 따라서, 기판(1000) 상에서 제1 내지 제5 가드 금속층(2022, 2032, 2042, 2052, 2062) 및 제1 내지 제4 금속간 컨택층(2032c, 2342c, 2052c, 2062c)이 순차적으로 형성될 때, 가드 금속층 및 금속간 컨택층 중 일부가 접지 상태를 유지하지 못할 경우, 전기적으로 플로팅 된 상기 가드 금속층 및 상기 금속간 컨택층의 일부에 전기적 아크(arc)가 발생할 수 있다. 상기 전기적 아크는 제2 칩 가드(310)를 전기적 또는 구조적으로 손상시킬 수 있다. 본 개시의 일 실시 예에 따르면, 제2 칩 가드(310)가 테스트 패턴 회로의 접지 라인을 통해 접지 상태를 유지함으로써, 상기 전기적 아크에 의한 제2 칩 가드(310)의 손상을 방지할 수 있다.
한편, 제3 칩 가드(320)의 경우, 제1 내지 제3 패턴 구조물(321, 322, 323)은 각각 제2 칩 가드(310)의 둘레를 따라 불연속으로 연장 배치되는 복수의 적층 패턴을 포함하므로, 비록 제1 내지 제3 패턴 구조물(321, 322, 323)의 상기 복수의 적층 패턴 중 일부가 전기적으로 플로팅되는 경우에도, 제2 칩 가드(310)와 대비하여, 상기 전기적 아크에 의해 제1 내지 제3 패턴 구조물(321, 322, 223)이 손상되는 부분이 상대적으로 작을 수 있다.
몇몇 다른 실시 예들에 있어서, 제3 칩 가드(320)는 생략될 수 있다. 이에 따라, 제1 칩 가드(200)의 둘레를 따라, 제2 칩 가드(320)만 배치되도록 구성될 수 있다.
도 8은 본 개시의 다른 실시 예에 따르는 반도체 웨이퍼를 개략적으로 나타내는 단면도이다. 도 8은 본 개시의 다른 실시예에 따르는 반도체 웨이퍼를 도 2의 Ⅰ-Ⅰ'와 실질적으로 동일한 방향으로 절취한 단면도일 수 있다.
도 8을 참조하면, 반도체 웨이퍼(1a)는 도 3의 반도체 웨이퍼(1)와 비교하여, 제2 칩 가드(310a), 제3 칩 가드(320a) 및 접지 배선층(3020a)의 구성이 서로 차별될 수 있다.
도 8을 참조하면, 제2 칩 가드(310a)의 제5 가드 금속층(2062)은 테스트 회로 패턴(331)의 제5 테스트 회로 패턴층(2064)의 일부분인 접지 패드(331P)에, 접지 배선층(3020a)을 통해 전기적으로 연결될 수 있다. 접지 배선층(3020a)은 제4 금속간 절연층(1050) 상에서 측면 방향(일 예로서, x-방향)으로 연장되는 라인 패턴층일 수 있다. 접지 패드(331P)는 상기 접지 라인을 통해 기판(1000)의 접지 웰(1002)과 전기적으로 연결될 수 있다. 일 실시 예에 있어서, 접지 배선층(3020a)은 제5 가드 금속층(2062) 및 제5 테스트 회로 패턴층(2064)과 동일 레벨에 위치할 수 있다.
한편, 도 8을 참조하면, 제3 칩 가드(320a)의 제1 내지 제3 패턴 구조물(321a, 322a, 323a)은 도 3의 제3 칩 가드(320)의 제1 내지 제3 패턴 구조물(321, 322, 323)과 대비하여, 하부 절연층(1010) 상에 배치되는 제1 더미 금속 패턴층(2023) 및 제1 컨택 패턴층(2033c)을 더 포함할 수 있다. 또한, 제3 칩 가드(320a)의 제1 내지 제3 패턴 구조물(321a, 322a, 323a)은 도 3의 제3 칩 가드(320)의 제1 내지 제3 패턴 구조물(321, 322, 323)과 대비하여, 제4 금속간 절연층(1050) 상에 배치되는 제5 더미 금속 패턴층(2063) 및 제4 컨택 패턴층(2063c)가 생략될 수 있다.
도 9는 본 개시의 또다른 실시 예에 따르는 반도체 웨이퍼를 개략적으로 나타내는 단면도이다. 도 9는 본 개시의 또다른 실시예에 따르는 반도체 웨이퍼를 도 2의 Ⅰ-Ⅰ'와 실질적으로 동일한 방향으로 절취한 단면도일 수 있다.
도 9를 참조하면, 반도체 웨이퍼(1b)는 도 3의 반도체 웨이퍼(1)와 비교하여, 제2 칩 가드(311, 312)가 복수 개 배치될 수 있다. 복수의 제2 칩 가드(311, 312)는 각각 제1 칩 가드(200)를 둘러싸도록 배치될 수 있다. 복수의 제2 칩 가드(311, 312) 중 제1 칩 가드(200)에 인접한 제2 칩 가드를 내부 칩 가드(311)로 지칭하고, 제1 칩 가드(200)에서 더 멀리 배치되는 제2 칩드를 외부 칩 가드(312)로 지칭할 수 있다.
내부 칩 가드(311) 및 외부 칩 가드(312)의 제1 가드 금속층(2022)은 제1 접지 배선층(3021)에 의해 서로 연결될 수 있다. 외부 칩 가드(312)의 제1 가드 금속층(2022)은 테스트 회로 패턴(331)의 제1 테스트 회로 패턴층(2024)과 제2 접지 배선층(3022)에 의해 서로 연결될 수 있다. 제1 테스트 회로 패턴층(2024)이 하부 컨택 패턴층(2024c)에 의해 기판(1000)의 접지 웰(1002)와 전기적으로 연결됨으로써, 내부 칩 가드(311)와 외부 칩 가드(312)는 전기적으로 접지 전위를 유지할 수 있다.
도 9에서는 복수의 제2 칩 가드(311, 312)로서, 하나의 내부 칩 가드(311)와 하나의 외부 칩 가드(312)를 도시하고 있지만, 제2 칩 가드의 개수는 반드시 이에 한정되지 않고 다른 다양한 개수가 가능하다. 복수의 제2 칩 가드를 구비하는 반도체 웨이퍼(1b)의 구성은, 도 8과 관련하여 상술한 반도체 웨이퍼(1a)에 실질적으로 동일하게 적용될 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시 예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1: 반도체 웨이퍼, 10A, 10B, 10C, 10D: 칩 영역,
20A, 20B, 20C, 20D: 칩 실링 영역, 30: 스크라이브 레인 영역,
331, 332, 333, 334, 335, 336, 337, 338: 제1 내지 제8 테스트 회로 패턴,
100: 집적 회로, 200: 제1 칩 가드, 310: 제2 칩 가드, 320: 제3 칩 가드,
321, 322, 323: 제1 내지 제3 패턴 구조물, 1000: 기판, 1001, 1002: 접지 웰,
1010: 하부 절연층, 1020: 제1 금속간 절연층, 1030: 제2 금속간 절연층, 1040: 제3 금속간 절연층, 1050: 제4 금속간 절연층,
2010: 게이트 구조물, 2020: 제1 회로 패턴층, 2030: 제2 회로 패턴층, 2040: 제3 회로 패턴층, 2050: 제4 회로 패턴층, 2060: 제5 회로 패턴층,
2011: 게이트 구조물, 2021: 제1 가드 금속층, 2021c: 하부 컨택층,
2031: 제2 가드 금속층, 2031c: 제1 금속간 컨택층,
2041: 제3 가드 금속층, 2041c: 제2 금속간 컨택층,
2051: 제4 가드 금속층, 2051c: 제3 금속간 컨택층,
2061: 제5 가드 금속층, 2061c: 제4 금속간 컨택층,
2022: 제1 가드 금속층, 2032: 제2 가드 금속층, 2032c: 제1 금속간 컨택층,
2042: 제3 가드 금속층, 2023c: 제2 금속간 컨택층,
2052: 제4 가드 금속층, 2052c: 제3 금속간 컨택층,
2062: 제5 가드 금속층, 2062c: 제4 금속간 컨택층,
2023: 제1 더미 금속 패턴층, 2033: 제2 더미 금속 패턴층, 2033c: 제1 컨택 패턴층, 2043: 제3 더미 금속 패턴층, 2023c: 제2 컨택 패턴층,
2053: 제4 더미 금속 패턴층, 2052c: 제3 컨택 패턴층,
2063: 제5 더미 금속 패턴층, 2062c: 제4 컨택 패턴층,
2024: 제1 테스트 회로 패턴층, 2024c: 하부 컨택 패턴층,
2034: 제2 테스트 회로 패턴층, 2034c: 제1 컨택 패턴층,
2044: 제3 테스트 회로 패턴층, 2044c: 제2 컨택 패턴층,
2054: 제4 테스트 회로 패턴층, 2054c: 제3 컨택 패턴층,
2064: 제5 테스트 회로 패턴층, 2064c: 제4 컨택 패턴층
3020, 3020a: 접지 배선층, 3021: 제1 접지 배선층, 3022: 제2 접지 배선층.

Claims (24)

  1. 기판 상에서 배치되는 적어도 하나의 칩 영역;
    상기 기판 상에서 상기 적어도 하나의 칩 영역의 외부에 위치하는 칩 실링 영역에 배치되는 제1 칩 가드;
    상기 기판 상에서 상기 칩 실링 영역의 외부에 위치하는 스크라이브 레인 영역에 배치되는 제2 칩 가드; 및
    상기 스크라이브 레인 영역에 배치되고, 상기 기판의 접지용 웰과 전기적으로 연결되는 접지 라인을 포함하는 테스트 회로 패턴을 포함하되,
    상기 제2 칩 가드는 상기 테스트 회로 패턴의 상기 접지 라인과 전기적으로 연결되는 접지 배선층을 구비하는
    반도체 웨이퍼.
  2. 제1 항에 있어서,
    상기 제1 칩 가드는 상기 칩 영역을 둘러싸도록 배치되며,
    상기 제2 칩 가드는 상기 제1 칩 가드를 둘러싸도록 배치되는
    반도체 웨이퍼.
  3. 제1 항에 있어서,
    상기 제2 칩 가드는 서로 다른 둘레의 길이로 상기 제1 칩 가드를 각각 둘러싸는 복수의 가드 구조물을 구비하는
    반도체 웨이퍼.
  4. 제1 항에 있어서,
    상기 제1 칩 가드는 상기 칩 영역의 회로 패턴층과 전기적으로 연결되며,
    상기 제2 칩 가드는 상기 제1 칩 가드와 전기적으로 절연되는
    반도체 웨이퍼.
  5. 제1 항에 있어서,
    상기 제1 칩 가드는
    상기 기판의 상부에서 상기 기판의 표면에 실질적으로 수직인 방향으로 서로 이격하여 배치되는 적어도 둘 이상의 가드 금속층;
    상기 적어도 둘 이상의 가드 금속층을 서로 연결하는 금속간 컨택층; 및
    상기 적어도 둘 이상의 가드 금속층 중 최하층의 가드 금속층과 상기 기판의 접지 웰을 서로 연결하는 하부 컨택층을 포함하는
    반도체 웨이퍼.
  6. 제1 항에 있어서,
    상기 제2 칩 가드는
    상기 기판의 상부에서 상기 기판의 표면에 실질적으로 수직인 방향으로 서로 이격하여 배치되는 적어도 둘 이상의 가드 금속층; 및
    상기 적어도 둘 이상의 가드 금속층을 서로 연결하는 금속간 컨택층을 포함하고,
    상기 접지 배선층은 상기 적어도 둘 이상의 가드 금속층 중 어느 하나와 상기 접지 라인을 전기적으로 연결하는
    반도체 웨이퍼.
  7. 제6 항에 있어서,
    상기 접지 배선층은 상기 적어도 둘 이상의 가드 금속층 중 최하층의 가드 금속층으로부터 상기 테스트 회로 패턴으로 연장되는
    반도체 웨이퍼.
  8. 제6 항에 있어서,
    상기 접지 배선층은 상기 적어도 둘 이상의 가드 금속층 중 최상층의 가드 금속층으로부터 상기 테스트 회로 패턴으로 연장되는
    반도체 웨이퍼.
  9. 제6 항에 있어서,
    상기 적어도 둘 이상의 가드 금속층 및 상기 금속간 컨택층 각각은 상기 칩 영역을 둘러싸는 밴드 형태의 패턴층인
    반도체 웨이퍼.
  10. 제6 항에 있어서,
    상기 적어도 둘 이상의 가드 금속층 및 상기 금속간 컨택층은 상기 기판의 표면에 실질적으로 수직인 방향으로 서로 직렬 연결되도록 배치되는
    반도체 웨이퍼.
  11. 제1 항에 있어서,
    상기 접지 배선층은 상기 테스트 회로 패턴의 접지 패드와 전기적으로 연결되며,
    상기 접지 패드는 적어도 하나의 컨택 패턴층을 통하여 상기 기판의 접지 웰과 전기적으로 연결되는
    반도체 웨이퍼.
  12. 제1 항에 있어서,
    상기 스크라이브 레인 영역에서 상기 제2 칩 가드의 둘레를 따라 배치되는 제3 칩 가드를 더 포함하는
    반도체 웨이퍼.
  13. 제12 항에 있어서,
    상기 제3 칩 가드는
    상기 기판의 표면에 실질적으로 수직인 방향으로 서로 이격하여 배치되는 둘 이상의 더미 금속 패턴층; 및
    상기 둘 이상의 더미 금속 패턴층을 서로 연결하는 컨택 패턴층을 포함하는
    반도체 웨이퍼.
  14. 제13 항에 있어서,
    상기 둘 이상의 더미 금속 패턴층 각각은 상기 제2 칩 가드의 둘레를 따라 불연속적으로 배치되는
    반도체 웨이퍼.
  15. 기판 상에서 배치되는 적어도 하나의 칩 영역;
    상기 기판 상에서 상기 적어도 하나의 칩 영역 외부의 스크라이브 레인 영역에 배치되는 칩 가드; 및
    상기 스크라이브 레인 영역에 배치되고, 상기 기판의 접지 웰과 전기적으로 연결되는 접지 라인을 포함하는 테스트 회로 패턴을 포함하되,
    상기 칩 가드는 상기 접지 라인과 전기적으로 연결되는 접지 배선층을 구비하는
    반도체 웨이퍼.
  16. 제15 항에 있어서,
    상기 칩 가드는 상기 적어도 하나의 칩 영역을 둘러싸도록 배치되는
    반도체 웨이퍼.
  17. 제15 항에 있어서,
    상기 칩 가드는
    상기 기판의 상부에서 상기 기판의 표면에 실질적으로 수직인 방향으로 서로 이격하여 배치되는 적어도 둘 이상의 가드 금속층; 및
    상기 적어도 둘 이상의 가드 금속층을 서로 연결하는 금속간 컨택층을 포함하고,
    상기 접지 배선층은 상기 적어도 둘 이상의 가드 금속층 중 어느 하나와 상기 접지 라인을 전기적으로 연결하는
    반도체 웨이퍼.
  18. 제17 항에 있어서,
    상기 접지 배선층은 상기 적어도 둘 이상의 가드 금속층 중 최하층의 가드 금속층으로부터 상기 테스트 회로 패턴으로 연장되는
    반도체 웨이퍼.
  19. 제17 항에 있어서,
    상기 접지 배선층은 상기 적어도 둘 이상의 가드 금속층 중 최상층의 가드 금속층으로부터 상기 테스트 회로 패턴으로 연장되는
    반도체 웨이퍼.
  20. 제17 항에 있어서,
    상기 적어도 둘 이상의 가드 금속층 및 상기 금속간 컨택층 각각은 상기 칩 영역을 둘러싸는 밴드 형태의 패턴층인
    반도체 웨이퍼.
  21. 제17 항에 있어서,
    상기 적어도 둘 이상의 가드 금속층 및 상기 금속간 컨택층은 상기 기판의 표면에 실질적으로 수직인 방향으로 서로 직렬 연결되도록 배치되는
    반도체 웨이퍼.
  22. 제15 항에 있어서,
    상기 스크라이브 레인 영역에서 상기 칩 가드의 둘레를 따라 배치되는 제3 칩 가드를 더 포함하는
    반도체 웨이퍼.
  23. 제22 항에 있어서,
    상기 제3 칩 가드는
    상기 기판의 표면에 실질적으로 수직인 방향으로 서로 이격하여 배치되는 둘 이상의 더미 금속 패턴층; 및
    상기 둘 이상의 금속 패턴층을 서로 연결하는 컨택 패턴층을 포함하는
    반도체 웨이퍼.
  24. 제23 항에 있어서,
    상기 둘 이상의 더미 금속 패턴층 각각은 상기 제2 칩 가드의 둘레를 따라 불연속적으로 배치되는
    반도체 웨이퍼.
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