KR20090107816A - 디커플링 커패시터를 형성하는 가드링 장치 - Google Patents
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Abstract
본 발명은 가드링을 이용하여 디커플링 커패시터를 제공할 수 있는 장치에 관한 것으로서, 반도체 기판 상에 불순물을 도핑하여 형성된 활성 영역; 상기 활성 영역의 상부에 형성되고 상부 메탈라인들과 전기적으로 연결된 제 1 도전성 라인; 상기 활성 영역과 상기 도전성 라인 사이에 형성된 제 2 도전성 라인; 상기 활성 영역과 상기 도전성 라인 사이에 형성되어 있는 절연물질; 및 상기 제 1 도전성 라인과 상기 활성 영역을 전기적으로 연결하는 콘택;을 포함하는 것을 특징으로 한다.
가드링, 디커플링 커패시터, 콘택
Description
본 발명은 반도체 장치에 관한 것으로서, 특히 가드링을 이용하여 디커플링 커패시터를 제공할 수 있는 장치에 관한 것이다.
반도체 장치의 제조에 있어서, 장치의 표면을 평탄화하기 위해 SOG(spin on glass)막이 널리 이용되고 있는데, SOG막은 평탄화 특성 및 패턴 간 매립 특성이 우수한 반면에 수분에 대한 흡수성이 강하여 흡수되는 수분으로 인해 장치의 신뢰성이 저하되는 문제점이 있다. SOG막에 수분이 흡수되는 것을 차단하기 위해 반도체 장치에 가드링을 형성하는 기술이 제안되었다. 가드링은 습기로부터 반도체 장치의 내부를 보호하기 위해 소자 영역의 둘레 또는 스크라이브 라인에 대응하여 형성된다. 즉, 반도체 장치의 측벽은 금속배선 형성시에 형성하는 가드링에 의해 보호된다.
도 1은 종래의 가드링이 형성된 반도체 장치를 도시한 것이다.
도 1을 참조하면, 종래기술에 따른 반도체 장치는 기판(1)의 상부 일정 영역에 불순물이 도핑된 활성 영역(11)이 형성되어 있다. 상기 활성 영역(11)은 기 판(1)의 종류에 따라 N+ 또는 P+ 불순물로 도핑될 수 있다.
그리고 상기 활성 영역의 상부(11)의 상부에는 비트라인과 연결된 비트라인 메탈라인(12)이 형성되고, 그 상부에 차례로 제 1 메탈라인(13) 및 제 2 메탈라인(14)이 형성된다. 그리고 각 메탈라인 및 활성영역 사이에는 층간 절연물(21, 22,23, 24)이 형성되어 있고, 상기 메탈라인가 활성영역은 메탈 콘택(31, 32, 33)을 통해 전기적으로 서로 연결된다.
이러한 종래 기술에 의하면 제 2 메탈 라인(14)에서부터 활성 영역(11)까지 라인 콘택을 통해 소자의 외부와 내부를 격리시켜 내부로 수분이 침투되는 것을 방지할 수 있다.
그러나 종래 기술에 의하면 가드링은 단순히 소자를 보호하는 역할만을 수행할 뿐이다.
반도체 소자가 안정적인 동작을 하기 위해서는 많은 수의 디커플링 커패시터(decoupling capacitor)가 필요한데 반도체 소자가 점점 소형화 되면서 공간 부족으로 인해 이러한 디커플링 커패시터를 확보하는데 많은 어려움이 있다.
본 발명은 가드링 장치에 게이트 라인을 추가하여 디커플링 커패시터를 형성할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 가드링은 반도체 기판 상에 불순물을 도핑하여 형성된 활성 영역; 상기 활성 영역의 상부에 형성되고 상부 메탈라인들과 전기적으로 연결된 제 1 도전성 라인; 상기 활성 영역과 상기 도전성 라인 사이에 형성된 제 2 도전성 라인; 상기 활성 영역과 상기 도전성 라인 사이에 형성되어 있는 절연물질; 및 상기 제 1 도전성 라인과 상기 활성 영역을 전기적으로 연결하는 콘택;을 포함하는 것을 특징으로 한다.
상기 제 1 도전성 라인은 비트라인이고, 상기 제 2 도전성 라인은 게이트 라인인 것이 바람직하다.
상기 제 1 도전성 라인과 제 2 도전성 라인에는 서로 다른 레벨의 전압이 인가되는 것이 바람직하다.
상기 콘택은 라인 형태로 형성되는 것이 바람직하다.
또한, 본 발명에 따른 가드링 장치는 액티브 영역의 상부에 형성되어 외부 수분으로부터 칩을 보호하는 제 1 도전성 라인; 상기 액티브 영역에 일부 영역이 오버랩되도록 형성되는 제 2 도전성 라인; 및 상기 활성 영역과 제 1 도전성 라인을 전기적으로 연결하는 콘택;을 포함하는 것을 특징으로 한다.
상기 제 1 도전성 라인은 비트라인인 것이 바람직하다.
상기 제 2 도전성 라인은 제 1 게이트 라인과 제 2 게이트 라인을 포함할 수 있다.
상기 콘택은 상기 제 1 게이트 라인과 제 2 게이트 라인의 좌우에 형성되어 상기 액티브 영역과 제 1 도전성 라인을 전기적으로 연결하는 제 1 콘택과 외부로부터 수분 침부를 방지하기 위해 라인 형태로 형성된 제 2 콘택을 포함할 수 있다.
상기 제 1 콘택은 라인 형태로 형성되거나 사각 형태로 형성되는 것이 바람직하다.
상기 제 1 콘택가 제 2 콘택은 상호 연결되는 것이 바람직하다.
상기 제 1 게이트 라인과 제 2 게이트 라인은 연결라인으로 연결되어 있는 것이 바람직하다.
상기 제 2 도전성 라인이 상기 활성 영역과 전부 오버랩되게 형성되는 것이 바람직하다.
본 발명에 의하면, 반도체 장치를 보호하기 위한 가드링에 게이트 라인을 추가함으로써 디커플링 커패시터를 형성할 수 있다.
따라서 별도의 커패시터 장치를 사용하지 않고 가드링만으로도 디커플링 커패시터를 형성할 수 있으므로 장치의 면적을 줄이고 수율을 향상시킬 수 있는 효과가 있다.
본 발명은 가드링에 게이트 라인을 추가하여 디커플링 커패시터가 형성되도록 하는 방법에 대해 개시한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 살펴본다.
도 2는 본 발명의 실시에 따른 가드링(guard ring)의 단면도이다.
도 2를 참조하면, 가드링은 기판(1) 상에 형성된 활성 영역(11), 상기 기판 위에 차례로 도전성 성분인 게이트 라인(15), 비트라인 메탈라인(12), 제 1 메탈라인(13), 제 2 메탈라인(14)이 차례로 적층되어 있고 그 사이에는 층간 절연물(31, 32, 33, 34)로 채워져 있다. 그리고 각 도전층들은 콘택(21, 22, 23)을 통해 전기적으로 연결되어 있다.
상기 도면의 왼쪽은 반도체 칩의 경계에 해당하는 스크라이브 라인이고 오른쪽은 칩의 내부이다.
상기와 같은 구성을 취함으로 인해, 액티브 영역(11)과 게이트 라인(15)에 서로 다른 전압을 인가할 수 있고, 따라서 커패시터 C1을 형성할 수 있다. 본 실시예에서는 상기 게이트 라인(15)의 칩의 안쪽 방향으로 형성된 것을 예시로 들었으나 반대편 방향에 형성되어도 무관하다. 즉, 콘택(21)의 왼쪽 부분에 상기 게이트 라인(15)이 형성되고 전압이 인가된다면 동일하게 커패시터 C1을 구현할 수 있다.
보다 상세하게 살펴보면, 제 2 메탈라인(14)에 제 1전압을 인가하면 콘택들(21, 22, 23)을 통해 활성 영역(11)까지 인가된다. 따라서 게이트 라인(15)에 제 2 전압을 인가하면 층간 절연물(31)을 사이에 두고 상부와 하부에 서로 다른 전극이 인가되므로 커패시터 C1이 형성된다. 즉 커패시터의 상부 전극에는 제 2 전압이 인가되고 하부 전극에는 제 1 전압이 인가된다. 상기 제 1 전압으로 접지 전압을 인가하고, 제 2 전압으로는 전원전압을 인가할 수 있다.
이때 상기 콘택들(21, 22, 23)은 반도체 소자 내로 수분이 침투하는 것을 완벽하게 차단하기 위해서 콘택이 끊어지는 부분이 없어야 한다. 따라서 콘택은 사각형 모양이 아닌 라인 형태를 사용하는 것이 바람직하다.
도 3 내지 도 9는 커패시터가 형성되는 부분의 레이아웃을 나타낸 평면도이다.
도 3을 참조하면, 소정의 활성 영역(11) 위에 비트라인 메탈(12)과 게이트 라인(15)이 형성되어 있는 것을 확인할 수 있다. 다른 메탈 라인들도 상부 또는 하부에 더 형성되어 있으나, 본 발명과 직접적인 관련이 있는 층만을 도시하고 나머지는 본 발명의 요지를 흐리지 않기 위해서 생략하였다.
그리고 상기 활성 영역(11)과 비트라인 메탈라인(12)을 전기적으로 연결하기 위한 콘택을 형성해야 하는데, 콘택은 도시된 것과 같이 사각형 형태의 콘택(311)과 라인 모양의 라인 콘택(312)을 형성할 수 있다. 콘택(311)과 라인 콘택(312)은 도 2의 콘택(21)에 대응된다.
콘택들(311, 312)은 모두 액티브 영역(11)과 비트라인 메탈(12)를 전기적으로 연결하는 역할을 하지만, 특히 라인 콘택(312)는 외부에서 수분이 침투하는 것을 방지하여 칩을 보호하는 역할을 한다.
상기 게이트 라인(15)에도 전압을 공급하기 위한 콘택이 형성될 수 있으나 도시하지 않았다.
비트라인 메탈(12)에 제 1 전압을 인가하면 콘택(311, 312)를 통해 액티브 영역까지 전달된다. 따라서 게이트 라인(15)에 제 2 전압을 인가하게 되면 게이트 라인(15)과 액티브 영역(11) 사이에 모스 커패시터가 형성된다.
도 4는 콘택 저항을 감소시키기 위해 라인 콘택(413)과 나란한 방향으로 콘택(412)를 더 형성한 것이다. 콘택(411, 412, 413)은 도 2읜 콘택(21)에 대응된다.
도 5는 도 3의 사각형 모양의 콘택(311)을 라인 형태로 변형한 라인콘택(511)으로 대체한 것이다. 이렇게 함으로써 콘택 저항이 작아질 뿐 아니라 수분 차단 효과도 더 좋아진다. 본 발명에서 라인 콘택이란 도시된 것과 콘택이 틈을 두지 않고 길게 라인 형태로 형성된 콘택을 말한다.
도 6은 도 6의 콘택(511, 512)를 연결하여 하나의 라인 콘택(611)으로 형성한 것이다.
도 7은 도 4의 사각형 콘택들(411, 412)를 연결하여 하나의 라인 콘택(711)으로 형성한 것이다.
도 8은 활성영역(11)을 넓게 하고 사각 콘택(811)을 활성 게이트 라인(15)의 아래쪽에도 형성한 것이다. 활성 영역을 넓게 함으로써 커패시터의 표면적을 넓게 할 수 있고, 결과적으로 커패시터 용량을 증가시킬 수 있다.
도 9는 연결라인(15-1)을 이용하여 게이트 라인(15)을 연결한 것이다. 상기 연결라인(15-1)도 게이트 라인(15)과 같은 폴리 성분인 것이 바람직하다. 이러한 연결라인(15-1)을 이용하는 경우에도 커패시터의 표면적이 증가하게 되어 결과적으로 커패시터 용량을 증가시킬 수 있다.
도 1은 종래 기술에 따른 가드링의 단면도
도 2는 본 발명에 따른 가드링의 단면도
도 3 내지 도 9는 본 발명에 따른 가드링의 다양한 실시예의 평면도
Claims (12)
- 반도체 기판 상에 불순물을 도핑하여 형성된 활성 영역;상기 활성 영역의 상부에 형성되고 상부 메탈라인들과 전기적으로 연결된 제 1 도전성 라인;상기 활성 영역과 상기 도전성 라인 사이에 형성된 제 2 도전성 라인;상기 활성 영역과 상기 도전성 라인 사이에 형성되어 있는 절연물질; 및상기 제 1 도전성 라인과 상기 활성 영역을 전기적으로 연결하는 콘택;을 포함하는 것을 특징으로 하는 반도체 소자의 가드링.
- 제 1항에 있어서,상기 제 1 도전성 라인은 비트라인 메탈라인이고, 상기 제 2 도전성 라인은 게이트 라인인 반도체 소자의 가드링.
- 제 1항에 있어서,상기 제 1 도전성 라인과 제 2 도전성 라인에는 서로 다른 레벨의 전압이 인가되는 반도체 소자의 가드링.
- 제 1항에 있어서,상기 콘택은 라인 형태로 형성되는 반도체 소자의 가드링.
- 액티브 영역의 상부에 형성되어 외부 수분으로부터 칩을 보호하는 제 1 도전성 라인;상기 액티브 영역에 일부 영역이 오버랩되도록 형성되는 제 2 도전성 라인; 및상기 활성 영역과 제 1 도전성 라인을 전기적으로 연결하는 콘택;을 포함하는 반도체 장치의 가드링.
- 제 5항에 있어서,상기 제 1 도전성 라인은 비트라인 메탈라인인 반도체 소자의 가드링.
- 제 5항에 있어서,상기 제 2 도전성 라인은 제 1 게이트 라인과 제 2 게이트 라인을 포함하는 반도체 소자의 가드링.
- 제 7항에 있어서,상기 콘택은 상기 제 1 게이트 라인과 제 2 게이트 라인의 좌우에 형성되어 상기 액티브 영역과 제 1 도전성 라인을 전기적으로 연결하는 제 1 콘택과 외부로부터 수분 침부를 방지하기 위해 라인 형태로 형성된 제 2 콘택을 포함하는 반도체 소자의 가드링.
- 제 8항에 있어서,상기 제 1 콘택은 라인 형태로 형성되거나 사각 형태로 형성되는 반도체 소자의 가드링.
- 제 8항에 있어서,상기 제 1 콘택가 제 2 콘택은 상호 연결되는 반도체 소자의 가드링.
- 제 7항에 있어서,상기 제 1 게이트 라인과 제 2 게이트 라인은 연결라인으로 연결되어 있는 반도체 소자의 가드링.
- 제 5항에 있어서,상기 제 2 도전성 라인이 상기 활성 영역과 전부 오버랩되게 형성되는 반도체 소자의 가드링.
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| US10886237B2 (en) | 2019-02-07 | 2021-01-05 | Samsung Electronics Co., Ltd. | Semiconductor device |
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- 2008-04-10 KR KR1020080033295A patent/KR20090107816A/ko not_active Application Discontinuation
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