KR20230114877A - 스마트 ic 기판, 스마트 ic 모듈 및 이를 포함하는 ic 카드 - Google Patents
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Abstract
실시예에 따른 스마트 IC 기판은, 제 1 면 및 상기 제 1 면과 반대되는 제 2 면을 포함하는 기재; 상기 제 1 면 및 상기 제 2 면 중 적어도 하나의 면 상에 배치되는 회로 패턴을 포함하고, 상기 회로 패턴은 제 1 금속층 및 상기 제 1 금속층 상의 제 2 금속층을 포함하고, 상기 제 2 금속층은 CIE L*a*b* 색 공간에서 83 내지 87의 L*값, 12.0 내지 13.5의 a*값, 및 15 내지 20의 b*값을 가진다.
Description
실시예는 스마트 IC 기판, 스마트 IC 모듈 및 이를 포함하는 IC 카드에 대한 것이다.
IC 카드는 스마트 IC 모듈 및 카드 모듈이 결합되어 형성될 수 있다.
스마트 IC 모듈은 전자주민증, 신용카드 유심 등에 필요한 개인 보안 정보들이 저장된 IC가 실장된 기판으로서, 해당정보를 전기 신호의 형태로 리더기(reader)에 전달하는 역할을 할 수 있다.
상기 스마트 IC 모듈은 기판의 구조에 따라 싱글형(single type)과 듀얼형(dual type)으로 구분될 수 있으며, 사용되는 카드의 형태에 따라 접촉식(contact), 비접촉식(contactless), 하이브리드(hybrid) 및 콤비(combi) 카드로 구분될 수 있다.
자세하게, 접촉식 스마트 IC 모듈은 물리적 접촉에 의해 정보를 송수신 하는 방식이고, 비접촉식 스마트 IC 모듈은 NFC(교통카드 등) 기능을 사용하여 물리적 접촉 없이 정보를 송수신 하는 방식이며, 콤비 스마트 IC 모듈 및 하이브리드 스마트 IC 모듈은 물리적 접촉 기능과 물리적 접촉 없는 NFC 기능을 모두 포함하는 방식이다.
이에 따라, 스마트 IC 모듈은 접촉면과 본딩면을 포함할 수 있으며, 본딩면에는 칩이 배치되고, 접촉면은 외부에서 다른 장치와 직접 또는 간접적으로 접촉될 수 있다.
최근에는, IC 카드의 디자인 자유도를 향상시키기 위해, 접촉면의 회로 패턴의 색을 다양하게 하는 것이 연구되고 있다.
그러나, 상기 색을 구현하고자 하는 경우, 최상부층의 물리적 특성 변화로 인해 회로 패턴의 신뢰성이 저하되는 문제점이 있다.
또한, 상기 스마트 IC 모듈을 제조하는 공정이 불필요하게 증가되는 문제점이 있다.
따라서, 상기와 같은 문제점을 해결할 수 있는 새로운 구조의 스마트 IC 기판, 스마트 IC 모듈 및 이를 포함하는 IC 카드가 요구된다.
실시예는 접촉면을 설정된 범위의 색좌표를 가지는 색으로 구현하여 사용자의 시인성 및 디자인 자유도를 향상시킬 수 있는 스마트 IC 기판, 스마트 IC 모듈 및 이를 포함하는 IC 카드를 제공하고자 한다.
실시예에 따른 스마트 IC 기판은, 제 1 면 및 상기 제 1 면과 반대되는 제 2 면을 포함하는 기재; 상기 제 1 면 및 상기 제 2 면 중 적어도 하나의 면 상에 배치되는 회로 패턴을 포함하고, 상기 회로 패턴은 제 1 금속층 및 상기 제 1 금속층 상의 제 2 금속층을 포함하고, 상기 제 2 금속층은 CIE L*a*b* 색 공간에서 83 내지 87의 L*값, 12.0 내지 13.5의 a*값, 및 15 내지 20의 b*값을 가진다.
실시예에 따른 스마트 IC 기판은, 상기 제 2 금속층은 구리가 30 중량% 내지 60 중량%로 포함되는 구리-금(Cu-Au) 합금을 포함한다.
실시예에 따른 스마트 IC 기판은, 상기 제 1 금속층과 상기 제 2 금속층 사이에 배치되는 중간층을 더 포함한다.
실시예에 따른 스마트 IC 기판은, 상기 회로 패턴은 상기 제 1 면 상에 배치되고, 상기 제 1 면은 상기 스마트 IC 기판의 접촉면이다.
실시예에 따른 스마트 IC 기판은, 상기 제 2 금속층은 상기 중간층의 두께에 대해 0.3% 내지 15%의 두께를 가진다.
실시예에 따른 스마트 IC 기판은, 상기 중간층의 두께는 1㎛ 내지 5㎛이고,
상기 제 2 금속층층의 두께는 0.03㎛ 내지 0.1㎛이다.
실시예에 따른 스마트 IC 기판은, 상기 회로 패턴은, 상기 제 1 면 상에 배치되는 제 1 회로 패턴; 및 상기 제 2 면 상에 배치되는 제 2 회로 패턴을 포함하고, 상기 제 1 회로 패턴은 제 1 금속층 및 상기 제 1 금속층 상의 제 2 금속층을 포함하고 상기 제 2 회로 패턴은 제 3 금속층 및 상기 제 3 금속층 하의 제 4 금속층을 포함하고, 상기 제 1 회로 패턴과 상기 제 2 회로 패턴은 서로 다른 색으로 형성된다.
실시예에 따른 스마트 IC 기판은, 상기 제 1 면은 상기 스마트 IC 기판의 접촉면이고, 상기 제 2 금속층과 상기 제 4 금속층은 다른 물질을 포함한다.
실시예에 따른 스마트 IC 기판은, 상기 제 1 면은 상기 스마트 IC 기판의 접촉면이고, 상기 제 2 금속층은 구리가 30 중량% 내지 60 중량%로 포함되는 구리-금(Cu-Au) 합금을 포함하고, 상기 제 4 금속층은 금 또는 팔라듐을 포함한다.
실시예에 따른 스마트 IC 기판은, 상기 제 1 금속층과 상기 제 2 금속층은 서로 다른 물질을 포함하고, 상기 제 3 금속층과 상기 제 4 금속층은 서로 다른 물질을 포함한다.
실시예에 따른 스마트 IC 기판은, 상기 제 1 금속층과 상기 제 2 금속층 사이에는 제 1 중간층이 배치되고, 상기 제 3 금속층과 상기 제 4 금속층 사이에는 제 2 중간층이 배치되고, 상기 제 1 중간층은 니켈을 포함하고, 상기 제 2 중간층은 니켈-금(Ni-Au) 합금 또는 니켈-팔라듐(Ni-Pd) 합금을 포함한다.
실시예에 따른 스마트 IC 기판은, 상기 제 3 금속층과 상기 제 4 금속층은 직접 접촉하며 배치된다.
실시예에 따른 스마트 IC 기판, 스마트 IC 기판 모듈은 접촉면과 본딩면의 색을 다양하게 형성할 수 있다.
실시예에 따른 스마트 IC 기판, 스마트 IC 기판 모듈은 접촉면의 색을 설정된 범위의 색좌표를 가지는 색으로 구현할 수 있다.
자세하게, 회로 패턴의 최외측에 배치되는 금속층을 설정된 범위의 중량%로 구현되는 구리-금 합금으로 형성하고, 이에 의해, 스마트 IC 기판, 스마트 IC 기판 모듈의 접촉면에서 로즈골드 색을 구현할 수 있다.
이에 따라, 외부에서 사용자에게 시인되는 접촉면에서 회로 패턴의 부식을 방지하면서 색의 심미감을 증가시킬 수 있다.
또한, 실시예에 따른 스마트 IC 기판, 스마트 IC 기판 모듈은 접촉면과 본딩면의 색을 다르게 할 수 있다.
즉, 외부에서 사용자에게 시인되는 접촉면과 칩이 배치되는 본딩면의 회로 패턴의 색을 다르게 할 수 있다.
즉, 외부에서 사용자에게 시인되는 접촉면의 색은 설정된 범위의 색좌표를 가지는 금속층을 통해 사용자의 심미감을 향상시킬 수 있는 색으로 구현할 수 있다. 또한, 외부에서 사용자에게 시인되지 않는 본딩면은 회로패턴의 보호를 위해 단층 또는 다층으로 형성하면서, 회로 패턴의 색에 구애받지 않고 형성될 수 있다.
이에 따라, 접촉면과 본딩면의 회로 패턴을 다른 물질로 형성함으로써, 각 면의 목적에 적합한 공정 방법으로 금속층을 형성할 수 있으므로, 공정 효율을 향상시킬 수 있다.
도 1은 실시예에 따른 스마트 IC 기판의 제 1 면의 상면도를 도시한 도면이다.
도 2 및 도 3은 실시예에 따른 스마트 IC 기판의 제 2 면의 상면도를 도시한 도면이다.
도 4 및 도 5는 스마트 IC 기판의 제 2 면에 칩이 배치되는 스마트 IC 모듈의 본딩면의 상면도를 도시한 도면이다.
도 6은 도 4의 A-A' 영역을 절단한 단면도를 도시한 도면이다.
도 7 및 도 8은 도 5의 A-A' 영역을 절단한 단면도를 도시한 도면이다.
도 9는 실시예에 따른 스마트 IC 기판의 회로 패턴의 색좌표를 설명하기 위한 도면이다.
도 10은 실시예에 따른 IC 카드의 상면도를 도시한 도면이다.
도 2 및 도 3은 실시예에 따른 스마트 IC 기판의 제 2 면의 상면도를 도시한 도면이다.
도 4 및 도 5는 스마트 IC 기판의 제 2 면에 칩이 배치되는 스마트 IC 모듈의 본딩면의 상면도를 도시한 도면이다.
도 6은 도 4의 A-A' 영역을 절단한 단면도를 도시한 도면이다.
도 7 및 도 8은 도 5의 A-A' 영역을 절단한 단면도를 도시한 도면이다.
도 9는 실시예에 따른 스마트 IC 기판의 회로 패턴의 색좌표를 설명하기 위한 도면이다.
도 10은 실시예에 따른 IC 카드의 상면도를 도시한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다.
또한, 본 발명의 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, “A 및(와) B, C중 적어도 하나(또는 한개이상)”로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나이상을 포함 할 수 있다.
또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다.
그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우 뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다.
또한 “상(위) 또는 하(아래)”으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
이하, 도면들을 참조하여, 실시예에 따른 스마트 IC 기판, 스마트 IC 모듈 및 이를 포함하는 IC 카드를 설명한다.
도 1 내지 도 8은 실시예에 따른 스마트 IC 기판의 일면 및 타면의 상면도 및 스마트 IC 모듈의 단면도를 도시한 도면이다.
도 1 내지 도 3을 참조하면, 상기 스마트 IC 기판(1000)은 일면 및 상기 일면과 반대되는 타면을 포함할 수 있다. 상기 스마트 IC 기판(1000) 상에는 칩이 실장되어 스마트 IC 모듈을 형성할 수 있다. 상기 일면은 상기 스마트 IC 기판(1000)의 접촉면(contact side)이 될 수 있다. 또한, 상기 타면은 상기 스마트 IC 기판(1200)의 본딩면(bonding side)이 될 수 있다.
즉, 상기 일면은 상기 IC 카드에서 직접 또는 간접적인 접촉을 통해 스마트 IC 모듈의 정보를 인식할 수 있는 면일 수 있고, 상기 타면에는 칩이 실장되고, IC 카드의 본체와 접착되는 면일 수 있다.
상기 스마트 IC 기판(1000)은 기재(100) 및 복수의 회로 패턴을 포함할 수 있다.
상기 기재(100)는 수지 물질을 포함할 수 있다. 상기 기재(100)는 제 1 면(1S) 및 상기 제 1 면(1S)과 반대되는 제 2 면(2S)을 포함할 수 있다. 상기 제 1 면(1S)은 앞서 설명한 상기 스마트 IC 기판(1000)의 일면 즉, 상기 스마트 IC 기판(1000)의 접촉면과 대응되는 면으로 정의될 수 있고, 상기 제 2 면(2S)은 앞서 설명한 상기 스마트 IC 기판(1000)의 상기 본딩면과 대응되는 면으로 정의될 수 있다.
상기 기재(100)는 유리섬유를 포함하는 프리프레그(prepreg)를 포함할 수 있다. 자세하게, 상기 기재(100)은 에폭시 수지 및 상기 에폭시 수지에 유리 섬유 및 실리콘계 필러(Si filler)가 분산된 물질을 포함할 수 있다.
또한, 상기 기재(100)는 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 기재(100)는 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 기재(100)는 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함하거나, 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함하거나 사파이어를 포함할 수 있다.
또한, 상기 기재(100)는 광등방성 필름을 포함할 수 있다. 일례로, 상기 기재(100)는 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다.
또한, 상기 기재(100)는 부분적으로 곡면을 가지면서 휘어질 수 있다. 즉, 기재(100)는 부분적으로는 평면을 가지고, 부분적으로는 곡면을 가지면서 휘어질 수 있다. 자세하게, 상기 기재(100)의 끝단이 곡면을 가지면서 휘어지거나 랜덤한 곡률을 포함한 표면을 가지며 휘어지거나 구부러질 수 있다.
또한, 상기 기재(100)는 유연한 특성을 가지는 플렉서블(flexible) 기판일 수 있다. 또한, 상기 기재(100)는 커브드(curved) 또는 벤디드(bended) 기판일 수 있다.
상기 기재(100)의 제 1 면(1S) 및 제 2 면(2S) 중 적어오 하나의 면 상에는 접착층(200)이 배치될 수 있다. 상기 접착층(200)은 상기 기재(100)의 제 1 면(1S) 및 제 2 면(2S)의 전면 상에 배치될 수 있다. 자세하게, 상기 접착층(200)은 비아가 형성된 영역을 제외한 상기 기재(100)의 제 1 면(1S) 및 제 2 면(2S)의 전면 상에 배치될 수 있다.
상기 접착층(200)은 수지 물질을 포함할 수 있다. 예를 들어, 상기 접착층(200)은 에폭시 수지, 아크릴 수지 및 폴리이미드 수지 중 적어도 하나를 포함할 수 있다. 또한, 상기 접착층(20)에는 상기 접착층(200)에 유연성을 부여하기 위해 천연 고무, 가소제, 경화제, 인계 등의 난연제 등의 첨가물이 더 포함될 수 있다.
상기 접착층(200)은 설정된 범위의 두께를 가질 수 있다. 예를 들어, 상기 접착층(200)의 두께는 15㎛ 내지 30㎛일 수 있다. 상기 접착층(200)의 두께가 15㎛ 미만인 경우, 접착력이 저하되어 접착층 상의 회로 패턴이 탈막될 수 있다. 또한, 상기 접착층(200)의 두께가 30㎛ 초과인 경우, 접착층에 의해 스마트 IC 기판의 두께가 전체적으로 증가될 수 있다,
상기 기재(100) 상에는 회로 패턴(300)이 배치될 수 있다. 자세하게, 상기 기재(100)의 제 1 면(1S) 및 제 2 면(2S) 중 적어도 하나의 면 상에는 회로 패턴(300)이 배치될 수 있다.
예를 들어, 도 1, 도 2, 도 4 및 도 6을 참조하면, 상기 기재(100)의 제 1 면(1S) 및 제 2 면(2S) 죽 어느 하나의 면 상에만 회로 패턴이 배치될 수 있다. 자세하게, 상기 기재(100)의 제 1 면(1S) 상에는 상기 접착층(200) 상에 배치되는 회로 패턴(300)이 배치되고, 상기 기재(100)의 제 2 면(2S) 상에는 접착층(200) 및 회로 패턴(300)이 배치되지 않을 수 있다.
또는, 도 1, 도 3, 도 5 및 도 7을 참조하면, 상기 기재(100)의 제 1 면(1S) 및 제 2 면(2S) 상에는 각각 회로 패턴이 배치될 수 있다. 자세하게, 상기 기재(100)의 제 1 면(1S) 상에는 상기 접착층(200) 상에 배치되는 제 1 회로 패턴(310)이 배치되고, 상기 기재(100)의 제 2 면(2S) 상에는 상기 접착층(200) 상에 배치되는 제 2 회로 패턴(320)이 배치될 수 있다.
상기 회로 패턴(300, 310)은 복수의 회로 패턴을 포함할 수 있다. 즉, 상기 기재(100)의 제 1 면(1S) 상에 배치되는 상기 회로 패턴(300, 310)은 복수의 회로 패턴을 포함할 수 있다.
자세하게, 상기 회로 패턴(300, 310)은 제 1-1 회로 패턴(351), 제 1-2 회로 패턴(352), 제 1-3 회로 패턴(353), 제 1-4 회로 패턴(354), 제 1-5 회로 패턴(355) 및 제 1-6 회로 패턴(356)을 포함할 수 있다.
도 1에서는 상기 제 1-1 회로 패턴(351), 상기 제 1-2 회로 패턴(352), 상기 제 1-3 회로 패턴(353), 상기 제 1-4 회로 패턴(354), 상기 제 1-5 회로 패턴(355) 및 상기 제 1-6 회로 패턴(356)을 도시하였으나, 실시예는 이에 제한되지 않고, 상기 회로 패턴(300, 310)은 6개 미만 또는 6개 초과의 회로 패턴을 포함할 수 있다.
상기 제 1-1 회로 패턴(351), 상기 제 1-2 회로 패턴(352), 상기 제 1-3 회로 패턴(353), 상기 제 1-4 회로 패턴(354), 상기 제 1-5 회로 패턴(355) 및 상기 제 1-6 회로 패턴(356)은 서로 이격하여 배치될 수 있다.
자세하게, 상기 제 1-1 회로 패턴(351), 상기 제 1-2 회로 패턴(352), 상기 제 1-3 회로 패턴(353), 상기 제 1-4 회로 패턴(354), 상기 제 1-5 회로 패턴(355) 및 상기 제 1-6 회로 패턴(356)들 사이에는 회로 패턴이 배치되지 않는 스페이스 영역(SA)들이 형성되고, 상기 스페이스 영역(SA)들에 의해 상기 제 1-1 회로 패턴(351), 상기 제 1-2 회로 패턴(352), 상기 제 1-3 회로 패턴(353), 상기 제 1-4 회로 패턴(354), 상기 제 1-5 회로 패턴(355) 및 상기 제 1-6 회로 패턴(356)들은 서로 이격될 수 잇다. 즉, 상기 스페이서 영역(SA)은 상기 제 1-1 회로 패턴(351), 상기 제 1-2 회로 패턴(352), 상기 제 1-3 회로 패턴(353), 상기 제 1-4 회로 패턴(354), 상기 제 1-5 회로 패턴(355) 및 상기 제 1-6 회로 패턴(356)들 사이의 간격일 수 있다.
상기 스페이서 영역(SA)은 설정된 크기를 가질 수 있다. 예를 들어, 상기 스페이서 영역(SA)은 100㎛ 내지 250㎛일 수 있다.
이에 따라, 상기 제 1-1 회로 패턴(351), 상기 제 1-2 회로 패턴(352), 상기 제 1-3 회로 패턴(353), 상기 제 1-4 회로 패턴(354), 상기 제 1-5 회로 패턴(355) 및 상기 제 1-6 회로 패턴(356)은 상기 기판(100)의 제 1 면(1S) 상에서 전기적으로 연결되지 않게 배치될 수 있다.
상기 기재(100)는 복수의 비아(V)를 포함할 수 있다. 도 2 및 도 3을 참조하면, 상기 기재(100)에는 복수의 비아(V)가 형성될 수 있다. 상기 복수의 비아(V)는 각각 상기 제 1-1 회로 패턴(351), 상기 제 1-2 회로 패턴(352), 상기 제 1-3 회로 패턴(353), 상기 제 1-4 회로 패턴(354), 상기 제 1-5 회로 패턴(355) 및 상기 제 1-6 회로 패턴(356)과 상기 기재(100)의 두께 방향으로 중첩되는 위치에 배치될 수 있다.
상기 비아(V)를 통해, 상기 제 2 면(2S)에 배치되는 칩(C)과 상기 제1 면(1S)에 배치되는 상기 회로 패턴(300, 310)이 전기적으로 연결될 수 있다.
이에 따라, 도 4 및 도 5와 같이 스마트 IC 모듈(2000)을 형성할 수 있다.
상기 회로 패턴(300, 310, 320)은 제 1 금속층(301) 및 제 2 금속층(302)을 포함할 수 있다. 자세하게, 상기 회로 패턴(300, 310, 320)은 상기 접착층(200) 상의 제 1 금속층(301) 및 상기 제 1 금속층(301) 상의 제 2 금속층(302)을 포함할 수 있다.
상기 제 1 금속층(301)은 금속 물질을 포함할 수 있다. 자세하게, 상기 제 1 금속층(301)은 전기 전도성이 높은 금속 물질을 포함할 수 있다. 예를 들어, 상기 제 1 금속층(301)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중 적어도 하나의 물질을 포함할 수 있다. 바람직하게는, 상기 제 1 금속층(301)은 구리(Cu)를 포함할 수 있다.
상기 제 1 금속층(301)은 설정된 범위의 두께를 가질 수 있다. 자세하게, 상기 제 1 금속층(301)의 두께는 35㎛ 내지 70㎛일 수 있다. 상기 제 1 금속층(301)의 두께가 35㎛ 미만인 경우, 상기 제 1 금속층(301)의 전도성이 감소하여 전기적 특성이 저하될 수 있다. 또한, 상기 제 1 금속층(301)의 두께가 70㎛ 초과인 경우, 상기 제 1 금속층(301)의 두께 증가로 스마트 IC 기판의 전체적인 두께가 증가될 수 있다.
상기 제 2 금속층(302)은 상기 제 1 금속층(301) 상에 배치될 수 있다. 상기 제 2 금속층(302)은 상기 제 1 금속층(301)을 둘러싸며 배치될 수 있다. 즉, 상기 제 2 금속층(302)은 상기 제 1 금속층(301)의 전면 상에 배치될 수 있다.
상기 제 2 금속층(302)은 상기 제 1 금속층(301) 상에 배치되어 상기 제 1 금속층(301)을 보호할 수 있다. 즉, 상기 제 2 금속층(302)은 상기 제 1 금속층(301) 상에 배치되어, 상기 제 1 금속층(301)의 부식을 방지할 수 있다. 즉, 상기 제 2 금속층(302)은 상기 회로 패턴(300, 310, 320)의 보호층 역할을 할 수 있다.
또한, 상기 제 2 금속층(302)은 상기 제 1 금속층(301) 상에 배치되어 상기 회로 패턴(300, 310, 320)에 다양한 색을 구현할 수 있다. 즉, 상기 회로 패턴(300, 310, 320)의 최외측에 배치되는 상기 제 2 금속층(302)에 의해 상기 회로 패턴(300, 310, 320)은 상기 제 2 금속층(302)이 형성하는 색이 구현될 수 있다.
도 1, 도 2, 도 4 및 도 6을 참조하면, 상기 회로 패턴(300)은 중간층(305)을 더 포함할 수 있다.
상기 중간층(305)은 상기 제 1 금속층(301)과 상기 제 2 금속층(302) 사이에 배치될 수 있다. 상기 중간층(305)은 상기 제 1 금속층(301)을 둘러싸며 배치될 수 있다. 즉, 상기 중간층(305)은 상기 제 1 금속층(301)의 상면 및 측면 상에 배치될 수 있다. 즉, 상기 중간층(305)은 상기 제 1 금속층(301)을 둘러싸며 배치되고, 상기 제 2 금속층(302)은 상기 중간층(305)을 둘러싸며 배치될 수 있다.
상기 중간층(302)은 상기 제 1 금속층(301)과 상기 제 2 금속층(302) 사이에 배치되어 상기 제 1 금속층(301)과 상기 제 2 금속층(302)의 밀착력을 향상시킬 수 있다. 즉, 상기 중간층(305)은 밀착력 강화층일 수 있다.
상기 중간층(305)은 상기 제 1 금속층(301) 및 상기 제 2 금속층(302)과 다른 색을 가질 수 있다. 또한, 상기 중간층(305)은 상기 제 1 금속층(301) 및 상기 제 2 금속층(302)과 서로 다른 물질을 포함할 수 있다.
예를 들어, 상기 중간층(305)은 금속을 포함할 수 있다. 일례로, 상기 중간층(305)은 니켈(Ni)을 포함할 수 있다. 또한, 상기 제 2 층(L2)은 2원계 합급 물질을 포함할 수 있다.
상기 회로 패턴(300)은 구리 합금을 포함할 수 있다. 자세하게, 상기 제 2 금속층(302)은 구리 합금을 포함할 수 있다. 자세하게, 상기 제 2 금속층(302)은 구리-금(Cu-Au) 합금을 포함할 수 있다.
상기 제 2 금속층(302)은 설정된 범위의 색좌표를 가지는 구리-금(Cu-Au) 합금을 포함할 수 있다. 도 9를 참조하면, 상기 제 2 금속층(302)은 CIE L*a*b* 색 공간에서 83 내지 87의 L*값, 12.0 내지 13.5의 a*값, 및 15 내지 20의 b*값을 가지는 구리-금(Cu-Au) 합금을 포함할 수 있다.
즉, 상기 제 2 금속층(302)은 도 9의 A 영역의 색을 구현할 수 있다. 자세하게, 상기 제 2 금속층(302)은 순수 구리와 비교하였을 때. 적색도(a*값)는 유사하고, 황색도(b*값)는 유사하거나 또는 증가됨으로써, 로즈색과 골드색이 어우러진 로즈골드 색상을 구현할 수 있다.
상기 제 2 금속층(302)은 상기 제 2 금속층(302)의 전체 중량%를 100 중량%로 하였을 때. 구리가 30 중량% 이상으로 포함되는 구리-금(Cu-Au) 합금을 포함할 수 있다. 자세하게, 상기 제 2 금속층(302)은 구리가 35 중량% 이상으로 포함되는 구리-금(Cu-Au) 합금을 포함할 수 있다. 더 자세하게, 상기 제 2 금속층(302)은 구리가 40 중량% 이상으로 포함되는 구리-금(Cu-Au) 합금을 포함할 수 있다. 더 자세하게, 상기 제 2 금속층(302)은 구리가 50 중량% 이상으로 포함되는 구리-금(Cu-Au) 합금을 포함할 수 있다. 예를 들어, 상기 제 2 금속층(302)은 구리가 30 중량% 내지 90 중량%로 포함되는 구리-금(Cu-Au) 합금을 포함할 수 있다. 자세하게, 상기 제 2 금속층(302)은 구리가 30 중량% 내지 80 중량%로 포함되는 구리-금(Cu-Au) 합금을 포함할 수 있다. 더 자세하게, 상기 제 2 금속층(302)은 구리가 35 중량% 내지 70 중량%로 포함되는 구리-금(Cu-Au) 합금을 포함할 수 있다. 더 자세하게, 상기 제 2 금속층(302)은 구리가 35 중량% 내지 60 중량%로 포함되는 구리-금(Cu-Au) 합금을 포함할 수 있다.
한편, 상기 제 2 금속층(302)은 구리, 금 이외에 은, 니켈, 알루미늄 또는 크롬 등의 불순물이 소량 첨가될 수도 있다.
상기 제 2 금속층(302)의 구리가 30 중량% 미만으로 포함되는 경우, 구리-금(Cu-Au) 합금의 적색도(a*값)이 감소하여 구현하고자 하는 색좌표 범위의 색을 구현할 수 없다. 또한, 상기 제 2 금속층(302)의 구리가 90 중량% 초과로 포함되는 경우, 구리-금(Cu-Au) 합금의 황색도(b*값)가 감소하여 구현하고자 하는 색좌표 범위의 색을 구현할 수 없고, 제 2 금속층(302)의 물리적 특성 변화로, 상기 제 2 금속층을 통해 상기 제 1 금속층을 효과적으로 보호할 수 없다.
또한, 일부 환경 조건에서 상기 제 2 금속층(302)의 구리가 60 중량%를 초과 하는 경우, 앞서 설명한 색좌표 범위의 색을 구현할 수 는 있으나, 아래의 악조건의 신뢰성 테스트 조건에서 붉은 변색이 발생 하거나 저항 값이 0.5Ω를 초과 하는 물리적 특성 변화를 일으킬 수 있음으로 상기 제 2 금속층(302)의 구리가 60 중량% 이하인 것이 좋다.
2 가스 테스트 조건: 황화수소(H2S) 100 ppb, 이산화황(SO2) 500ppb, 5℃, 75% R.H. 240Hr
상기 제 2 금속층(302)과 상기 중간층(305)은 서로 다른 두께로 배치될 수 있다. 자세하게, 상기 중간층(305)의 두께(T1)는 상기 제 2 금속층(302)의 두께(T2)보다 클 수 있다. 예를 들어, 상기 제 2 금속층(302)의 두께는 상기 중간층(305)의 두께에 대해 0.3% 내지 15%의 두께 일 수 있다.
일례로, 상기 중간층(305)의 두께는 0.5㎛ 이상일 수 있다. 자세하게, 상기 중간층(305)의 두께는 1㎛ 내지 7㎛일 수 있다. 더 자세하게, 상기 중간층(305)의 두께는 1㎛ 내지 5㎛일 수 있다.
또한, 상기 제 2 금속층(302)의 두께는 0.01㎛ 이상일 수 있다. 자세하게, 상기 제 2 금속층(302)의 두께는 0.01㎛ 내지 0.3㎛일 수 있다. 더 자세하게, 상기 제 2 금속층(302)의 두께는 0.03㎛ 내지 0.1㎛일 수 있다.
상기 제 2 금속층(302)의 두께가 상기 중간층(305)의 두께에 대해 0.3% 미만의 두께로 형성되는 경우, 상기 제 2 금속층(302)의 두께가 너무 박막으로 형성될 수 있어 공정 구현이 어려울 수 있고, 상기 제 2 금속층(302)에 의한 색이 충분하게 시인되지 않을 수 있다.
또한, 상기 제 2 금속층(302)의 두께가 상기 중간층(305)의 두께에 대해 15% 초과의 두께로 형성되는 경우, 상기 제 2 금속층(302)의 두께가 너무 두꺼워지고, 이에 의해 회로 패턴의 두께가 증가될 수 있다. 따라서, 스마트 IC 기판이 적용되는 IC 카드의 두께가 증가될 수 있다.
도 1, 도 3, 도 5, 도 7 및 도 8을 참조하면, 상기 스마트 IC 기판은 상기 제 1 회로 패턴(310) 및 상기 제 2 회로 패턴(320)을 포함할 수 있다.
상기 제 1 회로 패턴(310)은 제 1 금속층(301) 및 상기 제 1 금속층(301) 상의 제 2 금속층(302)을 포함할 수 있다. 또한, 상기 제 1 금속층(301)과 상기 제 2 금속층(302) 사이에는 제 1 중간층(305a)이 배치될 수 있다.
상기 제 2 회로 패턴(320)은 제 3 금속층(303) 및 상기 제 3 금속층(303) 하의 제 4 금속층(304)을 포함할 수 있다. 또한, 상기 제 3 금속층(303)과 상기 제 4 금속층(304) 사이에는 제 2 중간층(305b)이 배치될 수 있다.
상기 제 1 금속층(301)과 상기 제 3 금속층(30)은 동일하거나 유사한 물질을 포함할 수 있다. 또는, 상기 제 1 금속층(301)과 상기 제 3 금속층(303)은 다른 물질을 포함할 수 있다.
또한, 상기 제 1 금속층(301)과 상기 제 3 금속층(30)은 동일하거나 유사한 두께로 형성될 수 있다. 또는, 상기 제 1 금속층(301)과 상기 제 3 금속층(303)은 다른 두께로 형성될 수 있다.
상기 제 1 중간층(305a)과 상기 제 2 중간층(305b)은 동일하거나 유사한 물질을 포함할 수 있다. 예를 들어, 상기 제 1 중간층(305a)과 상기 제 2 중간층(305b)은 니켈(Ni)을 포함할 수 있다.
또한, 상기 제 2 금속층(302)과 상기 제 4 금속층(304)은 동일하거나 다른 물질을 포함할 수 있다.
일례로, 상기 제 2 금속층(302)과 상기 제 4 금속층(304)은 동일한 물질을 포함할 수 있다.
자세하게, 상기 제 2 금속층(302)과 상기 제 4 금속층(304)은 앞서 설명한 색좌표 범위를 가지는 합금을 포함할 수 있다. 자세하게, 상기 제 2 금속층(302)과 상기 제 4 금속층(304)은 CIE L*a*b* 색 공간에서 83 내지 87의 L*값, 12.0 내지 13.5의 a*값, 및 15 내지 20의 b*값을 가지는 구리-금(Cu-Au) 합금을 포함할 수 있다.
즉, 상기 제 2 금속층(302)과 상기 제 4 금속층(304)은 모두 구리-금(Cu-Au) 합금을 포함할 수 있다. 또한, 상기 제 2 금속층(302)과 상기 제 4 금속층(304)은 상기 색좌표 범위를 가지는 구리-금(Cu-Au) 합금을 포함할 수 있다.
또는, 상기 제 2 금속층(302)과 상기 제 4 금속층(304)은 다른 물질을 포함할 수 있다.
자세하게, 상기 제 2 금속층(302)은 앞서 설명한 색좌표 범위를 가지는 합금을 포함할 수 있다. 자세하게, 상기 제 2 금속층(302)은 CIE L*a*b* 색 공간에서 83 내지 87의 L*값, 12.0 내지 13.5의 a*값, 및 15 내지 20의 b*값을 가지는 구리-금(Cu-Au) 합금을 포함할 수 있다.
또한, 상기 제 4 금속층(304)은 금(Au) 또는 팔라듐(Pd)을 포함할 수 있다. 즉, 상기 제 3 금속층(303) 하에 제 2 중간층(305b)을 형성한 후, 상기 제 2 중간층(305b) 하에 금(Au)층을 배치하거나, 상기 제 3 금속층(301) 하에 제 2 중간층(305b)을 형성한 후, 상기 제 2 중간층(305b) 하에 팔라듐 층을 배치할 수 있다. 이때, 상기 제 2 중간층(305b)이 니켈을 포함하는 경우, 제 2 중간층(305b)과 금층 사이에는 니켈-금 합금층이 형성될 수 있고, 상기 제 2 중간층(305b)과 팔라듐 층 사이에는 니켈-팔라듐 합금층이 형성될 수 있다.
이에 따라, 상기 제 1 회로 패턴(310)과 상기 제 2 회로 패턴(320)은 서로 다른 색으로 형성될 수 있다. 즉, 상기 제 1 회로 패턴(310)과 상기 제 2 회로 패턴(320)은 CIE L*a*b* 색 공간에서 서로 다른 좌표를 가지는 색으로 형성될 수 있다.
상기 제 4 금속층(304)은 스마트 IC 기판의 본딩면에 배치되는 층으로서, 외부에서 사용자에게 시인되지 않는다. 이에 따라, 상기 제 4 금속층(304)은 별도의 합금 물질로 형성하지 않고, 상기 제 3 금속층(303)의 보호를 위한 물질 위주로 형성함으로써, 공정 비용을 감소하고, 공정 효율을 향상시킬 수 있다.
즉, 사용자에게 색이 구현되는 접촉면의 제 2 금속층(302)에만 설정된 색좌표 범위를 가지는 합금층을 형성하고, 본딩면의 제 4 금속층(304)에는 단일 물질을 가지는 층으로 형성하여 스마트 IC 기판의 각각의 면의 용도에 맞게 제 2 금속층 및 제 4 금속층을 형성할 수 있다. 따라서, 제조시 향상된 공정 효율을 가질 수 있다.
도 8을 참조하면, 상기 제 1 회로 패턴(310) 및 상기 제 2 회로 패턴(320)은 서로 다른 층을 포함할 수 있다.
상기 제 1 회로 패턴(310)은 제 1 금속층(301) 및 제 2 금속층(302)을 포함할 수 있다. 또한, 상기 제 1 금속층(301)과 상기 제 2 금속층(302) 사이에는 중간층(305)이 배치될 수 있다.
상기 제 2 회로 패턴(320)은 제 3 금속층(303) 및 제 4 금속층(304)을 포함할 수 있다. 상기 제 4 금속층(304)은 상기 제 3 금속층(303) 하에 직접 배치될 수 있다. 자세하게, 상기 제 4 금속층(304)은 상기 제 3 금속층(303)과 접촉하며 배치될 수 있다. 즉, 상기 제 4 금속층(304)은 상기 제 3 금속층(303)을 둘러싸며 배치될 수 있다. 즉, 상기 제 4 금속층(304)은 상기 제 3 금속층(303)의 하면 및 측면 상에 배치될 수 있다.
상기 제 3 금속층(303)과 상기 제 4 금속층(304)은 다른 물질을 포함할 수 있다. 또한, 상기 제 3 금속층(303)과 상기 제 4 금속층(304)은 다른 두께를 가질 수 있다.
즉, 상기 제 2 회로 패턴(320)은 상기 제 1 회로 패턴(310)과 다르게 별도의 중간층을 포함하지 않을 수 있다.
상기 제 2 금속층(302)은 상기 제 3 금속층(303) 및 상기 제 4 금속층(304) 중 적어도 하나의 금속층과 다른 물질을 포함할 수 있다.
예를 들어, 상기 제 2 금속층(302)은 앞서 설명한 색좌표 범위를 가지는 합금을 포함할 수 있다. 자세하게, 상기 제 2 금속층(302)은 CIE L*a*b* 색 공간에서 83 내지 87의 L*값, 12.0 내지 13.5의 a*값, 및 15 내지 20의 b*값을 가지는 구리-금(Cu-Au) 합금을 포함할 수 있다.
상기 제 4 금속층(304)은 2원계 합금을 포함할 수 있다. 자세하게, 상기 제 4 금속층(304)은 니켈-금(Ni-Au) 합금 또는 니켈-팔라듐(Ni-Pd) 합금을 포함할 수 있다.
이에 따라, 상기 제 1 회로 패턴(310)과 상기 제 2 회로 패턴(320)은 서로 다른 색으로 형성될 수 있다.
상기 제 4 금속층(304)은 스마트 IC 기판의 본딩면에 배치되는 층으로서, 외부에서 사용자에게 시인되지 않는다. 이에 따라, 상기 제 4 금속층(304)은 상기 제 1 금속층(301)의 보호를 위한 물질을 이용하여 한번의 공정으로 금속층을 형성함으로써, 공정 비용을 감소하고, 공정 효율을 향상시킬 수 있다.
즉, 사용자에게 색이 구현되는 접촉면의 제 2 금속층(302)에만 설정된 색좌표 범위를 가지는 합금층을 포함하는 다층으로 형성하고, 본딩면의 제 4 금속층(304)에는 합금 물질을 가지는 단일층으로 형성하여 스마트 IC 기판의 각각의 면의 용도에 맞게 제 2 금속층을 형성할 수 있다. 따라서, 제조시 향상된 공정 효율을 가질 수 있다.
실시예에 따른 스마트 IC 기판, 스마트 IC 기판 모듈은 접촉면과 본딩면의 색을 다양하게 형성할 수 있다.
실시예에 따른 스마트 IC 기판, 스마트 IC 기판 모듈은 접촉면의 색을 설정된 범위의 색좌표를 가지는 색으로 구현할 수 있다.
자세하게, 회로 패턴의 최외측에 배치되는 금속층을 설정된 범위의 중량%로 구현되는 구리-금 합금으로 형성하고, 이에 의해, 스마트 IC 기판, 스마트 IC 기판 모듈의 접촉면에서 로즈골드 색을 구현할 수 있다.
이에 따라, 외부에서 사용자에게 시인되는 접촉면에서 회로 패턴의 부식을 방지하면서 색의 심미감을 증가시킬 수 있다.
또한, 실시예에 따른 스마트 IC 기판, 스마트 IC 기판 모듈은 접촉면과 본딩면의 색을 다르게 할 수 있다.
즉, 외부에서 사용자에게 시인되는 접촉면과 칩이 배치되는 본딩면의 회로 패턴의 색을 다르게 할 수 있다.
즉, 외부에서 사용자에게 시인되는 접촉면의 색은 설정된 범위의 색좌표를 가지는 금속층을 통해 사용자의 심미감을 향상시킬 수 있는 색으로 구현할 수 있다. 또한, 외부에서 사용자에게 시인되지 않는 본딩면은 회로패턴의 보호를 위해 단층 또는 다층으로 형성하면서, 회로 패턴의 색에 구애받지 않고 형성될 수 있다.
이에 따라, 접촉면과 본딩면의 회로 패턴을 다른 물질로 형성함으로써, 각 면의 목적에 적합한 공정 방법으로 금속층을 형성할 수 있으므로, 공정 효율을 향상시킬 수 있다.
도 10은 실시예에 따른 스마트 IC 기판이 적용되는 IC 카드의 상면도를 도시한 도면이다.
도 10을 참조하면, 상기 IC 카드(3000)는 카드 본체(3100) 및 상기 카드 본체(3100)에 수용되는 스마트 IC 기판 모듈(2000), 칩(3300), 마이크로 컨트롤러 유닛(MCU, 3400), 상기 칩(3300)과 상기 마이크로 컨트롤 유닛(3400)을 전기적으로 연결하는 연결 회로 패턴(3350), 지문센서(3500), 안테나(3600) 및 배터리(3700)를 포함할 수 있다.
상기 스마트 IC 기판 모듈(2000)은 상기 카드 본체(3100)에 수용될 수 있다. 자세하게, 상기 카드 본체(3100)에는 상기 스마트 IC 기판 모듈(2000)을 수용하기 위한 개구부(OA)가 형성되고, 상기 스마트 IC 기판 모듈(2000)은 상기 개구부(OA)에 삽입 및 접착될 수 있다.
이에 따라, 상기 스마트 IC 기판 모듈(2000)의 일면 및 타면 중 어느 하나의 면은 상기 IC 카드의 외부로 노출될 수 있다.
상기 IC 카드는 지문센서(3500)를 포함할 수 있다. 상기 지문 센서(3500)에서는 사용자의 지문을 인식하고, 상기 칩(3300)에 저장된 지문 정보와 매칭할 수 있다.
즉, 상기 칩(3300)에는 미리 정해진 사용자의 하나 또는 복수의 지문 정보가 저장되고, 상기 지문 센서(3500)를 통해 인식된 지문과 상기 칩(3300)에 저장된 지문 정보를 매칭하여 비교할 수 있다.
예를 들어, 사용자의 손가락이 상기 지문 센서(3500)와 접촉하는 경우, 상기 배터리(3700)로부터 상기 마이크로 컨트롤 유닛(3400)에 전원이 공급되고, 상기 마이크로 컨트롤 유닛(3400)에 의해 전원을 공급받은 상기 지문 센서(3500)가 구동될 수 있다.
이어서, 상기 마이크로 컨트롤 유닛(3300)은 상기 지문 센서(3500)를 통해 인식된 지문 정보를 전달받고, 인식된 지문 정보의 인증 과정이 진행될 수 있다.
이어서, 상기 인식된 지문 정보와 상기 칩(3300)에 저장된 지문 정보가 일치하는 경우, 상기 칩(3300)과 연결되어 컨택 패드의 역할을 하는 상기 스마트 IC 기판 모듈(2000)이 활성화되고, IC 카드의 기능도 활성화될 수 있다.
반면에, 상기 인식된 지문 정보와 상기 칩(3300)에 저장된 지문 정보가 일치하지 않는 경우, 상기 칩(1300)과 연결된 상기 스마트 IC 기판(2000)은 비활성화되어, IC 카드의 기능도 비활성화될 수 있다.
그러나, 실시예는 이에 제한되지 않고, 상기 IC 카드는 지문 센서(3500)를 포함하지 않고, 상기 IC 카드는 별도의 지문 인증 없이 IC 카드의 기능이 활성화될 수 있다.
또한, 상기 IC 카드는 안테나(3600)를 포함할 수 있다. 이에 따라, 상기 IC 카드는 비접촉식 카드로 동작할 수 있다. 즉, 상기 IC 카드의 안테나를 통해 카드 리더기와 비접촉 상태에서도 서버와 무선으로 정보를 송수신 할 수 있다.
그러나, 실시예는 이에 제한되지 않고, 상기 IC 카드는 안테나(3600)를 포함하지 않고, 상기 IC 카드는 접촉식 카드로 동작할 수 있다. 즉, 상기 IC 카드는 리더기에 삽입되어 회로 기판과의 접촉으로 인해 서버와 정보를 송수신 할 수 있다.
상술한 실시예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
Claims (13)
- 제 1 면 및 상기 제 1 면과 반대되는 제 2 면을 포함하는 기재;
상기 제 1 면 및 상기 제 2 면 중 적어도 하나의 면 상에 배치되는 회로 패턴을 포함하고,
상기 회로 패턴은 제 1 금속층 및 상기 제 1 금속층 상의 제 2 금속층을 포함하고,
상기 제 2 금속층은 CIE L*a*b* 색 공간에서 83 내지 87의 L*값, 12.0 내지 13.5의 a*값, 및 15 내지 20의 b*값을 가지는 스마트 IC 기판. - 제 1항에 있어서,
상기 제 2 금속층은 구리가 30 중량% 내지 60 중량%로 포함되는 구리-금(Cu-Au) 합금을 포함하는 스마트 IC 기판. - 제 1항에 있어서,
상기 제 1 금속층과 상기 제 2 금속층 사이에 배치되는 중간층을 더 포함하는 스마트 IC 기판. - 제 1항에 있어서,
상기 회로 패턴은 상기 제 1 면 상에 배치되고,
상기 제 1 면은 상기 스마트 IC 기판의 접촉면인 스마트 IC 기판. - 제 3항에 있어서,
상기 중간층은 상기 중간층과 상기 제 2 금속층의 두께의 합에 대해 0.3% 내지 15%의 두께를 가지는 스마트 IC 기판. - 제 3항에 있어서,
상기 중간층의 두께는 1㎛ 내지 5㎛이고,
상기 제 2 금속층층의 두께는 0.03㎛ 내지 0.1㎛인 스마트 IC 기판. - 제 1항에 있어서,
상기 회로 패턴은,
상기 제 1 면 상에 배치되는 제 1 회로 패턴; 및
상기 제 2 면 상에 배치되는 제 2 회로 패턴을 포함하고,
상기 제 1 회로 패턴은 제 1 금속층 및 상기 제 1 금속층 상의 제 2 금속층을 포함하고
상기 제 2 회로 패턴은 제 3 금속층 및 상기 제 3 금속층 하의 제 4 금속층을 포함하고,
상기 제 1 회로 패턴과 상기 제 2 회로 패턴은 서로 다른 색으로 형성되는 스마트 IC 기판. - 제 7항에 있어서,
상기 제 1 면은 상기 스마트 IC 기판의 접촉면이고,
상기 제 2 금속층은 구리가 30 중량% 내지 60 중량%로 포함되는 구리-금(Cu-Au) 합금을 포함하고,
상기 제 4 금속층은 금 또는 팔라듐을 포함하는 스마트 IC 기판. - 제 7항에 있어서,
상기 제 1 면은 상기 스마트 IC 기판의 접촉면이고,
상기 제 2 금속층과 상기 제 4 금속층은 다른 물질을 포함하는 스마트 IC 기판. - 제 1항에 있어서,
상기 회로 패턴은,
상기 제 1 면 상에 배치되는 제 1 회로 패턴; 및
상기 제 2 면 상에 배치되는 제 2 회로 패턴을 포함하고,
상기 제 1 회로 패턴은 제 1 금속층 및 상기 제 1 금속층 상의 제 2 금속층을 포함하고
상기 제 2 회로 패턴은 제 3 금속층 및 상기 제 3 금속층 하의 제 4 금속층을 포함하고,
상기 제 3 금속층과 상기 제 4 금속층은 서로 다른 물질을 포함하는 스마트 IC 기판. - 제 7항에 있어서,
상기 제 1 금속층과 상기 제 2 금속층 사이에는 제 1 중간층이 배치되고,
상기 제 3 금속층과 상기 제 4 금속층 사이에는 제 2 중간층이 배치되고,
상기 제 1 중간층은 제 1 층은 니켈을 포함하고,
상기 제 2 중간층은 니켈-금(Ni-Au) 합금 또는 니켈-팔라듐(Ni-Pd) 합금을 포함하는 스마트 IC 기판. - 제 7항에 있어서,
상기 제 2 금속층은 구리가 30 중량% 내지 60 중량%로 포함되는 구리-금(Cu-Au) 합금을 포함하는 스마트 IC 기판. - 제 1항 내지 제 12항 중 어느 한 항의 스마트 IC 기판; 및
상기 기재의 제 2 면 상에 배치되는 칩을 포함하는 스마트 IC 모듈.
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