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KR20230028653A - 반도체 패키지 및 제조방법 - Google Patents

반도체 패키지 및 제조방법 Download PDF

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KR20230028653A
KR20230028653A KR1020210110044A KR20210110044A KR20230028653A KR 20230028653 A KR20230028653 A KR 20230028653A KR 1020210110044 A KR1020210110044 A KR 1020210110044A KR 20210110044 A KR20210110044 A KR 20210110044A KR 20230028653 A KR20230028653 A KR 20230028653A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
redistribution layer
connection pads
disposed
base substrate
Prior art date
Application number
KR1020210110044A
Other languages
English (en)
Inventor
김동규
김종윤
이석현
김민정
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority to US17/706,978 priority patent/US20230056041A1/en
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Abstract

본 발명의 일 실시예는, 하부 재배선층을 갖는 베이스 기판; 제1 연결 패드들이 배열된 제1 활성면을 가지며, 상기 제1 활성면이 상기 베이스 기판의 상면을 향하도록 상기 베이스 기판 상에 배치되고, 상기 제1 연결 패드들 각각이 상기 하부 재배선층과 연결된 하부 반도체 칩; 제2 연결 패드들이 배열된 제2 활성면을 가지며, 상기 제2 활성면이 상기 하부 반도체 칩을 향하도록 상기 하부 반도체 칩 상에 배치되며, 상기 하부 반도체 칩의 면적보다 큰 면적을 갖는 상부 반도체 칩; 상기 하부 반도체 칩과 상기 상부 반도체 칩 사이에 위치하도록 상기 상부 반도체 칩의 제2 활성면에 배치되고, 상기 제2 연결 패드들 각각에 연결된 상부 재배선층을 중간 연결 부재(intermediate conneciton member); 상기 베이스 기판 상에서 상기 하부 반도체 칩의 주위에 배치되며, 상기 하부 재배선층과 상기 상부 재배선층을 연결하는 복수의 수직 상호 연결부들(vertical interconnector); 및 상기 베이스 기판 상에 배치되며, 상기 하부 반도체 칩 및 상기 복수의 수직 상호 연결부들을 둘러싸는 제1 부분과, 상기 제1 부분으로부터 연장되어 상기 상부 반도체 칩 및 상기 상부 재배선층의 측면들 상에 배치된 제2 부분을 갖는 몰딩부;를 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지 및 제조방법{SEMICONDUCTOR PACKAGE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 패키지 및 제조방법에 관한 것이다.
최근 전자 제품 시장은 휴대용 장치의 수요가 급격하게 증가하고 있으며, 이로 인하여 이들 전자 제품에 실장되는 전자 부품들의 소형화 및 경량화가 지속적으로 요구되고 있다. 전자 부품들의 소형화 및 경량화를 위하여 이에 탑재되는 반도체 패키지는 그 부피가 점점 작아지면서도 고용량의 데이터를 처리할 것이 요구되고 있다. 이러한 반도체 패키지에 실장되는 반도체 칩들의 고집적화 및 단일 패키지화가 요구되고 있다. 이에 따라, 한정적인 반도체 패키지의 구조 내에 반도체 칩들을 효율적으로 배치하기 위해서 스택 구조를 갖는 반도체 패키지가 활용되고 있다.
본 발명이 해결하고자 하는 기술적 과제들 중 하나는, 복수의 반도체 칩들 및 이를 연결하는 재배선 구조을 공간 효율적으로 배치하면서도 신뢰성(예, 방열성능 향상)을 유지할 수 있는 반도체 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제들 중 하나는, 복수의 반도체 칩들 및 이를 연결하는 재배선 구조을 공간 효율적으로 배치하면서도 신뢰성을 유지할 수 있는 반도체 패키지 제조방법을 제공하는 것이다.
본 발명의 일 실시예는, 하부 재배선층을 갖는 베이스 기판; 제1 연결 패드들이 배열된 제1 활성면을 가지며, 상기 제1 활성면이 상기 베이스 기판의 상면을 향하도록 상기 베이스 기판 상에 배치되고, 상기 제1 연결 패드들 각각이 상기 하부 재배선층과 연결된 하부 반도체 칩; 제2 연결 패드들이 배열된 제2 활성면을 가지며, 상기 제2 활성면이 상기 하부 반도체 칩을 향하도록 상기 하부 반도체 칩 상에 배치되며, 상기 하부 반도체 칩의 면적보다 큰 면적을 갖는 상부 반도체 칩; 상기 하부 반도체 칩과 상기 상부 반도체 칩 사이에 위치하도록 상기 상부 반도체 칩의 제2 활성면에 배치되고, 상기 제2 연결 패드들 각각에 연결된 상부 재배선층을 중간 연결 부재(intermediate conneciton member); 상기 베이스 기판 상에서 상기 하부 반도체 칩의 주위에 배치되며, 상기 하부 재배선층과 상기 상부 재배선층을 연결하는 복수의 수직 상호 연결부들(vertical interconnector); 및 상기 베이스 기판 상에 배치되며, 상기 하부 반도체 칩 및 상기 복수의 수직 상호 연결부들을 둘러싸는 제1 부분과, 상기 제1 부분으로부터 연장되어 상기 상부 반도체 칩 및 상기 상부 재배선층의 측면들 상에 배치된 제2 부분을 갖는 몰딩부;를 포함하는 반도체 패키지를 제공한다.
본 발명의 일 실시예는, 하부 재배선층을 갖는 베이스 기판; 제1 연결 패드들이 배열된 제1 활성면과 그와 반대에 위치한 제1 비활성면을 가지며, 상기 제1 활성면이 상기 베이스 기판을 향하도록 상기 베이스 기판 상에 배치된 하부 반도체 칩 - 상기 제1 연결 패드들은 상기 하부 재배선층에 연결됨 -; 상기 하부 반도체 칩의 면적보다 큰 면적을 가지며, 제2 연결 패드들이 배열된 제2 활성면과 그와 반대에 위치한 제2 비활성면을 가지며, 상기 제2 활성면이 상기 하부 반도체 칩을 향하도록 상기 하부 반도체 칩 상에 배치된 상부 반도체 칩; 상기 하부 반도체 칩과 상기 상부 반도체 칩 사이에 위치하도록 상기 상부 반도체 칩의 제2 활성면에 배치되고, 상기 제2 연결 패드들 각각에 연결된 상부 재배선층을 갖는 중간 연결 부재; 상기 베이스 기판 상에서 상기 하부 반도체 칩의 주위에 배치되며, 상기 하부 재배선층과 상기 상부 재배선층을 연결하는 복수의 수직 상호 연결부들; 및 상기 베이스 기판 상에 배치되며, 상기 하부 반도체 칩 및 상기 복수의 수직 상호 연결부들을 둘러싸며, 상기 상부 반도체 칩 및 상기 상부 재배선층의 측면들 상에 연장된 몰딩부 - 상기 몰딩부의 상면은 상기 상부 반도체 칩의 제2 비활성면과 실질적으로 평탄한 공면을 가짐 - ;을 포함하는 반도체 패키지를 제공한다.
본 발명의 일 실시예는, 제1 연결 패드들이 배열된 제1 면과 그와 반대에 위치한 제2 면을 갖는 제1 반도체 칩; 상기 제1 반도체 칩의 제1 면에 배치되며, 상기 제1 연결 패드들과 전기적으로 연결된 제1 재배선층을 갖는 제1 연결 부재 - 상기 제1 연결 부재는 상기 제1 반도체 칩과 동일한 면적을 가짐 - ; 제2 연결 패드들이 배열된 제1 면과 그와 반대에 위치하며 상기 제1 연결 부재의 일 영역에 접합된 제2 면을 갖는 제2 반도체 칩; 상기 제2 반도체 칩의 제2 면 상에 배치되고, 상기 제2 연결 패드들에 전기적으로 연결된 제2 재배선층을 갖는 제2 연결 부재 - 상기 제2 연결 부재는 상기 제1 반도체 칩의 면적보다 큰 면적을 가짐 - ; 상기 제2 연결 부재 상에서 상기 제2 반도체 칩의 주위에 배치되며, 상기 제1 재배선층과 상기 제2 재배선층을 연결하는 복수의 수직 상호 연결부들; 및 상기 제2 연결 부재 상에 배치되며, 상기 제2 반도체 칩 및 상기 복수의 수직 상호 연결부들을 둘러싸며, 상기 제1 반도체 칩 및 상기 제1 연결 부재의 측면들 상에 연장된 몰딩부;를 갖는 반도체 패키지를 제공한다.
본 발명의 일 실시예는, 복수의 제1 반도체 칩이 형성된 제1 면과 상기 제1 면과 반대에 위치한 제2 면을 갖는 웨이퍼를 제공하는 단계 - 상기 복수의 제1 반도체 칩은 각각 상기 제1 면에 배열된 제1 연결 패드들을 가짐 - ; 상기 웨이퍼의 제1 면 상에 상기 제1 연결 패드들에 전기적으로 연결되는 제1 재배선층을 갖는 제1 연결 부재를 형성하는 단계; 상기 제1 연결 부재에서 상기 복수의 제1 반도체 칩에 대응되는 영역들 상에 각각 상기 제1 재배선층과 전기적으로 연결된 복수의 수직 상호 연결부를 형성하는 단계; 상기 복수의 제1 반도체 칩으로 구분되도록 상기 웨이퍼를 부분 절단하는 단계 - 상기 제1 연결 부재는 상기 복수의 제1 반도체 칩에 대응되는 영역들로 분리됨 - ; 상기 제1 연결 부재에서 상기 복수의 제1 반도체 칩에 대응되는 영역들 상에 각각 제2 연결 패드들을 갖는 제2 반도체 칩을 배치하는 단계 - 상기 제2 반도체 칩은 상기 제2 연결 패드들이 상부를 향하도록 배치됨 - ; 상기 복수의 수직 상호 연결부 및 상기 제2 연결 패드들이 노출된 상면을 갖는 몰딩부를 형성하는 단계 - 상기 몰딩부는 상기 부분 절단하는 단계에서 얻어진 공간을 충전하는 부분을 가짐 - ; 상기 몰딩부 상에, 상기 복수의 수직 상호 연결부와 상기 연결 패드들에 연결된 제2 재배선층을 갖는 제2 연결 부재를 형성하는 단계; 상기 몰딩부의 상기 충전된 부분이 노출되도록 상기 웨이퍼의 제2 면에 대해 그라인딩 공정을 수행하는 단계; 및 복수의 반도체 패키지가 얻어지도록 상기 웨이퍼를 상기 복수의 제1 반도체 칩 단위로 절단하는 단계;를 포함하는 반도체 패키지 제조방법를 제공한다.
상술된 실시예들에 따르면, 복수의 반도체 칩의 스택 배열을 유지하면서 재배선 구조를 다른 레벨의 반도체 칩을 위한 상부 및 하부 재배선층으로 분리시켜 구현함으로써 방열 성능에 유리한 반도체 패키지를 제공할 수 있다. 일부 실시예에서, 상부 반도체 칩의 상면을 몰딩부의 상면을 통해 노출시켜 원활한 방열을 보장할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 측단면도이며, 도 2는 도 1에 도시된 반도체 패키지를 나타내는 평면도이다.
도 3a 및 도 3b는 각각 도 1에 도시된 반도체 패키지의 A 부분 및 B 부분을 확대하여 나타내는 부분 확대도들이다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지의 부분 확대도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지의 측단면도이며, 도 6은 도 5에 도시된 반도체 패키지를 나타내는 평면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지의 평면도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지의 측단면도이며, 도 9는 도 8에 도시된 반도체 패키지를 나타내는 평면도이다.
도 10a 내지 도 10d는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법의 일부 공정을 설명하기 위한 주요 공정별 측단면도들이다.
도 11a 내지 도 11d는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법의 일부 공정을 설명하기 위한 주요 공정별 측단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 측단면도이며, 도 2는 도 1에 도시된 반도체 패키지를 나타내는 평면도이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 반도체 패키지(100)는, 베이스 기판(150)과, 상기 베이스 기판(150) 상에 배치된 하부 반도체 칩(120)과, 상기 하부 반도체 칩(120) 상에 배치된 상부 반도체 칩(110)과, 상기 베이스 기판(150) 상에 배치되며 상기 하부 반도체 칩(120)과 상기 상부 반도체 칩(110)을 둘러싸는 몰딩부(180)를 포함할 수 있다.
상부 반도체 칩(110)("제1 반도체 칩"이라고도 함)은 연결 패드들(115)이 배열된 활성면(110A)과, 상기 활성면(110A)과 반대에 위치한 비활성면(110B)을 갖는다. 상부 반도체 칩(110)은 상기 활성면(110A)이 상기 하부 반도체 칩(120)을 향하도록 상기 하부 반도체 칩(120) 상에 배치된다. 상부 반도체 칩(110)은 하부 반도체 칩(120)의 면적보다 큰 면적을 가질 수 있다(도 2 참조).
상부 반도체 칩(110)의 활성면(110A) 상에 제1 연결 부재(130)("중간 연결 부재"라고도 함)가 배치될 수 있다. 도 1과 함께 도 3a를 참조하면, 상기 제1 연결 부재(130)는 복수의 절연층(131)과, 상기 복수의 절연층(131)에 형성된 상부 재배선층(135)("제1 재배선층"이라고도 함)을 포함할 수 있다. 상부 재배선층(135)은 복수의 절연층(131) 상에 각각 배치된 재배선 패턴(132)과, 각각의 절연층(131)을 관통하여 인접한 재배선 패턴들(132)을 연결하는 복수의 비아(133)를 포함한다. 복수의 비아(133) 중 일부 비아는 상기 연결 패드들(115)에 직접 연결될 수 있다. 이와 같이, 본 실시예에서, 상부 반도체 칩(110)은 상부 재배선층(135)에 솔더와 같은 외부 연결 도체 없이 상부 재배선층(135)의 비아(133)를 통해서 직접 연결될 수 있다. 복수의 비아(133)는 각각 상부 반도체 칩(110)의 활성면(110A)을 향해 좁아지는 폭을 가질 수 있다.
제1 연결 부재(130)는 상기 상부 반도체 칩(110)의 활성면(110A)과 대응하는 면적을 가질 수 있다(도 2 참조). 일부 실시예에서, 상기 제1 연결 부재(130)는 상기 상부 반도체 칩(110)의 측면과 실질적으로 평탄한 공면인 측면을 가질 수 있다.
도 1에 도시된 바와 같이, 제1 연결 부재(130)는 상기 하부 반도체 칩(120)과 상기 상부 반도체 칩(110) 사이에 위치할 수 있다. 하부 반도체 칩(120)은 제1 연결 부재(130)의 일 영역 상에 배치될 수 있다. 도 2에 도시된 바와 같이, 상기 하부 반도체 칩(120)은 제1 연결 부재(130)의 거의 중앙 영역 상에 배치될 수 있다.
하부 반도체 칩(120)("제2 반도체 칩"이라고도 함)은 연결 패드들(125)이 배열된 활성면(120A)과, 상기 활성면(120A)과 반대에 위치한 비활성면(120B)을 갖는다. 상기 반도체 패키지(100)는 하부 반도체 칩(120)의 비활성면(120B)과 상기 제1 연결 부재(130) 사이에 배치된 접합층(161)을 더 포함할 수 있다. 예를 들어, 접합층(161)은 DAF(Direct Adhesive Film) 또는 FOW(Film Over Wire)을 포함할 수 있다.
하부 반도체 칩(120)의 활성면(120A)은 상기 베이스 기판(150)의 상면을 향하도록 상기 하부 반도체 칩(120)은 베이스 기판(150)의 일 영역 상에 배치될 수 있다. 상기 베이스 기판(150)은 하부 재배선층(145)("제2 재배선층"이라고도 함)을 갖는 제2 연결 부재(140)을 포함한다. 상기 하부 반도체 칩(120)의 연결 패드들(125) 각각은 상기 하부 재배선층(145)과 연결될 수 있다.
도 1과 함께 도 3b를 참조하면, 상기 제2 연결 부재(140)는 제1 연결 부재(130)와 유사하게, 복수의 절연층(141)을 포함하며, 하부 재배선층(145)은 상부 재배선층(135)과 유사하게, 복수의 절연층(141) 상에 각각 배치된 재배선 패턴(142)과, 각각의 절연층(141)을 관통하여 인접한 재배선 패턴들(142)을 연결하는 복수의 비아(143)를 포함한다. 복수의 비아(143) 중 일부 비아는 상기 연결 패드들(125)에 연결될 수 있다. 복수의 비아(143)는 각각 하부 반도체 칩(120)의 활성면(120A)을 향해 좁아지는 폭을 가질 수 있다.
본 실시예에서, 제1 및 제2 연결 부재(130,140)는 각각 3개의 절연층(131,141)과 3층의 재배선층(135,145)을 포함하는 것으로 예시하였으나, 다른 실시예에서는, 1개 또는 2개층 또는 그보다 많은 층으로 구현될 수도 있으며, 제1 및 제2 연결 부재(130,140)는 서로 다른 수의 층수의 재배선층으로 구현될 수도 있다. 절연층(131,141)은 PID(photoimageable dielectirc) 수지와 같은 감광성 절연물질을 사용할 수도 있다. 절연층(131,141)이 다층으로 구성되더라도, 각 절연층의 물질 및 공정에 따라 층의 경계가 불분명할 수도 있다. 예를 들어, 상부 및 하부 재배선층(135,145)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 상부 및 하부 재배선층(135,145) 형성시에, 비아(133,143)는 각각 동일한 공정(예, 도금 공정)을 통해서 재배선 패턴(132,142)와 일체화된 형태로 형성될 수 있다.
본 실시예에서, 상기 베이스 기판(150) 또는 상기 제2 연결 부재(140)는 상기 제1 연결 부재(130)의 면적보다 큰 면적을 가질 수 있다. 본 실시예에서, 상기 베이스 기판(150)은 상기 제2 연결 부재(140) 상에 배치되며 개구(openings)를 갖는 패시베이션층(151)과, 상기 개구를 통해 하부 재배선층(145)에 연결된 UBM(Under Bump Metallugy) 층(175)을 포함할 수 있다. 예를 들어, UBM 층(175)은 패시베이션층(151)의 개구에 메탈화(Metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다. 외부 연결 금속(179)은 반도체 패키지(100)를 전자기기의 메인 보드와 같은 외부 장치에 물리적 및/또는 전기적으로 연결시키는 역할을 한다. 외부 연결 금속(179)은 저융점 금속, 예를 들어 주석(Sn)-알루미늄(Al)-구리(Cu) 등의 솔더를 포함할 수 있다. 외부 연결 금속(179)은 다중층 또는 단일층일 수 있다. 예를 들어, 다중층은 구리 필라(pillar) 및 솔더를 포함할 수 있으며, 단일층은 주석-은 솔더 또는 구리를 포함할 수 있다.
상기 베이스 기판(150) 상에서 상기 하부 재배선층(145)과 상기 상부 재배선층(135)을 연결하는 복수의 수직 상호 연결부들(vertical interconnector)(165)이 배치될 수 있다.
도 2에 도시된 바와 같이, 복수의 수직 상호 연결부들(165)은 상기 하부 반도체 칩(120)의 주위에 복수의 열로 배열될 수 있다. 복수의 수직 상호 연결부들(165)는 하부 반도체 칩(120)의 모든 변에 걸쳐 2열로 배열된 것으로 예시되어 있으나, 다른 실시예에서는, 일부 변들(예, 대향하는 양 변)만을 따라 배열될 수 있으며, 다른 수의 열로 배열될 수 있다. 일부 실시예에서, 수직 상호 연결부들(165)는 금속 포스트(예, Cu)를 포함할 수 있으며, 도금 공정에 의해 형성될 수 있다.
반도체 패키지(100)는 상기 베이스 기판(150) 상에 배치되어 상기 하부 반도체 칩(120) 및 상기 복수의 수직 상호 연결부들(165)을 둘러싸는 몰드부(180)를 포함할 수 있다. 상기 몰드부(180)는 상기 상부 반도체 칩(110) 및 상기 상부 재배선층(135)의 측면들 상에 연장될 수 있다.
도 1에 도시된 바와 같이, 본 실시예에 채용된 몰드부(180)는 상기 하부 반도체 칩(120) 및 상기 복수의 수직 상호 연결부들(165)을 둘러싸는 제1 부분(180A)과, 상기 상부 반도체 칩(110) 및 상기 상부 재배선층(135)의 측면들 상에 연장된 제2 부분(180B)으로 구분될 수 있다. 본 실시예에서, 상기 몰딩부(180)의 상기 제2 부분(180B)은 상기 상부 반도체 칩(110) 및 상기 상부 재배선층(135)의 측면들 전체를 둘러싸도록 형성될 수 있다. 상기 몰딩부(180)의 상기 제2 부분(180B)은 상부 반도체 칩(110)과 견고한 결합을 보장하면서 상부 반도체 칩(110) 및 상부 재배선층(135)을 보호할 수 있다. 예를 들어, 상기 제2 부분(180B)의 두께(t)는 10㎛ ∼ 300㎛ 범위일 수 있다. 이러한 몰드부(180)은 경화성 수지 또는 PID로 이루어질 수 있다. 몰드부(180)은 예를 들면, EMC(Epoxy Mold Compound)를 포함할 수 있다.
본 실시예에서, 상부 반도체 칩(110)은 몰딩부(180)의 상면(180T), 즉 제2 부분(180B)의 상면으로부터 노출될 수 있다. 상부 반도체 칩(110)의 비활성면(110B)은 실질적으로 평탄한 공면을 가질 수 있다. 이와 같이, 상부 반도체 칩(110)은 노출된 비활성면(110B)을 통하는 방열 경로를 확보할 수 있다. 또한, 몰딩부(180)는 베이스 기판(150), 즉 제2 연결 부재(140)의 측면과 실질적으로 평탄한 공면인 측면을 가질 수 있다.
본 실시에에서, 몰딩부(180)는 상기 하부 반도체 칩(120)의 활성면(120A)을 덮는 부분을 가질 수 있다. 상기 연결 패드들(125) 상에 각각 상기 몰딩부(180)의 덮는 부분을 관통하는 복수의 도전성 포스트(195)가 배치될 수 있다. 도 3b을 참조하면, 하부 반도체 칩(120)의 연결 패드들(125)는 복수의 도전성 포스트를 통해서 하부 재배선층(145)에 연결될 수 있다. 상기 하부 재배선층(145)의 일부 비아(143)는 상기 복수의 도전성 포스트(195) 각각에 직접 연결될 수 있다.
도 1과 함께, 도 3a 및 도 3b를 참조하면, 상부 및 하부 반도체 칩(110,120)은 각각 반도체 기판(111,121)을 포함할 수 있다. 반도체 기판(111,121)의 활성면(110A,120B)은 다수의 능동/수동 소자들(예, 트랜지스터)을 포함하며, 반도체 기판(211)의 활성면(110A,120A)에는 상기 소자들과 연결 패드들(115,125)을 연결하는 배선 구조체(113,123)가 배치될 수 있다. 배선 구조체는 절연층과 절연층에 구현된 다층 배선층을 포함할 수 있다.
일부 실시예에서, 상부 및 하부 반도체 칩(110,120)은 프로세서 칩 또는 메모리 칩일 수 있다. 예를 들어, 상부 반도체 칩(110)은 마이크로프로세서, 그래픽 프로세서, 신호 프로세서, 네트워크 프로세서, 칩셋, 오디오 코덱, 비디오 코덱, 애플리케이션 프로세서 또는 시스템 온 칩(System on Chip)을 포함할 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상부 반도체 칩(110)은 메모리 소자를 구동하기 위한 제어 칩일 수 있다.
일부 실시예에서, 하부 반도체 칩(120)은 휘발성 메모리 칩 및/또는 비휘발성 메모리 칩일 수 있다. 예를 들어, 휘발성 메모리 칩은 DRAM(dynamic random access memory), SRAM(static RAM), TRAM(thyristor RAM), ZRAM(zero capacitor RAM), 또는 TTRAM(Twin Transistor RAM)을 포함할 수 있다. 또한, 비휘발성 메모리 칩은 예를 들어, 플래시(flash) 메모리, MRAM(magnetic RAM), STT-MRAM(spin-transfer torque MRAM), FRAM(ferroelectric RAM), PRAM(phase change RAM), RRAM(resistive RAM), 나노튜브 RRAM(nanotube RRAM), 폴리머 RAM(polymer RAM), 나노 플로팅 게이트 메모리(nano floating gate memory), 홀로그래픽 메모리(holographic memory), 분자 전자 메모리(molecular electronics memory) 또는 절연 저항 변화 메모리(insulator resistance change memory)을 포함할 수 있다.
이와 같이, 재배선 구조를 다른 레벨에 위치한 상부 및 하부 반도체 칩(110,120)을 위한 상부 및 하부 재배선층(130,140)으로 분리함으로써 상대적으로 얇은 두께로 구현하여 재배선 구조를 통한 방열 성능을 개선할 뿐만 아니라, 상부 반도체 칩(110)의 상면(110T)을 몰딩부(180)의 상면(180T)을 통해 노출시켜 원활한 방열을 보장할 수 있다. 특히, 상부 반도체 칩(110)이 발열량이 높은 칩(프로세서 칩 또는 제어 칩)일 경우에 원활한 방열을 보장되므로, 상부 반도체 칩(110)의 발열로 인한 하부 반도체 칩(예, 메모리 칩)의 소자 동작 및 신뢰성에 불이익한 영향을 감소시킬 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지의 부분 확대도이며, 도 3b와 유사하게 도 1에 도시된 반도체 패키지의 B 부분에 대한 확대도로 이해할 수 있다.
도 4를 참조하면, 본 실시예에 따른 반도체 패키지(100A)는, 하부 재배선층(145)이 하부 반도체 칩(120)과 수직 상호 연결부(165)와의 연결 구조가 상이한 점을 제외하고, 도 1 내지 도 4에 도시된 실시예와 유사한 구조로 이해할 수 있다. 따라서, 도 1 내지 도 4에 도시된 실시예의 설명은 특별히 반대되는 설명이 없는 한, 본 실시예에 대한 설명에 결합될 수 있다.
하부 재배선층(145)은 제1 및 제2 비아들(143b,143b)에 의해 하부 반도체 칩(120)의 연결 패드들(125)과 수직 상호 연결부들(165)에 각각 연결될 수 있다. 제1 및 제2 비아들(143b,143b)은 제1 및 제2 재배선 패턴(142a,142b)과 일체화된 제1 레벨의 재배선층(145a,145b)일 수 있다. 본 실시예에 채용된 몰딩부(180')는 연결 패드들(125)과 수직 상호 연결부들(165)를 연결된 개구를 가지며, 이러한 제1 레벨의 재배선층 부분(145a,145b)은 몰딩부(180') 상에 배치되어 개구를 통해 연결 패드들(125)과 수직 상호 연결부들(165)에 연결될 수 있다. 예를 들어, 상기 몰딩부(180')는 PID와 같은 감광성 절연 물질을 사용할 수도 있다. 이와 같이, 몰딩부(180,180') 상에 위치한 하부 재배선층은 다양한 방식으로 하부 반도체 칩(120)의 연결 패드들(125)과 수직 상호 연결부들(165)에 각각 연결될 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지의 측단면도이며, 도 6은 도 5에 도시된 반도체 패키지를 나타내는 평면도이다.
도 5 및 도 6을 참조하면, 본 실시예에 따른 반도체 패키지(100B)는, 복수의 하부 반도체 칩(120_1,120_2)을 포함하는 점을 제외하고, 도 1 내지 도 4에 도시된 실시예와 유사한 구조로 이해할 수 있다. 따라서, 도 1 내지 도 4에 도시된 실시예의 설명은 특별히 반대되는 설명이 없는 한, 본 실시예에 대한 설명에 결합될 수 있다.
상기 반도체 패키지(100B)는 제1 및 제2 하부 반도체 칩들(120_1,120_2)을 포함할 수 있다. 예를 들어, 제1 및 제2 하부 반도체 칩들(120_1,120_2)은 메모리 칩일 수 있다. 제1 및 제2 하부 반도체 칩들(120_1,120_2)은 각각 연결 패드들(125)이 배열된 활성면(120A)과, 상기 활성면(120A)과 반대에 위치한 비활성면(120B)을 갖는다. 앞선 실시예와 유사하게, 상기 제1 및 제2 하부 반도체 칩들(120_1,120_2)의 비활성면(120B)과 상기 제1 연결 부재(130) 사이에 배치된 제1 및 제2 접합층(161A,161B)을 더 포함할 수 있다. 예를 들어, 접합층(161)은 DAF(Direct Adhesive Film) 또는 FOW(Film Over Wire)을 포함할 수 있다.
제1 및 제2 하부 반도체 칩들(120_1,120_2)의 활성면(120A)은 상기 베이스 기판(150)의 상면을 향하도록 상기 하부 반도체 칩(120)은 베이스 기판(150)의 일 영역 상에 배치될 수 있다. 제1 및 제2 하부 반도체 칩들(120_1,120_2)의 연결 패드들(125) 각각은 상기 하부 재배선층(145)과 연결될 수 있다. 이와 같이, 상부 반도체 칩(110)과 베이스 기판(150) 사이에 위치한 하부 반도체 칩(120_1,120_2)은 복수개로 배치될 수 있다.
또한, 하부 재배선층(145)과 상부 재배선층(135)을 연결하는 수직 상호 연결부들(165)은, 도 6에 도시된 바와 같이, 제1 및 제2 하부 반도체 칩들(120_1,120_2)의 주위에 배열될 수 있다. 복수의 수직 상호 연결부들(165)는 제1 및 제2 하부 반도체 칩들(120_1,120_2)을 둘러싸도록 2열로 배열된 것으로 예시되어 있으나, 다른 실시예에서는 다양한 다른 배열을 가질 수 있다. 예를 들어, 도 7에 도시된 바와 같이, 복수의 수직 상호 연결부들(165)은 복수의 제1 및 제2 하부 반도체 칩들(120_1,120_2) 사이에도 배열될 수 있다.
도 7을 참조하면, 본 실시예에 따른 반도체 패키지(100B')는, 도 5에 도시된 반도체 패캐지(100B)와 유사하게, 하나의 상부 반도체 칩(110)과 2개의 하부 반도체 칩들(120_1,120_2)을 포함할 수 있다. 본 실시예에 채용된 수직 상호 연결부들(165)은 제1 및 제2 하부 반도체 칩들(120_1,120_2) 사이에 배열된 수직 상호 연결부들(165')을 포함할 수 있다. 이와 같이, 수직 상호 연결부들(165)은 다양한 배열을 가질 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지의 측단면도이며, 도 9는 도 8에 도시된 반도체 패키지를 나타내는 평면도이다.
도 8 및 도 9를 참조하면, 본 실시예에 따른 반도체 패키지(100C)는, 상부 반도체 칩(110')의 측면(110S)은 단차 구조를 가지며, 몰딩부(180')가 상부 반도체 칩(110)의 측면(110S)의 일부 영역에만 연장되는 점을 제외하고, 도 1 내지 도 4에 도시된 실시예와 유사한 구조로 이해할 수 있다. 따라서, 도 1 내지 도 4에 도시된 실시예의 설명은 특별히 반대되는 설명이 없는 한, 본 실시예에 대한 설명에 결합될 수 있다.
본 실시예에서, 몰딩부(180')는 앞선 실시예와 달리 상부 반도체 칩(110)의 측면(110S)의 일부 영역에만 연장될 수 있다. 본 실시예에 채용된 상부 반도체 칩(110')의 측면(110S)은 제1 폭을 갖는 제1 측면 부분(110S1)과 상기 제1 폭보다 큰 제2 폭을 갖는 제2 측면 부분(110S2)으로 이루어진 단차 구조를 가질 수 있다. 몰딩부(180')는 베이스 기판(150) 상에서 하부 반도체 칩(120)과 수직 상호 연결부들(165)을 둘러싸는 제1 부분(180A)과, 제1 연결 부재(130) 및 상부 반도체 칩(110')의 제1 측면 부분(110S1)으로 연장된 제2 부분(180B')을 갖는다.
상기 몰딩부(180')의 측면으로부터 상기 상부 반도체 칩(110')의 제2 측면 부분(110S2)이 노출될 수 있다. 상부 반도체 칩(110')의 제2 측면 부분(110S2)은 몰딩부(180')의 측면과 실질적으로 평탄한 공면을 가질 수 있다. 베이스 기판(150)은 몰딩부(180')의 측면과 실질적으로 평탄한 공면을 가질 수 있다.
도 10a 내지 도 10d는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법의 일부 공정을 설명하기 위한 주요 공정별 측단면도들이다.
도 10a를 참조하면, 복수의 제1 반도체 칩(110)이 구현된 웨이퍼(110W)를 제공한다. 점선으로 표시된 영역은 웨이퍼에 구현된 제1 반도체 칩(110)을 나타낸다.
웨이퍼(110W)에 구현된 복수의 제1 반도체 칩(110)은 각각 제1 연결 패드들(115)이 배열된 활성면(110A)("웨이퍼(100W)의 제1 면"이라고도 함)과 상기 활성면(110A)과 반대에 위치한 비활성면(110B)("웨이퍼(100W)의 제2 면"이라고도 함)을 가질 수 있다. 각각의 제1 반도체 칩(110)은 다수의 소자가 구현된 활성면(110A)을 갖는 반도체 기판(111)과, 반도체 기판(111)의 활성면(또는 상면)(110A) 상에 배치되어 다수의 소자와 제1 연결 패드들(115)을 연결하는 배선 구조체(113)를 포함할 수 있다.
일부 실시예에서, 제1 반도체 칩(110)은 프로세서 칩일 수 있다. 예를 들어, 제1 반도체 칩(110)은 마이크로프로세서, 그래픽 프로세서, 신호 프로세서, 네트워크 프로세서, 칩셋, 오디오 코덱, 비디오 코덱, 애플리케이션 프로세서, 시스템 온 칩, 또는 메모리 소자를 구동하기 위한 제어 칩일 수 있다.
이어, 도 10b를 참조하면, 상기 웨이퍼(110W)의 제1 면(110A)에 제1 연결 부재(130)를 형성한다.
제1 연결 부재(130)는 복수의 절연층(131)과, 상기 복수의 절연층(131)에 배치되며 제1 연결 패드들(115)에 연결된 제1 재배선층(135)을 포함할 수 있다. 제1 재배선층(135)은 복수의 절연층(131) 상에 각각 배치된 재배선 패턴(132)과, 각각의 절연층(131)을 관통하여 인접한 재배선 패턴들(132)을 연결하는 복수의 비아(133)를 포함한다. 예를 들어, 절연층(131)은 PID 수지와 같은 감광성 절연물질일 수 있으며, 제1 재배선층(135)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 각 레벨에서 동일한 도금 공정을 통해서 재배선 패턴(132)과 비아(133)는 일체화된 구조로 형성될 수 있다. 이러한 도금 공정에 의해 형성되는 비아(133)는 각각 제1 반도체 칩(110)의 활성면(110A)을 향해 좁아지는 폭을 가질 수 있다.
또한, 본 공정에서는, 웨이퍼(110W)의 제1 면(110A)에 직접 제1 연결 부재(130)를 형성하므로, 제1 반도체 칩(110)은 제1 재배선층(135)에 솔더와 같은 외부 연결 도체 없이 제1 재배선층(135)의 비아(133)를 통해서 직접 연결될 수 있다.
다음으로, 도 10c를 참조하면, 제1 연결 부재(130)에서 상기 복수의 제1 반도체 칩(110)에 대응되는 영역들 상에 복수의 수직 상호 연결부(165)를 형성할 수 있다.
수직 상호 연결부(165)는 후속 공정에서 배치될 제2 반도체 칩(도 11a의 120)의 실장 높이보다 큰 높이로 형성될 수 있다. 일부 실시예에서, 복수의 수직 상호 연결부(165)는 포토레지스트를 이용한 도금 공정을 통해서 형성될 수 있다. 예를 들어, 제1 연결 부재(130) 상에 시드층(예, Ti층)을 형성한 후에 포토레지스트를 형성하고, 포토레지스트에 수직 상호 연결부(165)가 형성될 영역을 개방하는 개구를 형성한다. 이러한 개구를 통해서 제1 재배선층(135)의 접속 영역이 노출될 수 있다. 다음으로, 도금 공정을 통해서 개구에 의해 노출된 영역에 포스트 구조인 수직 상호 연결부(165)을 형성할 수 있다. 포토레지스트를 스트립(strip)시킴으로써 도 10c에 도시된 바와 같이 각각 상기 제1 재배선층(135)과 전기적으로 연결된 수직 상호 연결부(165)를 형성할 수 있다.
이어, 도 10d를 참조하면, 복수의 제1 반도체 칩(110)으로 구분되도록 웨이퍼(110W)를 부분 절단한다.
이러한 부분 절단 공정은 상기 웨이퍼(110W)의 제1 면(110A)에 대해서 수행되므로, 상기 제1 연결 부재(130)도 복수의 제1 반도체 칩(110)에 대응되는 영역들로 분리될 수 있다. 이러한 부분 절단공정은 기계적 절단 및/또는 식각 공정을 이용하여 수행될 수 있다. 예를 들어, 부분 절단 공정은 브레이드(blade)를 이용한 일정한 깊이로 절단한 후에 플라즈마 처리를 적용할 수 있다. 부분 절단과정에서 웨이퍼의 손상된 영역은 플라즈마 처리를 통해서 제거될 수 있다. 이러한 절단 공정은 앞선 공정에서 포토레지스트 제거 후에 잔류한 시드층이 제1 연결 부재(130)를 보호하는 마스크로 사용될 수도 있다. 또한, 이러한 플라즈마 처리를 이용하여 손상된 영역과 함께, 잔류한 시드층을 제거할될 수 있다. 일부 실시예(예, 도 1)에서, 본 공정에서 부분 절단되는 깊이는 원하는 제1 반도체 칩(110)의 두께보다 클 수 있으며, 다른 실시예(예, 도 8)에서는 원하는 제1 반도체 칩(110)의 두께보다 작을 수 있다.
도 11a 내지 도 11d는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법의 일부 공정을 설명하기 위한 주요 공정별 측단면도들이다.
도 11a를 참조하면, 제1 연결 부재(130)에서 복수의 제1 반도체 칩(110)에 대응되는 영역들 상에 각각 제2 반도체 칩(120)을 배치할 수 있다.
제2 반도체 칩(120)은 각각 제2 연결 패드들(125)이 배열된 활성면(120A)과 상기 활성면(120A)과 반대에 위치한 비활성면(120B)을 가질 수 있다. 각각의 제2 반도체 칩(120)은 다수의 소자가 구현된 활성면(120A)을 갖는 반도체 기판(121)과, 반도체 기판(121)의 활성면(120A) 상에 배치되어 다수의 소자와 제2 연결 패드들(125)을 연결하는 배선 구조체(123)를 포함할 수 있다. 일부 실시예에서 제2 반도체 칩(120)은 메모리 칩일 수 있다. 예를 들어, 제2 반도체 칩(120)은 휘발성 메모리 칩 및/또는 비휘발성 메모리 칩일 수 있다.
제2 반도체 칩(120)은 상기 제2 연결 패드들(125)이 상부를 향하도록 제1 연결 부재(130) 상에 배치될 수 있다. 도 11a에 도시된 바와 같이, 제2 반도체 칩(120)은 제1 연결 부재(130)에서 복수의 제1 반도체 칩(110)에 대응되는 영역들의 일부 영역 상에 배치될 수 있다. 제2 반도체 칩(120)은 제1 반도체 칩(110)의 면적보다 작은 면적을 가질 수 있다. 일부 실시예에서, 제2 반도체 칩(120)은 복수의 제2 반도체 칩을 포함할 수 있다. 제2 반도체 칩(120)의 비활성면(120B)은 접합층(161)을 이용하여 제1 연결 부재(130)에 접합될 수 있다. 예를 들어, 접합층(161)은 DAF 또는 FOW을 포함할 수 있다.
본 실시예에서, 제2 반도체 칩(120)을 배치한 후에, 제2 연결 패드들(125) 각각에 도전성 포스트(또는 범프)(195)를 형성할 수 있다. 일부 실시예에서, 도전성 포스트(195)는 수직 연결 구조체의 상단 레벨과 동일하거나 큰 높이로 형성될 수 있다.
도 11b를 참조하면, 웨이퍼(110W)의 제1 면(110A)에 제1 연결 부재(130), 수직 상호 연결부(165), 및 제2 반도체 칩(120)을 덮도록 몰딩부를 형성할 수 있다.
상기 몰딩부는 앞선 부분 분리 단계에서 얻어진 공간(SP)을 충전하는 부분(180F)을 가질 수 있다. 상기 몰드부(180)의 충전된 부분(180F)은 제1 재배선층(135)의 측면을 따라 웨이퍼(100W)의 일부 측면으로 연장될 수 있다. 몰드부는 제1 반도체 칩(120) 및 수직 상호 연결부들(165)을 둘러싸도록 형성될 수 있다. 또한, 본 실시예에서, 몰딩부(180)는 도전성 포스트(195)를 덮을 수 있다. 예를 들어, 몰드부(180)은 EMC 또는 PID를 포함할 수 있다.
이어지는 공정에서, "GL1"로 표시된 라인까지 몰딩부(180)를 그라인딩하여 수직 상호 연결부(165)와 도전성 포스트(195)를 노출시킬 수 있다. 수직 상호 연결부(165)와 도전성 포스트(195)의 노출된 상면들은 후속 공정에서 형성될 제2 재배선층(도 11c의 145)과의 콘택 영역을 제공될 수 있다.
도 11c를 참조하면, 몰딩부(180)의 그라인딩된 표면에 제2 재배선층(145)을 갖는 제2 연결 부재(140)를 형성할 수 있다.
상기 제2 연결 부재(140)는 제1 연결 부재(130)와 유사하게, 복수의 절연층(141)을 포함하며, 제2 재배선층(145)은 제1 재배선층(135)과 유사하게, 복수의 절연층(141) 상에 각각 배치된 재배선 패턴(142)과, 각각의 절연층(141)을 관통하여 인접한 재배선 패턴들(142)을 연결하는 복수의 비아(143)를 포함한다. 예를 들어, 절연층(141)은 PID 수지와 같은 감광성 절연물질일 수 있으며, 제2 재배선층(145)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 각 레벨에서 동일한 도금 공정을 통해서 재배선 패턴(142)과 비아(143)는 일체화된 구조로 형성될 수 있다. 이러한 도금 공정에 의해 형성되는 비아(143)는 각각 제2 반도체 칩(120)의 활성면(120A)을 향해 좁아지는 폭을 가질 수 있다.
제2 재배선층(145)은 수직 상호 연결부(165)와 도전성 포스트(195)의 노출된 상면들에 일부 비아(143)에 의해 연결될 수 있다. 본 실시예에서, 제2 반도체 칩(120)의 제2 연결 패드들(125)은 도전성 포스트(195)를 통해 제2 재배선층(145)에 연결될 수 있다. 이에 한정되지 않고 다른 실시예에서는 제2 연결 패드들(125)은 제2 재배선층(145)의 비아(143)에 직접 연결될 수 있다.
이어지는 공정에서, "GL2"로 표시된 라인까지 웨이퍼(110W)의 제2 면(110B)에 대해 그라인딩 공정을 수행하여 몰딩부(180)의 충전된 부분(180F)을 노출시킬 수 있다.
도 11d를 참조하면, "GL2"로 표시된 라인까지 웨이퍼(110W)를 그라인딩하여 몰딩부(180)의 충전된 부분(180F)을 노출시키고, 이어 절단 공정을 이용하여 복수의 반도체 패키지(100)를 제조할 수 있다.
절단 공정 전에, 패시베이션층(151), UBM 층(175), 및 외부 연결 도체(179)를 형성하는 공정을 포함할 수 있다. 이러한 공정들은 웨이퍼(W) 그라인딩 공정 전 또는 후에 수행될 수 있다.
웨이퍼(W) 그라인딩 공정에 의해 복수의 제1 반도체 칩들(120)로 완전히 분리되고, 제1 반도체 칩(120)의 두께가 결정될 수 있다. 또한, 그라인딩된 표면은 최종 반도체 패키지의 상면으로 제공된다. 제1 반도체 칩(110)은 몰딩부(180)의 상면(180T), 즉 제2 부분(180B)의 상면으로부터 노출되므로, 제1 반도체 칩(110)은 충분한 방열 경로를 확보할 수 있다.
분리된 복수의 제1 반도체 칩들(120)의 측면은 각각 몰딩부(180)의 제2 부분(180B)에 의해 둘러싸일 수 있다. "CL" 라인을 따른 절단 공정 후에 얻어진 반도체 패키지(100)에서, 제1 연결 부재(130)는 제1 반도체 칩(110)의 측면과 실질적으로 평탄한 공면인 측면을 가질 수 있다. 또한, 몰딩부(180)는 베이스 기판(150), 즉 제2 연결 부재(140)의 측면과 실질적으로 평탄한 공면인 측면을 가질 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 100A, 100B,100C: 반도체 패키지
110: 제1 반도체 칩 (상부 반도체 칩)
120: 제2 반도체 칩 (하부 반도체 칩)
130: 제1 연결 부재 135: 제1 재배선층 (상부 재배선층)
140: 제2 연결 부재 145: 제2 재배선층 (하부 재배선층)
150: 베이스 기판 151: 패시베이션층
161: 접합층 165: 수직 상호 연결부
180: 몰딩부 195: 도전성 포스트

Claims (20)

  1. 하부 재배선층을 갖는 베이스 기판;
    제1 연결 패드들이 배열된 제1 활성면을 가지며, 상기 제1 활성면이 상기 베이스 기판의 상면을 향하도록 상기 베이스 기판 상에 배치되고, 상기 제1 연결 패드들 각각이 상기 하부 재배선층과 연결된 하부 반도체 칩;
    제2 연결 패드들이 배열된 제2 활성면을 가지며, 상기 제2 활성면이 상기 하부 반도체 칩을 향하도록 상기 하부 반도체 칩 상에 배치되며, 상기 하부 반도체 칩의 면적보다 큰 면적을 갖는 상부 반도체 칩;
    상기 하부 반도체 칩과 상기 상부 반도체 칩 사이에 위치하도록 상기 상부 반도체 칩의 제2 활성면에 배치되고, 상기 제2 연결 패드들 각각에 연결된 상부 재배선층을 중간 연결 부재;
    상기 베이스 기판 상에서 상기 하부 반도체 칩의 주위에 배치되며, 상기 하부 재배선층과 상기 상부 재배선층을 연결하는 복수의 수직 상호 연결부들(vertical interconnector); 및
    상기 베이스 기판 상에 배치되며, 상기 하부 반도체 칩 및 상기 복수의 수직 상호 연결부들을 둘러싸는 제1 부분과, 상기 제1 부분으로부터 연장되어 상기 상부 반도체 칩 및 상기 상부 재배선층의 측면들 상에 배치된 제2 부분을 갖는 몰딩부;를 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 몰딩부의 상기 제2 부분은 10㎛∼300㎛ 범위의 두께를 갖는 반도체 패키지.
  3. 제1항에 있어서,
    상기 몰딩부의 상기 제2 부분은 상기 상부 반도체 칩 및 상기 중간 연결 부재의 상기 측면들 전체를 둘러싸는 반도체 패키지.
  4. 제1항에 있어서,
    상기 상부 반도체 칩은 상기 제2 활성면과 반대에 위치한 제2 비활성면을 포함하며,
    상기 상부 반도체 칩의 제2 비활성면은 상기 몰딩부의 제2 부분의 상면과 실질적으로 평탄한 공면(coplanar)을 갖는 반도체 패키지.
  5. 제1항에 있어서,
    상기 중간 연결 부재는 상기 상부 반도체 칩의 활성면과 대응하는 면적을 갖는 반도체 패키지.
  6. 제1항에 있어서,
    상기 베이스 기판은 상기 중간 연결 부재의 면적보다 큰 면적을 갖는 반도체 패키지.
  7. 제6항에 있어서,
    상기 베이스 기판은 상기 몰딩부의 측면과 실질적으로 평탄한 공면인 측면을 갖는 반도체 패키지.
  8. 제1항에 있어서,
    상기 하부 반도체 칩은 복수의 반도체 칩들을 포함하는 반도체 패키지.
  9. 제1항에 있어서,
    상기 상부 재배선층은 복수의 재배선 패턴과 상기 복수의 재배선 패턴에 연결된 복수의 비아를 포함하며,
    상기 복수의 비아는 상기 제2 연결 패드들에 직접 연결된 비아들을 포함하는 반도체 패키지.
  10. 제1항에 있어서,
    상기 몰딩부는 상기 하부 반도체 칩의 제1 활성면을 덮는 제3 부분을 가지며,
    상기 제1 연결 패드들 각각 상에 배치되며 상기 몰딩부의 제3 부분을 관통하는 복수의 도전성 포스트를 더 포함하고, 상기 하부 재배선층은 상기 복수의 도전성 포스트에 연결되는 반도체 패키지.
  11. 제1항에 있어서,
    상기 하부 재배선층은 복수의 재배선 패턴과 상기 복수의 재배선 패턴에 연결된 복수의 비아를 포함하며,
    상기 복수의 비아는 상기 제1 연결 패드들에 직접 연결된 비아들을 포함하는 반도체 패키지.
  12. 제1항에 있어서,
    상기 하부 반도체 칩은 상기 제1 활성면과 반대에 위치한 제1 비활성면을 포함하며,
    상기 하부 반도체 칩의 제1 비활성면과 상기 중간 연결 부재 사이에 배치된 접합층을 더 포함하는 반도체 패키지.
  13. 제1항에 있어서,
    상기 하부 반도체 칩은 메모리 칩을 포함하며, 상기 상부 반도체 칩은 프로세서 칩을 포함하는 반도체 패키지.
  14. 하부 재배선층을 갖는 베이스 기판;
    제1 연결 패드들이 배열된 제1 활성면과 그와 반대에 위치한 제1 비활성면을 가지며, 상기 제1 활성면이 상기 베이스 기판을 향하도록 상기 베이스 기판 상에 배치된 하부 반도체 칩 - 상기 제1 연결 패드들은 상기 하부 재배선층에 연결됨 -;
    상기 하부 반도체 칩의 면적보다 큰 면적을 가지며, 제2 연결 패드들이 배열된 제2 활성면과 그와 반대에 위치한 제2 비활성면을 가지며, 상기 제2 활성면이 상기 하부 반도체 칩을 향하도록 상기 하부 반도체 칩 상에 배치된 상부 반도체 칩;
    상기 하부 반도체 칩과 상기 상부 반도체 칩 사이에 위치하도록 상기 상부 반도체 칩의 제2 활성면에 배치되고, 상기 제2 연결 패드들 각각에 연결된 상부 재배선층을 갖는 중간 연결 부재;
    상기 베이스 기판 상에서 상기 하부 반도체 칩의 주위에 배치되며, 상기 하부 재배선층과 상기 상부 재배선층을 연결하는 복수의 수직 상호 연결부들; 및
    상기 베이스 기판 상에 배치되며, 상기 하부 반도체 칩 및 상기 복수의 수직 상호 연결부들을 둘러싸며, 상기 상부 반도체 칩 및 상기 상부 재배선층의 측면들 상에 연장된 몰딩부 - 상기 몰딩부의 상면은 상기 상부 반도체 칩의 제2 비활성면과 실질적으로 평탄한 공면을 가짐 - ;을 포함하는 반도체 패키지.
  15. 제14항에 있어서,
    상기 베이스 기판은 상기 중간 연결 부재의 면적보다 큰 면적을 가지며,
    상기 베이스 기판은 상기 몰딩부의 측면은 실질적으로 평탄한 공면인 측면을 갖는 반도체 패키지.
  16. 제1 연결 패드들이 배열된 제1 면과 그와 반대에 위치한 제2 면을 갖는 제1 반도체 칩;
    상기 제1 반도체 칩의 제1 면에 배치되며, 상기 제1 연결 패드들과 전기적으로 연결된 제1 재배선층을 갖는 제1 연결 부재 - 상기 제1 연결 부재는 상기 제1 반도체 칩과 동일한 면적을 가짐 - ;
    제2 연결 패드들이 배열된 제1 면과 그와 반대에 위치하며 상기 제1 연결 부재의 일 영역에 접합된 제2 면을 갖는 제2 반도체 칩;
    상기 제2 반도체 칩의 제2 면 상에 배치되고, 상기 제2 연결 패드들에 전기적으로 연결된 제2 재배선층을 갖는 제2 연결 부재 - 상기 제2 연결 부재는 상기 제1 반도체 칩의 면적보다 큰 면적을 가짐 - ;
    상기 제2 연결 부재 상에서 상기 제2 반도체 칩의 주위에 배치되며, 상기 제1 재배선층과 상기 제2 재배선층을 연결하는 복수의 수직 상호 연결부들; 및
    상기 제2 연결 부재 상에 배치되며, 상기 제2 반도체 칩 및 상기 복수의 수직 상호 연결부들을 둘러싸며, 상기 제1 반도체 칩 및 상기 제1 연결 부재의 측면들 상에 연장된 몰딩부;를 갖는 반도체 패키지.
  17. 제16항에 있어서,
    상기 제1 재배선층은 복수의 제1 재배선 패턴과 상기 복수의 제1 재배선 패턴에 연결되며 상기 제1 반도체 칩의 제1 활성면을 향해 좁아지는 폭을 갖는 복수의 제1 비아를 포함하고,
    상기 복수의 제1 비아는 상기 제1 연결 패드들에 연결된 비아들을 포함하는 반도체 패키지.
  18. 제16항에 있어서,
    상기 제2 재배선층은 복수의 제2 재배선 패턴과 상기 복수의 제2 재배선 패턴에 연결되며 상기 제2 반도체 칩의 제2 활성면을 향해 좁아지는 폭을 갖는 복수의 제2 비아를 포함하며,
    상기 복수의 제2 비아는 상기 제2 연결 패드들에 연결된 비아들을 포함하는 반도체 패키지.
  19. 복수의 제1 반도체 칩이 형성된 제1 면과 상기 제1 면과 반대에 위치한 제2 면을 갖는 웨이퍼를 제공하는 단계 - 상기 복수의 제1 반도체 칩은 각각 상기 제1 면에 배열된 제1 연결 패드들을 가짐 - ;
    상기 웨이퍼의 제1 면 상에 상기 제1 연결 패드들에 전기적으로 연결되는 제1 재배선층을 갖는 제1 연결 부재를 형성하는 단계;
    상기 제1 연결 부재에서 상기 복수의 제1 반도체 칩에 대응되는 영역들 상에 각각 상기 제1 재배선층과 전기적으로 연결된 복수의 수직 상호 연결부를 형성하는 단계;
    상기 복수의 제1 반도체 칩으로 구분되도록 상기 웨이퍼를 부분 절단하는 단계 - 상기 제1 연결 부재는 상기 복수의 제1 반도체 칩에 대응되는 영역들로 분리됨 - ;
    상기 제1 연결 부재에서 상기 복수의 제1 반도체 칩에 대응되는 영역들 상에 각각 제2 연결 패드들을 갖는 제2 반도체 칩을 배치하는 단계 - 상기 제2 반도체 칩은 상기 제2 연결 패드들이 상부를 향하도록 배치됨 - ;
    상기 복수의 수직 상호 연결부 및 상기 제2 연결 패드들이 노출된 상면을 갖는 몰딩부를 형성하는 단계 - 상기 몰딩부는 상기 부분 절단하는 단계에서 얻어진 공간을 충전하는 부분을 가짐 - ;
    상기 몰딩부 상에, 상기 복수의 수직 상호 연결부와 상기 연결 패드들에 연결된 제2 재배선층을 갖는 제2 연결 부재를 형성하는 단계;
    상기 몰딩부의 상기 충전된 부분이 노출되도록 상기 웨이퍼의 제2 면에 대해 그라인딩 공정을 수행하는 단계; 및
    복수의 반도체 패키지가 얻어지도록 상기 웨이퍼를 상기 복수의 제1 반도체 칩 단위로 절단하는 단계;를 포함하는 반도체 패키지 제조방법.
  20. 제19항에 있어서,
    상기 웨이퍼를 절단하는 단계 후에, 상기 복수의 반도체 패키지 각각에서, 상기 몰딩부는 상기 제1 반도체 칩 및 상기 제1 연결 부재의 측면들을 둘러싸도록 잔류하는 반도체 패키지 제조방법.
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