KR20220122112A - 반도체 패키지 - Google Patents
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Abstract
본 발명의 기술적 사상은 제1 칩 패드를 포함하는 반도체 칩; 상기 반도체 칩의 상기 제1 칩 패드 상에 있고, 제1 폭을 가지는 제1 하부 도전성 범프; 상기 반도체 칩 상에 배치되고, 상기 제1 하부 도전성 범프의 측벽을 둘러싸는 제1 절연층; 상기 제1 하부 도전성 범프 상에 있고, 상기 제1 폭보다 큰 제2 폭을 가지는 제1 상부 도전성 범프; 상기 제1 절연층 상에 배치되고, 상기 제1 상부 도전성 범프의 측벽을 둘러싸는 제2 절연층; 상기 제2 절연층 상에 있고 상기 제1 상부 도전성 범프에 연결된 제1 도전층; 상기 제2 절연층 상에 배치되고 상기 제1 도전층을 덮는 제3 절연층; 및 상기 제3 절연층의 제1 개구부를 통해 상기 제1 도전층에 연결된 제1 외부 패드;를 포함하는 반도체 패키지를 제공한다.
Description
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로서, 보다 상세하게는 웨이퍼 레벨 패키지(wafer level package)에 관한 것이다.
일반적으로, 웨이퍼에 여러 가지 반도체 공정들을 수행하여 제조된 반도체 칩들에 대하여, 반도체 패키지 공정을 수행하여 반도체 패키지를 제조한다. 최근에는 반도체 패키지의 생산 비용을 절감하기 위하여, 웨이퍼 레벨에서 반도체 패키지 공정을 수행하고, 반도체 패키지 공정을 거친 웨이퍼 레벨의 반도체 패키지를 개별 단위로 개별화하는 웨이퍼 레벨 패키지 기술이 제안되었다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 높은 신뢰성을 가지는 반도체 패키지를 제공하는데 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 제1 칩 패드를 포함하는 반도체 칩; 상기 반도체 칩의 상기 제1 칩 패드 상에 있고, 제1 폭을 가지는 제1 하부 도전성 범프; 상기 반도체 칩 상에 배치되고, 상기 제1 하부 도전성 범프의 측벽을 둘러싸는 제1 절연층; 상기 제1 하부 도전성 범프 상에 있고, 상기 제1 폭보다 큰 제2 폭을 가지는 제1 상부 도전성 범프; 상기 제1 절연층 상에 배치되고, 상기 제1 상부 도전성 범프의 측벽을 둘러싸는 제2 절연층; 상기 제2 절연층 상에 있고 상기 제1 상부 도전성 범프에 연결된 제1 도전층; 상기 제2 절연층 상에 배치되고 상기 제1 도전층을 덮는 제3 절연층; 및 상기 제3 절연층의 제1 개구부를 통해 상기 제1 도전층에 연결된 제1 외부 패드;를 포함하는 반도체 패키지를 제공한다.
예시적인 실시예들에서, 상기 제1 상부 도전성 범프는 상기 제1 하부 도전성 범프의 상기 측벽으로부터 상기 반도체 칩의 상면에 평행한 제1 방향으로 돌출되고, 상기 제1 상부 도전성 범프의 하면은 상기 제1 하부 도전성 범프의 상면 및 상기 제1 절연층의 상면에 접촉된다.
예시적인 실시예들에서, 상기 제2 절연층의 두께는, 상기 제1 절연층의 두께보다 크고, 상기 제3 절연층의 두께 이상이다.
예시적인 실시예들에서, 상기 제1 외부 패드 상의 제1 외부 연결 단자를 더 포함하고, 상기 제1 외부 연결 단자의 폭은 상기 제1 칩 패드의 폭의 80% 내지 500% 사이이다.
예시적인 실시예들에서, 상기 반도체 칩의 제2 칩 패드 상에 있고, 상기 제1 절연층에 의해 둘러싸인 제2 하부 도전성 범프; 상기 제2 하부 도전성 범프 상에 있고, 상기 제2 절연층에 의해 둘러싸인 제2 상부 도전성 범프; 상기 제2 절연층 상에 있고 상기 제2 상부 도전성 범프에 연결된 제2 도전층; 상기 제3 절연층의 제2 개구부를 통해 상기 제2 도전층에 연결된 제2 외부 패드; 상기 제1 외부 패드 상의 제1 외부 연결 단자; 및 상기 제2 외부 패드 상의 제2 외부 연결 단자;를 더 포함하고, 상기 제1 칩 패드는 상기 제1 외부 연결 단자에 평면적 관점에서 중첩되고, 상기 제1 칩 패드의 중심과 상기 제1 외부 연결 단자의 중심 사이의 수평 거리는 상기 제2 칩 패드의 중심과 상기 제2 외부 연결 단자의 중심 사이의 수평 거리보다 작다.
예시적인 실시예들에서, 상기 제2 절연층은 비감광성 물질을 포함하고, 상기 제1 절연층 및 상기 제3 절연층은 감광성 물질을 포함한다.
예시적인 실시예들에서, 상기 제2 절연층의 상면의 표면 거칠기는 상기 제2 절연층의 하면의 표면 거칠기 및 제3 절연층의 하면의 표면 거칠기보다 크다.
예시적인 실시예들에서, 상기 제1 절연층의 상면의 표면 거칠기는 상기 제1 절연층의 하면의 표면 거칠기 및 제2 절연층의 하면의 표면 거칠기보다 크다.
예시적인 실시예들에서, 상기 제1 하부 도전성 범프는 상기 제1 절연층의 상기 상면으로부터 돌출되고, 상기 제1 상부 도전성 범프는 상기 제1 절연층으로부터 돌출된 상기 제1 하부 도전성 범프의 측벽을 둘러싼다.
예시적인 실시예들에서, 상기 제1 도전층은, 상기 제1 외부 패드에 연결된 라인 패턴과, 상기 제2 절연층을 관통하여, 상기 라인 패턴과 상기 제1 상부 도전성 범프 사이에서 연장된 비아 패턴을 포함한다.
본 발명의 예시적인 실시예들에 따른 반도체 패키지에 의하면, 도전층과 반도체 칩 사이에 외부 충격에 대한 버퍼로 기능하는 제1 절연층 및 제2 절연층이 배치되므로, 반도체 패키지의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 단면도이다.
도 2는 도 1의 "A"로 표시된 영역을 나타내는 확대도이다.
도 3은 도 1에 도시된 반도체 패키지의 일부 구성의 레이아웃을 나타내는 레이아웃도이다.
도 4 및 도 5는 각각 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 일부를 나타내는 단면도이다.
도 6은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 7a 내지 도 7h는 도 1에 도시된 반도체 패키지의 제조 방법을 순서에 따라 나타낸 단면도들이다.
도 8a 및 도 8b는 도 4에 도시된 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 9a 내지 도 9c는 도 5에 도시된 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 2는 도 1의 "A"로 표시된 영역을 나타내는 확대도이다.
도 3은 도 1에 도시된 반도체 패키지의 일부 구성의 레이아웃을 나타내는 레이아웃도이다.
도 4 및 도 5는 각각 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 일부를 나타내는 단면도이다.
도 6은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 7a 내지 도 7h는 도 1에 도시된 반도체 패키지의 제조 방법을 순서에 따라 나타낸 단면도들이다.
도 8a 및 도 8b는 도 4에 도시된 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 9a 내지 도 9c는 도 5에 도시된 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부도면을 참조하여 본 발명 개념의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명 개념의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명 개념의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명 개념의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명 개념을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명 개념의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 발명 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "갖는다" 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(100)의 단면도이다. 도 2는 도 1의 "A"로 표시된 영역을 나타내는 확대도이다. 도 3은 도 1에 도시된 반도체 패키지(100)의 일부 구성의 레이아웃을 나타내는 레이아웃도이다.
도 1 내지 도 3을 참조하면, 반도체 패키지(100)는 반도체 칩(110) 및 상기 반도체 칩(110) 상의 재배선 구조체(120)를 포함할 수 있다.
반도체 칩(110)에는 다양한 종류의 복수의 개별 소자(individual devices)가 형성될 수 있다. 예컨대, 상기 복수의 개별 소자는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터(complementary metal-oxide-semiconductor transistor) 등과 같은 MOSFET(metal-oxide-semiconductor field effect transistor), 시스템 LSI(large scale integration), CIS(CMOS imaging sensor) 등과 같은 이미지 센서, MEMS(micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다.
반도체 칩(110)은 상면(119)에 마련된 제1 칩 패드(111) 및 제2 칩 패드(112)를 포함할 수 있다. 제1 칩 패드(111) 및 제2 칩 패드(112)는 각각 반도체 칩(110)에 형성된 개별 소자와 전기적으로 연결될 수 있다. 또한, 구체적으로 도시되지 않았으나, 반도체 칩(110)은 상면을 덮는 패시베이션막을 포함할 수 있다.
예시적인 실시예들에서, 반도체 칩(110)의 제1 칩 패드(111)의 수평 폭(111W)(즉, 반도체 칩(110)의 상면(119)에 평행한 방향(X방향 및/또는 Y방향)에 따른 제1 칩 패드(111)의 폭)은 100 마이크로미터 이하일 수 있다. 예를 들어, 반도체 칩(110)의 제1 칩 패드(111)의 수평 폭(111W)은 30마이크로미터 내지 100마이크로미터 사이일 수 있다. 또한, 반도체 칩(110)의 제2 칩 패드(112)의 수평 폭은 제1 칩 패드(111)의 수평 폭(111W)과 동일할 수 있다. 도 3에서는 제1 칩 패드(111) 및 제2 칩 패드(112)가 평면적 관점에서 사각형 형태인 것으로 예시되었으나, 제1 칩 패드(111) 및 제2 칩 패드(112)는 이에 한정되지 않고 오각형 등의 다각형 형태이거나 원형일 수도 있다.
예시적인 실시예들에서, 반도체 칩(110)은 예를 들면, 메모리 반도체 칩(110)일 수 있다. 상기 메모리 반도체 칩(110)은 예를 들면, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 칩(110)이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 반도체 칩(110)일 수 있다. 또는, 예시적인 실시예들에서, 반도체 칩(110)은 로직 칩일 수 있다. 예를 들어, 반도체 칩(110)은 CPU(Central Processor Unit), MPU(Micro Processor Unit), GPU(Graphic Processor Unit) 또는 AP(Application Processor)일 수 있다.
재배선 구조체(120)는 반도체 칩(110)의 상면(119) 상에 마련될 수 있다. 재배선 구조체(120)는 복수의 절연층(131, 133, 135), 제1 하부 도전성 범프(141), 제1 상부 도전성 범프(145), 제1 도전층(151), 및 제1 외부 패드(155)를 포함할 수 있다.
복수의 절연층(131, 133, 135)은 반도체 칩(110)의 상면(119) 상에 차례대로 적층된 구조를 가질 수 있다. 예를 들어, 재배선 구조체(120)는 반도체 칩(110)의 상면(119) 상에 차례대로 적층된 제1 절연층(131), 제2 절연층(133), 및 제3 절연층(135)을 포함할 수 있다. 물론, 재배선 구조체(120)는 하나의 절연층, 또는 2층 또는 4층 이상으로 적층된 절연층들을 포함할 수도 있다.
제1 절연층(131), 제2 절연층(133), 및 제3 절연층(135)은 유기 화합물로 구성된 물질막으로부터 형성될 수 있다. 예를 들어, 제1 절연층(131), 제2 절연층(133), 및 제3 절연층(135)은 절연성 폴리머를 포함할 수 있다. 예를 들어, 제1 절연층(131), 제2 절연층(133), 및 제3 절연층(135)은 PID(photo imageable dielectric), ABF(Ajinomoto Build-up Film), 또는 감광성 폴리이미드(photosensitive polyimide, PSPI)를 포함할 수 있다.
예시적인 실시예들에서, 제1 절연층(131), 제2 절연층(133), 및 제3 절연층(135)은 각각 비감광성 물질 또는 감광성 물질을 포함할 수 있다.
예시적인 실시예들에서, 제1 절연층(131) 및 제3 절연층(135)은 감광성 물질을 포함하고, 제2 절연층(133)은 비감광성 물질을 포함할 수 있다. 예를 들어, 제1 절연층(131) 및 제3 절연층(135)은 감광성 물질, 예를 들어 PID 또는 PSPI로 형성될 수 있고, 제2 절연층(133)은 비광감성 물질, 예를 들어 에폭시 몰딩 컴파운드 또는 비감광성 폴리이미드(non-photosensitive polyimide)로 형성될 수 있다.
예시적인 실시예들에서, 제2 절연층(133)의 두께(133T)는 제1 절연층(131)의 두께(131T)보다 클 수 있다. 예를 들어, 제2 절연층(133)의 두께(133T)가 대략 10 마이크로미터 내지 70 마이크로미터 사이일 때, 제1 절연층(131)의 두께(131T)는 대략 0.1 마이크로미터 내지 20 마이크로미터 사이일 수 있다. 또한, 제2 절연층(133)의 두께(133T)는 제3 절연층(135)의 두께(135T)와 같거나 보다 클 수 있고, 제3 절연층(135)의 두께(135T)는 제1 절연층(131)의 두께(131T)보다 클 수 있다.
예시적인 실시예들에서, 제1 절연층(131)의 상면(131US)의 표면 거칠기(surface roughness)는 제1 절연층(131)의 하면(즉, 반도체 칩(110)의 상면(119)에 마주하는 제1 절연층(131)의 표면)의 표면 거칠기보다 클 수 있다. 또한, 제1 절연층(131)의 상면(131US)의 표면 거칠기는 제2 절연층(133)의 하면(즉, 제1 절연층(131)의 상면(131US)에 마주하는 제2 절연층(133)의 표면)의 표면 거칠기보다 클 수 있다. 제1 절연층(131)의 상면(131US)이 비교적 큰 표면 거칠기를 가지도록 형성함으로써, 제1 절연층(131)의 상면(131US)에 접촉하는 제1 상부 도전성 범프(145)와 제1 절연층(131) 간의 접착력이 향상될 수 있다.
예시적인 실시예들에서, 제2 절연층(133)의 상면(133US)의 표면 거칠기는 제2 절연층(133)의 하면의 표면 거칠기보다 클 수 있다. 또한, 제2 절연층(133)의 상면(133US)의 표면 거칠기는 제3 절연층(135)의 하면(즉, 제2 절연층(133)의 상면(133US)에 마주하는 제3 절연층(135)의 표면)의 표면 거칠기보다 클 수 있다. 제2 절연층(133)의 상면(133US)이 비교적 큰 표면 거칠기를 가지도록 형성함으로써, 제2 절연층(133)의 상면(133US)에 접촉하는 제1 도전층(151)과 제2 절연층(133) 간의 접착력이 향상될 수 있다.
제1 하부 도전성 범프(141)는 반도체 칩(110)의 제1 칩 패드(111) 상에 배치될 수 있으며, 반도체 칩(110)의 제1 칩 패드(111)에 전기적 및 물리적으로 연결될 수 있다. 제1 하부 도전성 범프(141)는 제1 절연층(131)의 제1 비아홀(도 7a의 131H1) 내에 배치될 수 있다. 제1 하부 도전성 범프(141)는 제1 절연층(131)의 제1 비아홀(131H1)을 채우도록 형성될 수 있으며, 제1 하부 도전성 범프(141)의 측벽은 제1 절연층(131)에 의해 둘러싸이고 덮일 수 있다.
제1 하부 도전성 범프(141)는 도전성 물질을 포함할 수 있다. 예를 들어, 제1 하부 도전성 범프(141)는 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 팔라듐(Pd), 금(Au), 코발트(Co), 니켈(Ni), 또는 이들의 조합을 포함할 수 있다.
제1 하부 도전성 범프(141)는 기둥 형태를 가질 수 있다. 제1 하부 도전성 범프(141)의 수평 폭(141W)(즉, 반도체 칩(110)의 상면(119)에 평행한 방향(X방향 및/또는 Y방향)에 따른 제1 하부 도전성 범프(141)의 폭)은 대체로 균일할 수 있다.
제1 하부 도전성 범프(141)의 수직 높이(즉, 반도체 칩(110)의 상면(119)에 수직한 방향(Z방향)에 따른 제1 하부 도전성 범프(141)의 높이)는 제1 절연층(131)의 두께(131T)와 동일할 수 있다. 예시적인 실시예들에서, 제1 하부 도전성 범프(141)의 상면은 제1 절연층(131)의 상면(131US)과 동일 평면 상에 있을 수 있다. 다른 예시적인 실시예들에서, 제1 하부 도전성 범프(141)의 수직 높이는 제1 절연층(131)의 두께(131T)보다 클 수도 있으며, 제1 하부 도전성 범프(141)의 일부는 제1 절연층(131)의 상면(131US)으로부터 돌출될 수 있다.
제1 상부 도전성 범프(145)는 제1 하부 도전성 범프(141) 상에 배치될 수 있으며, 제1 하부 도전성 범프(141)에 전기적 및 물리적으로 연결될 수 있다. 제1 상부 도전성 범프(145)는 제2 절연층(133)의 비아홀 내에 배치될 수 있다. 제1 상부 도전성 범프(145)는 제2 절연층(133)의 비아홀을 채우도록 형성될 수 있으며, 제1 상부 도전성 범프(145)의 측벽은 제2 절연층(133)에 의해 둘러싸이고 덮일 수 있다.
제1 상부 도전성 범프(145)는 도전성 물질을 포함할 수 있다. 예를 들어, 제1 하부 도전성 범프(141)는 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 팔라듐(Pd), 금(Au), 코발트(Co), 니켈(Ni), 또는 이들의 조합을 포함할 수 있다.
예시적인 실시예들에서, 제1 상부 도전성 범프(145)와 제1 하부 도전성 범프(141)는 서로 동일한 물질을 포함하거나, 또는 서로 동일한 물질 조성을 가질 수 있다. 예를 들면, 제1 상부 도전성 범프(145)와 제1 하부 도전성 범프(141)는 모두 구리(Cu)로 형성될 수 있다.
예시적인 실시예들에서, 제1 상부 도전성 범프(145)와 제1 하부 도전성 범프(141)는 서로 다른 물질을 포함하거나, 또는 서로 다른 물질 조성을 가질 수 있다. 예를 들어, 제1 상부 도전성 범프(145)와 제1 하부 도전성 범프(141)는 서로 다른 금속 물질로 형성될 수 있으며, 제1 상부 도전성 범프(145)와 제1 하부 도전성 범프(141) 사이에는 금속간 화합물층이 형성될 수 있다.
제1 상부 도전성 범프(145)는 기둥 형태를 가질 수 있다. 제1 상부 도전성 범프(145)의 수평 폭(145W)(즉, 반도체 칩(110)의 상면(119)에 평행한 방향(X방향 및/또는 Y방향)에 따른 제1 상부 도전성 범프(145)의 폭)은 대체로 균일할 수 있다.
제1 상부 도전성 범프(145)는 제1 하부 도전성 범프(141)의 상면 전체를 덮도록 형성될 수 있다. 제1 상부 도전성 범프(145)의 수평 폭(145W)은 제1 하부 도전성 범프(141)의 수평 폭(141W)보다 클 수 있다. 제1 상부 도전성 범프(145)의 수평 폭(145W)이 제1 하부 도전성 범프(141)의 수평 폭(141W)보다 크기 때문에, 제1 상부 도전성 범프(145)의 형성 공정 시 공정 오차 또는 오정렬로 인하여 제1 상부 도전성 범프(145)가 제1 하부 도전성 범프(141)로부터 분리되는 이슈를 줄일 수 있으며, 궁극적으로 제1 상부 도전성 범프(145)와 제1 하부 도전성 범프(141) 간의 접속 신뢰성이 향상될 수 있다.
제1 상부 도전성 범프(145)는 제1 하부 도전성 범프(141)의 측벽으로부터 반도체 칩(110)의 상면(119)에 평행한 방향(X 방향 및/또는 Y방향)으로 돌출될 수 있다. 제1 상부 도전성 범프(145)의 하면(145LS)의 일부는 제1 상부 도전성 범프(145)의 상면에 접촉될 수 있고, 제1 상부 도전성 범프(145)의 하면(145LS)의 다른 일부는 제1 상부 도전성 범프(145) 주변에 있는 제1 절연층(131)의 상면(131US)에 접촉될 수 있다.
제1 상부 도전성 범프(145)의 수직 높이(즉, 반도체 칩(110)의 상면(119)에 수직한 방향(Z방향)에 따른 제1 상부 도전성 범프(145)의 높이)는 제2 절연층(133)의 두께(133T)와 동일할 수 있으며, 제1 하부 도전성 범프(141)의 수직 높이보다 클 수 있다. 예시적인 실시예들에서, 제1 상부 도전성 범프(145)의 상면은 제2 절연층(133)의 상면(133US)과 동일 평면 상에 있을 수 있다. 다른 예시적인 실시예들에서, 제1 상부 도전성 범프(145)의 수직 높이는 제2 절연층(133)의 두께(133T)보다 클 수도 있고, 제1 상부 도전성 범프(145)의 일부는 제2 절연층(133)의 상면(133US)으로부터 돌출될 수도 있다.
제1 도전층(151)은 제1 상부 도전성 범프(145)와 제1 외부 패드(155) 사이를 전기적으로 연결할 수 있다. 제1 도전층(151)은 제2 절연층(133) 상에 배치될 수 있고, 제3 절연층(135)에 덮여 피복될 수 있다. 예를 들어, 제1 도전층(151)은 제2 절연층(133)의 상면(133US) 상에서 연장된 라인 형태를 가질 수 있다. 예를 들어, 제1 도전층(151)은 W, Cu, Zr, Ti, Ta, Al, Ru, Pd, Pt, Co, Ni, 또는 이들의 조합을 포함할 수 있다.
제1 외부 패드(155)는 제1 도전층(151) 상에 배치될 수 있다. 제1 외부 패드(155)는 제3 절연층(135)의 제1 개구부(도 7g의 135H1)를 통해 제1 도전층(151)에 전기적 및 물리적으로 연결될 수 있다. 제1 외부 패드(155)는 제3 절연층(135)의 제1 개구부(135H1)를 채우는 부분과, 제3 절연층(135)의 상면 상에 있는 부분을 포함할 수 있다. 제1 외부 패드(155)는 제1 외부 연결 단자(161)가 부착되는 언더 범프 메탈(under bump metal, UBM)일 수 있다. 예를 들어, 제1 외부 패드(155)는 W, Cu, Zr, Ti, Ta, Al, Ru, Pd, Pt, Co, Ni, 또는 이들의 조합을 포함할 수 있다.
제1 외부 연결 단자(161)는 제1 외부 패드(155) 상에 배치되며, 제1 외부 패드(155)에 물리적 및 전기적으로 연결될 수 있다. 제1 외부 연결 단자(161)는 반도체 패키지(100)와 외부 기기 사이를 전기적 및 물리적으로 연결하는 단자일 수 있다. 제1 외부 연결 단자(161)는 제1 외부 패드(155), 제1 도전층(151), 제1 상부 도전성 범프(145), 및 제1 하부 도전성 범프(141)를 포함하는 전기적 연결 경로를 통해 반도체 칩(110)의 제1 칩 패드(111)에 전기적으로 연결될 수 있다. 제1 외부 연결 단자(161)는 대체로 볼 형태를 가질 수 있다. 제1 외부 연결 단자(161)는 솔더 볼 또는 솔더 범프로 형성될 수 있다.
예시적인 실시예들에서, 제1 외부 연결 단자(161)의 수평 폭(161W)(즉, 반도체 칩(110)의 상면(119)에 평행한 방향(X방향 및/또는 Y방향)에 따른 제1 외부 연결 단자(161)의 폭)은 150 마이크로미터 내지 400 마이크로미터 사이일 수 있다.
예시적인 실시예들에서, 제1 외부 연결 단자(161)의 수평 폭(161W)은 반도체 칩(110)의 제1 칩 패드(111)의 수평 폭(111W)의 80% 내지 500% 사이일 수 있다. 만일, 제1 외부 연결 단자(161)의 수평 폭(161W)이 반도체 칩(110)의 제1 칩 패드(111)의 수평 폭(111W)의 80% 보다 작은 경우, 제1 외부 연결 단자(161)의 수평 폭(161W)이 너무 작아 제1 외부 연결 단자(161)와 외부 기판(예를 들어, 인쇄회로기판) 간의 연결을 위한 표면 실장 작업이 어려울 수 있고 제1 외부 연결 단자(161)를 이용한 전기적 연결의 신뢰성이 크게 저하될 수 있다. 만일, 제1 외부 연결 단자(161)의 수평 폭(161W)이 반도체 칩(110)의 제1 칩 패드(111)의 수평 폭(111W)의 500% 보다 큰 경우, 제1 외부 연결 단자(161)들의 사이즈가 너무 커져, 제1 외부 연결 단자들 (161)을 미세 피치로 배치하기 어렵고 반도체 패키지(100)의 소형화를 구현하기 어려울 수 있다.
재배선 구조체(120)는 제2 하부 도전성 범프(143), 제2 상부 도전성 범프(147), 제2 도전층(153), 및 제2 외부 패드(157)를 더 포함할 수 있다. 제2 하부 도전성 범프(143)는 반도체 칩(110)의 제2 칩 패드(112) 상에 배치되고, 제1 절연층(131)의 제2 비아홀(도 7a의 131H2) 내에 배치될 수 있다. 제2 상부 도전성 범프(147)는 제2 하부 도전성 범프(143) 상에 배치되고, 제2 절연층(133)의 제2 비아홀(131H2) 내에 배치될 수 있다. 제2 도전층(153)은 제2 절연층(133) 상에 배치되며, 제2 상부 도전성 범프(147)와 제2 외부 패드(157) 사이를 전기적으로 연결할 수 있다. 제2 외부 패드(157)는 제2 도전층(153) 상에 배치될 수 있다. 제2 외부 패드(157) 상에는 제2 외부 연결 단자(165)가 배치될 수 있다. 제2 외부 연결 단자(165)는 제2 외부 패드(157), 제2 도전층(153), 제2 상부 도전성 범프(147), 및 제2 하부 도전성 범프(143)를 포함하는 전기적 연결 경로를 통해 반도체 칩(110)의 제2 칩 패드(112)에 전기적으로 연결될 수 있다.
제2 하부 도전성 범프(143), 제2 상부 도전성 범프(147), 제2 도전층(153), 제2 외부 패드(157), 및 제2 외부 연결 단자(165)는 각각, 앞서 설명된 제1 하부 도전성 범프(141), 제1 상부 도전성 범프(145), 제1 도전층(151), 제1 외부 패드(155), 및 제1 외부 연결 단자(161)와 실질적으로 동일 또는 유사할 수 있는 바, 여기서 이들에 대한 상세한 설명은 생략한다.
도 3에 예시된 바와 같이, 제1 칩 패드(111)는 제1 외부 연결 단자(161)에 수직 방향(Z방향)으로 중첩되도록 배치될 수 있다. 바꿔 말해서, 제1 칩 패드(111)와 제1 외부 연결 단자(161)는 평면적 관점에서 중첩될 수 있다. 예시적인 실시예들에서, 반도체 칩(110)의 제1 칩 패드(111)의 중심과 제1 외부 연결 단자(161)의 중심은 평면적 관점에서 동일한 위치에 배치되거나, 또는 반도체 칩(110)의 제1 칩 패드(111)의 중심과 제1 외부 연결 단자(161)의 중심 간의 수평 거리는 제1 칩 패드(111)의 수평 폭(111W)의 50% 이하 수준으로 매우 인접될 수 있다. 이 경우, 제1 칩 패드(111)와 제1 외부 연결 단자(161)를 전기적으로 연결하는 신호 경로가 짧아지므로, 신호 전달 특성이 향상될 수 있다.
예시적인 실시예들에서, 반도체 칩(110)의 제2 칩 패드(112)의 중심과 제2 외부 연결 단자(165)의 중심 간의 수평 거리는 반도체 칩(110)의 제1 칩 패드(111)의 중심과 제1 외부 연결 단자(161)의 중심 간의 수평 거리보다 클 수 있다. 이 경우, 제2 칩 패드(112)와 제2 외부 연결 단자(165)를 전기적으로 연결하는 신호 경로의 길이는 제1 칩 패드(111)와 제1 외부 연결 단자(161)를 전기적으로 연결하는 신호 경로의 길이보다 클 수 있다. 예시적인 실시예들에서, 제1 칩 패드(111)와 제1 외부 연결 단자(161)를 전기적으로 연결하는 신호 경로는 입출력 데이터 신호의 전송 경로로 이용될 수 있고, 제2 칩 패드(112)와 제2 외부 연결 단자(165)를 전기적으로 연결하는 신호 경로는 구동 전원 또는 접지 전원이 전송되는 파워/접지 신호 경로로 이용될 수 있다.
일반적인 반도체 패키지에서 반도체 칩(110) 상에 재배선이 직접 형성되는 것과 다르게, 본 발명의 예시적인 실시예들에 따른 반도체 패키지(100)는 도전층(151, 153)과 반도체 칩(110) 사이에 외부 충격에 대한 버퍼로 기능하는 제1 절연층(131) 및 제2 절연층(133)이 배치되므로, 반도체 패키지(100)의 신뢰성을 향상시킬 수 있다.
도 4 및 도 5는 각각 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 일부를 나타내는 단면도이다.
도 4 및 도 5에서는 도 1의 "A"로 표시된 영역에 대응된 반도체 패키지의 일부 영역이 도시된다. 이하에서, 도 1 내지 도 3을 참조하여 설명된 반도체 패키지(100)와의 차이점을 중심으로 도 4 및 도 5에 도시된 반도체 패키지들에 대해 설명한다.
도 4를 참조하면, 제1 상부 도전성 범프(145a)는 제2 절연층(133)의 상면(133US)으로부터 돌출될 수 있다. 예를 들어, 제1 상부 도전성 범프(145a)가 제2 절연층(133)의 상면(133US)으로부터 돌출된 높이는 제1 상부 도전성 범프(145a)의 전체 수직 높이의 대략 1% 내지 20% 사이일 수 있다.
제1 상부 도전성 범프(145a)가 제2 절연층(133)으로부터 돌출됨에 따라, 제1 도전층(151)은 제1 상부 도전성 범프(145a)의 측벽 및 제1 상부 도전성 범프(145a)의 상면에 접할 수 있다. 제1 도전층(151)이 제2 절연층(133)으로부터 돌출된 제1 상부 도전성 범프(145a)의 측벽에도 접하므로, 제1 도전층(151)과 제1 상부 도전성 범프(145a) 사이의 접촉 면적이 증가될 수 있고, 그에 따라 제1 도전층(151)과 제1 상부 도전성 범프(145a) 사이의 접촉 저항이 낮아질 수 있다.
도 5를 참조하면, 제1 하부 도전성 범프(141a)는 제1 절연층(131)의 상면(131US)으로부터 돌출될 수 있다. 예를 들어, 제1 하부 도전성 범프(141a)가 제1 절연층(131)의 상면(131US)으로부터 돌출된 높이는 제1 하부 도전성 범프(141a)의 전체 수직 높이의 대략 1% 내지 20% 사이일 수 있다.
제1 하부 도전성 범프(141a)가 제1 절연층(131)으로부터 돌출됨에 따라, 제1 상부 도전성 범프(145)는 제1 하부 도전성 범프(141a)의 측벽 및 제1 하부 도전성 범프(141a)의 상면에 접할 수 있다. 제1 상부 도전성 범프(145)가 제1 절연층(131)의 상면(131US)으로부터 돌출된 제1 하부 도전성 범프(141a)의 측벽에도 접하므로, 제1 상부 도전성 범프(145)와 제1 하부 도전성 범프(141a) 사이의 접촉 면적이 증가될 수 있고, 그에 따라 제1 상부 도전성 범프(145)와 제1 하부 도전성 범프(141a) 사이의 접촉 저항이 낮아질 수 있다.
도 6은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(100a)를 나타내는 단면도이다.
이하에서, 도 1 내지 도 3을 참조하여 설명된 반도체 패키지(100)와의 차이점을 중심으로 도 6의 반도체 패키지(100a)에 대해 설명한다.
도 6을 참조하면, 반도체 패키지(100a)의 재배선 구조체(120a)는 제1 내지 제3 절연층(131, 133, 135a), 제1 하부 도전성 범프(141), 제1 상부 도전성 범프(145), 제1 도전층(151), 제1 외부 패드(155), 제2 하부 도전성 범프(143), 제2 상부 도전성 범프(147), 제2 도전층(153), 및 제2 외부 패드(157)를 포함할 수 있다.
제3 절연층(135a)은 제1 층(1351)과 제2 층(1353)이 적층된 구조를 가질 수 있다. 제1 도전층(151)은 제1 층(1351) 상에서 연장된 제1 라인 패턴(151L)과, 제1 층(1351)을 관통하는 제1 비아 패턴(151V)을 포함할 수 있다. 제1 라인 패턴(151L)은 반도체 칩(110)의 상면(119)에 평행한 방향(X방향 및/또는 Y방향)으로 연장되며, 제1 외부 패드(155)에 연결될 수 있다. 제1 비아 패턴(151V)은 제1 라인 패턴(151L)과 제1 상부 도전성 범프(145) 사이를 전기적으로 연결할 수 있다. 제2 도전층(153)은 제1 층(1351) 상에서 연장된 제2 라인 패턴(153L)과, 제1 층(1351)을 관통하는 제2 비아 패턴(153V)을 포함할 수 있다. 제2 라인 패턴(153L)은 반도체 칩(110)의 상면(119)에 평행한 방향(X방향 및/또는 Y방향)으로 연장되며, 제2 외부 패드(157)에 연결될 수 있다. 제2 비아 패턴(153V)은 제2 라인 패턴(153L)과 제2 상부 도전성 범프(147) 사이를 전기적으로 연결할 수 있다.
도 7a 내지 도 7h는 도 1에 도시된 반도체 패키지(100)의 제조 방법을 순서에 따라 나타낸 단면도들이다.
도 7a를 참조하면, 반도체 칩(110)의 상면(119) 상에, 제1 절연층(131)을 형성한다. 제1 절연층(131)은 제1 칩 패드(111)를 노출시키는 제1 비아홀(131H1) 및 제2 칩 패드(112)를 노출시키는 제2 비아홀(131H2)을 포함할 수 있다. 예를 들어, 제1 절연층(131)을 형성하기 위하여, 반도체 칩(110)의 상면(119) 상에 감광성 물질막을 형성하고, 포토 리소그래피 공정을 수행하여 제1 비아홀(131H1) 및 제2 비아홀(131H2)을 형성할 수 있다.
도 7a 및 도 7b를 참조하면, 제1 절연층(131)의 제1 비아홀(131H1) 및 제2 비아홀(131H2) 내에, 제1 하부 도전성 범프(141) 및 제2 하부 도전성 범프(143)를 형성한다. 제1 하부 도전성 범프(141)는 제1 절연층(131)의 제1 비아홀(131H1) 내에 도전성 물질이 채워져 형성될 수 있고, 제2 하부 도전성 범프(143)는 제1 절연층(131)의 제2 비아홀(131H2) 내에 도전성 물질이 채워져 형성될 수 있다. 예를 들어, 제1 하부 도전성 범프(141) 및 제2 하부 도전성 범프(143)는 도금 공정을 통해 형성될 수 있다.
일부 예시적인 실시예들에서, 앞서 도 7a 및 도 7b를 참조하여 설명된 것과 다르게, 제1 절연층(131) 및 제1 및 제2 하부 도전성 범프(141, 143)을 형성하기 위하여, 반도체 칩(110)의 상면(119) 상에 제1 하부 도전성 범프(141) 및 제2 하부 도전성 범프(143)를 형성하는 단계, 및 상기 제1 절연층(131)을 형성하는 단계가 차례대로 수행될 수도 있다.
도 7c를 참조하면, 제1 하부 도전성 범프(141) 및 제2 하부 도전성 범프(143) 상에, 제1 상부 도전성 범프(145) 및 제2 상부 도전성 범프(147)를 형성한다. 예를 들면, 제1 상부 도전성 범프(145) 및 제2 상부 도전성 범프(147)는 도금 공정을 통해 형성될 수 있다.
도 7d를 참조하면, 제1 절연층(131) 상에, 제1 상부 도전성 범프(145) 및 제2 상부 도전성 범프(147)를 덮는 제2 예비 절연 물질층(133P)을 형성한다. 예를 들어, 제2 예비 절연 물질층(133P)은 비감광성의 절연 물질로 형성될 수 있다. 예를 들면, 제2 예비 절연 물질층(133P)은 고상(solid state)의 절연 필름을 이용한 필름 라미네이션(film lamination) 공정에 의해 형성될 수 있다. 예를 들어, 제2 예비 절연 물질층(133P)은 제1 절연층(131) 상에 반경화 상태의 절연성 물질을 도포한 이후 경화 공정을 수행하여 형성될 수 있다.
도 7d 및 도 7e를 참조하면, 제1 상부 도전성 범프(145) 및 제2 상부 도전성 범프(147)가 노출되도록, 제2 예비 절연 물질층(133P)의 일부를 제거할 수 있다. 제2 예비 절연 물질층(133P)의 일부가 제거됨에 따라, 제1 상부 도전성 범프(145) 및 제2 상부 도전성 범프(147)를 노출시키는 제2 절연층(133)이 형성될 수 있다. 예를 들어, 제2 예비 절연 물질층(133P)의 일부를 제거하기 위하여, 에치백(etch back) 공정 또는 연마 공정을 수행할 수 있다.
예시적인 실시예들에서, 제2 예비 절연 물질층(133P)의 일부는 식각 공정을 통해 제거될 수 있다. 상기 식각 공정 결과, 제2 절연층(133)의 상면(133US)의 표면 거칠기는 제2 예비 절연 물질층(133P)의 상면의 표면 거칠기보다 증가될 수 있다. 예를 들어, 제2 절연층(133)의 상면(133US)의 표면 거칠기는 제2 절연층(133)의 하면의 표면 거칠기보다 커질 수 있다. 제2 절연층(133)의 상면(133US)의 표면 거칠기가 증가됨에 따라, 후속 공정에서 형성되는 제1 도전층(151)과 제2 절연층(133) 간의 접착력이 강화될 수 있다.
일부 예시적인 실시예들에서, 앞서 도 7c 내지 도 7e를 참조하여 설명된 것과 다르게, 제2 절연층(133) 및 제1 및 제2 상부 도전성 범프(145, 147)을 형성하기 위하여, 제1 절연층(131)을 형성한 이후, 제2 절연층(133)을 구성하는 절연 물질층을 형성하는 단계, 상기 절연 물질층 내에 제1 및 제2 하부 도전성 범프(141, 143)을 노출시키기 위한 오프닝을 형성하는 단계, 및 상기 절연 물질층 내에 제1 및 제2 상부 도전성 범프(145, 147)을 형성하는 단계가 차례대로 수행될 수 있다. 이 때, 상기 제2 절연층(133)을 구성하는 절연 물질층이 비감광성 물질인 경우, 상기 오프닝들을 형성하기 위해 레이저 드릴링, 플라즈마 식각 등의 방법을 통해 상기 절연 물질층의 일부를 제거할 수 있다.
도 7f를 참조하면, 제2 절연층(133) 상에, 제1 도전층(151) 및 제2 도전층(153)을 형성한다. 제1 도전층(151)은 제2 절연층(133)의 상면(133US) 상에서 연장된 라인 형태를 가지며, 제1 상부 도전성 범프(145)에 연결될 수 있다. 제2 도전층(153)은 제2 절연층(133)의 상면(133US) 상에서 연장된 라인 형태를 가지며, 제2 상부 도전성 범프(147)에 연결될 수 있다.
도 7g를 참조하면, 제2 절연층(133) 상에 제3 절연층(135)을 형성한다. 제3 절연층(135)은 제1 도전층(151)의 일부를 노출시키는 제1 개구부(135H1) 및 제2 도전층(153)의 일부를 노출시키는 제2 개구부(135H2)를 포함할 수 있다. 예를 들어, 제3 절연층(135)을 형성하기 위하여, 제2 절연층(133)의 상면(133US) 상에 감광성 물질막을 형성하고, 포토 리소그래피 공정을 수행하여 제1 개구부(135H1) 및 제2 개구부(135H2)를 형성할 수 있다.
도 7g 및 도 7h를 참조하면, 제1 도전층(151) 및 제2 도전층(153) 상에 제1 외부 패드(155) 및 제2 외부 패드(157)를 형성한다. 제1 외부 패드(155)는 제3 절연층(135)의 제1 개구부(135H1)를를 통해 제1 도전층(151)에 연결되고, 제2 외부 패드(157)는 제3 절연층(135)의 제2 개구부(135H2)를 통해 제2 도전층(153)에 연결될 수 있다.
제1 외부 패드(155) 및 제2 외부 패드(157)를 형성한 이후, 도 1에 도시된 바와 같이, 제1 외부 패드(155) 및 제2 외부 패드(157) 상에 제1 외부 연결 단자(161) 및 제2 외부 연결 단자(165)를 형성할 수 있다. 제1 외부 연결 단자(161) 및 제2 외부 연결 단자(165)는 예를 들어, 솔더 볼을 이용한 리플로우 공정을 수행하여 형성할 수 있다. 이후, 웨이퍼 레벨로 제조된 패키지는 스크라이브 레인을 따라 절단되어 개별 단위의 반도체 패키지로 분리될 수 있다.
도 8a 및 도 8b는 도 4에 도시된 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다. 이하에서, 앞서 설명된 내용과 중복된 설명은 생략하거나 간단히 한다.
도 8a를 참조하면, 도 7d의 결과물에 상응하는 구조체를 준비하고, 제2 예비 절연 물질층(133P)의 일부를 제거하여 제1 상부 도전성 범프(145a) 및 제2 상부 도전성 범프(147a)를 노출시킬 수 있다. 이 때, 제2 예비 절연 물질층(133P)에 대한 식각량을 조절하여, 제2 절연층(133)의 상면(133US)이 제1 상부 도전성 범프(145a)의 상면 및 제2 상부 도전성 범프(147a)의 상면보다 낮아지도록 할 수 있다.
도 8b를 참조하면, 제1 상부 도전성 범프(145a)의 상면 및 제2 상부 도전성 범프(147a) 상에 제1 도전층(151) 및 제2 도전층(153)을 형성한다. 이 때, 제1 상부 도전성 범프(145a)가 제2 절연층(133)으로부터 돌출되므로, 제1 도전층(151)은 제1 상부 도전성 범프(145a)와 접하는 부분에서 단차부를 가질 수 있다. 또한, 제2 상부 도전성 범프(147a)가 제2 절연층(133)으로부터 돌출되므로, 제2 도전층(153)은 제2 상부 도전성 범프(147a)와 접하는 부분에서 단차부를 가질 수 있다.
제1 도전층(151) 및 제2 도전층(153)을 형성한 이후, 도 7g 및 도 7h를 참조하여 설명된 것과 실질적으로 동일한 공정을 수행하고, 제1 외부 연결 단자 및 제2 외부 연결 단자를 형성하여, 도 4를 참조하여 설명된 반도체 패키지를 제조할 수 있다.
도 9a 및 도 9b는 도 5에 도시된 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다. 이하에서, 앞서 설명된 내용과 중복된 설명은 생략하거나 간단히 한다.
도 9a를 참조하면, 반도체 칩(110) 상에 제1 하부 도전성 범프(141a) 및 제2 하부 도전성 범프(143a)를 형성한다.
도 9b를 참조하면, 반도체 칩(110)의 상면(119) 상에, 제1 하부 도전성 범프(141a) 및 제2 하부 도전성 범프(143a)를 덮는 제1 예비 절연 물질층(131P)을 형성한다. 예를 들어, 제1 예비 절연 물질층(131P)은 비감광성의 절연 물질로 형성될 수 있다. 예를 들면, 제1 예비 절연 물질층(131P)은 고상의 절연 필름을 이용한 필름 라미네이션 공정에 의해 형성될 수 있다.
도 9b 및 도 9c를 참조하면, 제1 하부 도전성 범프(141a) 및 제2 하부 도전성 범프(143a)가 노출되도록, 제1 예비 절연 물질층(131P)의 일부를 제거할 수 있다. 제1 예비 절연 물질층(131P)의 일부가 제거됨에 따라, 제1 하부 도전성 범프(141a) 및 제2 하부 도전성 범프(143a)를 노출시키는 제1 절연층(131)이 형성될 수 있다. 예를 들어, 제1 예비 절연 물질층(131P)의 일부를 제거하기 위하여, 에치백 공정 또는 연마 공정을 수행할 수 있다.
예시적인 실시예들에서, 제1 예비 절연 물질층(131P)의 일부는 식각 공정을 통해 제거될 수 있다. 상기 식각 공정 결과, 제1 절연층(131)의 상면(131US)의 표면 거칠기는 제1 예비 절연 물질층(131P)의 표면 거칠기보다 증가될 수 있다. 예를 들어, 제1 절연층(131)의 상면(131US)의 표면 거칠기는 제1 절연층(131)의 하면의 표면 거칠기보다 커질 수 있다. 제1 절연층(131)의 상면(131US)의 표면 거칠기가 증가됨에 따라, 후속 공정에서 형성되는 제1 절연층(131)과 제1 상부 도전성 범프(145) 간의 접착력 및 제1 절연층(131)과 제2 상부 도전성 범프(147) 간의 접착력이 강화될 수 있다.
예시적인 실시예들에서, 제1 예비 절연 물질층(131P)에 대한 식각량을 조절하여, 제1 절연층(131)의 상면(131US)이 제1 히부 도전성 범프의 상면 및 제2 하부 도전성 범프(143)의 상면보다 낮아지도록 할 수 있다.
제1 절연층(131)을 형성한 이후, 제1 하부 도전성 범프(141a) 및 제2 하부 도전성 범프(143a) 상에 제1 상부 도전성 범프(145) 및 제2 상부 도전성 범프(147)를 형성한다. 이 때, 제1 하부 도전성 범프(141a)가 제1 절연층(131)으로부터 돌출되어 있으므로, 도 5에 도시된 바와 같이 제1 상부 도전성 범프(145)는 제1 절연층(131)으로부터 돌출된 제1 하부 도전성 범프(141a)의 측벽을 둘러싸도록 형성될 수 있다. 이와 마찬가지로, 제2 하부 도전성 범프(143a)가 제1 절연층(131)으로부터 돌출되어 있으므로, 제2 하부 도전성 범프(143a) 상에 형성되는 제2 상부 도전성 범프는 제1 절연층(131)으로부터 돌출된 제2 하부 도전성 범프(143a)의 측벽을 둘러싸도록 형성될 수 있다.
제1 상부 도전성 범프(145) 및 제2 상부 도전성 범프를 형성한 이후, 도 7d 내지 도 7h를 참조하여 설명된 것과 실질적으로 동일한 공정을 수행하고, 제1 외부 연결 단자 및 제2 외부 연결 단자를 형성하여, 도 5를 참조하여 설명된 반도체 패키지를 제조할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 발명의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 반도체 패키지
110: 반도체 칩
120: 재배선 구조체 131: 제1 절연층
133: 제2 절연층 135: 제3 절연층
141: 제1 하부 도전성 범프 143: 제2 하부 도전성 범프
145: 제1 상부 도전성 범프 147: 제2 상부 도전성 범프
151: 제1 도전층 153: 제2 도전층
155: 제1 외부 패드 157: 제2 외부 패드
161: 제1 외부 연결 단자 165: 제2 외부 연결 단자
120: 재배선 구조체 131: 제1 절연층
133: 제2 절연층 135: 제3 절연층
141: 제1 하부 도전성 범프 143: 제2 하부 도전성 범프
145: 제1 상부 도전성 범프 147: 제2 상부 도전성 범프
151: 제1 도전층 153: 제2 도전층
155: 제1 외부 패드 157: 제2 외부 패드
161: 제1 외부 연결 단자 165: 제2 외부 연결 단자
Claims (10)
- 제1 칩 패드를 포함하는 반도체 칩;
상기 반도체 칩의 상기 제1 칩 패드 상에 있고, 제1 폭을 가지는 제1 하부 도전성 범프;
상기 반도체 칩 상에 배치되고, 상기 제1 하부 도전성 범프의 측벽을 둘러싸는 제1 절연층;
상기 제1 하부 도전성 범프 상에 있고, 상기 제1 폭보다 큰 제2 폭을 가지는 제1 상부 도전성 범프;
상기 제1 절연층 상에 배치되고, 상기 제1 상부 도전성 범프의 측벽을 둘러싸는 제2 절연층;
상기 제2 절연층 상에 있고 상기 제1 상부 도전성 범프에 연결된 제1 도전층;
상기 제2 절연층 상에 배치되고 상기 제1 도전층을 덮는 제3 절연층; 및
상기 제3 절연층의 제1 개구부를 통해 상기 제1 도전층에 연결된 제1 외부 패드;
를 포함하는 반도체 패키지. - 제 1 항에 있어서,
상기 제1 상부 도전성 범프는 상기 제1 하부 도전성 범프의 상기 측벽으로부터 상기 반도체 칩의 상면에 평행한 제1 방향으로 돌출되고,
상기 제1 상부 도전성 범프의 하면은 상기 제1 하부 도전성 범프의 상면 및 상기 제1 절연층의 상면에 접촉된 반도체 패키지. - 제 1 항에 있어서,
상기 제2 절연층의 두께는, 상기 제1 절연층의 두께보다 크고, 상기 제3 절연층의 두께 이상인 반도체 패키지. - 제 1 항에 있어서,
상기 제1 외부 패드 상의 제1 외부 연결 단자를 더 포함하고,
상기 제1 외부 연결 단자의 폭은 상기 제1 칩 패드의 폭의 80% 내지 500% 사이인 반도체 패키지. - 제 1 항에 있어서,
상기 반도체 칩의 제2 칩 패드 상에 있고, 상기 제1 절연층에 의해 둘러싸인 제2 하부 도전성 범프;
상기 제2 하부 도전성 범프 상에 있고, 상기 제2 절연층에 의해 둘러싸인 제2 상부 도전성 범프;
상기 제2 절연층 상에 있고 상기 제2 상부 도전성 범프에 연결된 제2 도전층;
상기 제3 절연층의 제2 개구부를 통해 상기 제2 도전층에 연결된 제2 외부 패드;
상기 제1 외부 패드 상의 제1 외부 연결 단자; 및
상기 제2 외부 패드 상의 제2 외부 연결 단자;
를 더 포함하고,
상기 제1 칩 패드는 상기 제1 외부 연결 단자에 평면적 관점에서 중첩되고,
상기 제1 칩 패드의 중심과 상기 제1 외부 연결 단자의 중심 사이의 수평 거리는 상기 제2 칩 패드의 중심과 상기 제2 외부 연결 단자의 중심 사이의 수평 거리보다 작은 반도체 패키지. - 제 1 항에 있어서,
상기 제2 절연층은 비감광성 물질을 포함하고,
상기 제1 절연층 및 상기 제3 절연층은 감광성 물질을 포함하는 반도체 패키지. - 제 1 항에 있어서,
상기 제2 절연층의 상면의 표면 거칠기는 상기 제2 절연층의 하면의 표면 거칠기 및 제3 절연층의 하면의 표면 거칠기보다 큰 반도체 패키지. - 제 1 항에 있어서,
상기 제1 절연층의 상면의 표면 거칠기는 상기 제1 절연층의 하면의 표면 거칠기 및 제2 절연층의 하면의 표면 거칠기보다 큰 반도체 패키지. - 제 8 항에 있어서,
상기 제1 하부 도전성 범프는 상기 제1 절연층의 상기 상면으로부터 돌출되고,
상기 제1 상부 도전성 범프는 상기 제1 절연층으로부터 돌출된 상기 제1 하부 도전성 범프의 측벽을 둘러싸는 반도체 패키지. - 제 1 항에 있어서,
상기 제1 도전층은,
상기 제1 외부 패드에 연결된 라인 패턴과,
상기 제2 절연층을 관통하여, 상기 라인 패턴과 상기 제1 상부 도전성 범프 사이에서 연장된 비아 패턴을 포함하는 반도체 패키지.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210026313A KR102514019B1 (ko) | 2021-02-26 | 2021-02-26 | 반도체 패키지 |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020210026313A KR102514019B1 (ko) | 2021-02-26 | 2021-02-26 | 반도체 패키지 |
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| KR20220122112A true KR20220122112A (ko) | 2022-09-02 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024162795A1 (ko) * | 2023-02-01 | 2024-08-08 | 엘지이노텍 주식회사 | 회로 기판 및 이를 포함하는 반도체 패키지 |
Citations (4)
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| KR20180090666A (ko) * | 2017-02-03 | 2018-08-13 | 삼성전기주식회사 | 팬-아웃 반도체 패키지 |
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-
2021
- 2021-02-26 KR KR1020210026313A patent/KR102514019B1/ko active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2024162795A1 (ko) * | 2023-02-01 | 2024-08-08 | 엘지이노텍 주식회사 | 회로 기판 및 이를 포함하는 반도체 패키지 |
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|---|---|
| KR102514019B1 (ko) | 2023-03-27 |
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