KR20230027853A

KR20230027853A - 도전성 페이스트 및 이를 이용한 적층형 세라믹 부품

Info

Publication number: KR20230027853A
Application number: KR1020210110100A
Authority: KR
Inventors: 유충현; 서효경; 윤준호; 황예지; 김승빈
Original assignee: 삼성전기주식회사
Priority date: 2021-08-20
Filing date: 2021-08-20
Publication date: 2023-02-28
Also published as: CN115708177A; JP2023029164A; US12014878B2; KR102694708B1; US20230055918A1

Abstract

본 발명의 일 실시 예는, 제1 금속으로 이루어지는 코어와, 상기 제1 금속 보다 융점이 높은 제2 금속으로 이루어지고 상기 코어의 표면을 감싸는 쉘을 포함하는 복수의 도전성 입자를 포함하는 도전성 페이스트와, 이러한 도전성 페이스트를 이용하여 외부 전극의 소성 전극층이 형성되는 적층형 세라믹 부품을 제공한다.

Description

도전성 페이스트 및 이를 이용한 적층형 세라믹 부품{CONDUCTIVE PASTE AND MULTILAYER CERAMIC COMPONENT USING THE SAME}

본 발명은 도전성 페이스트 및 이를 이용한 적층형 세라믹 부품에 관한 것이다.

적층형 커패시터(MLCC: Multilayer Capacitor)는 소형이면서 고용량 구현이 가능하여 여러 가지 전자 기기에 사용되고 있다.

이러한 적층형 커패시터를 제조하기 위해서는, 세라믹 그린 시트 위에 도전성 페이스트로 내부 전극 인쇄 막을 형성한 후, 복수의 세라믹 그린 시트를 겹쳐 쌓아 올려 적층체를 마련한다.

그리고, 상기 적층체에 도전성 페이스트를 도포하고 소성하여 소성 전극층을 형성하고, 이어서 소성 전극층 상에 도금 공정을 진행하여 단자로서 작용하는 외부 전극을 형성하게 된다.

상기 도전성 페이스트는 적층형 커패시터에서 외부 전극을 형성하는 용도로 사용될 수 있다.

이와 같이 적층형 커패시터는 수많은 공정을 거쳐 완성되므로 생산 기간이 길어지게 되고, 이에 생산성을 높이기 위해 공정의 단순화가 필요한 실정이다.

국내공개특허 제2014-0030611호 국내공개특허 제2019-0106177호

본 발명의 목적은, 외부 전극을 형성하는 과정에서 공정을 간소화하여 생산성을 향상시킬 수 있도록 한, 도전성 페이스트 및 이를 이용한 적층형 세라믹 부품을 제공하는데 있다.

본 발명의 일 측면은, 제1 금속으로 이루어지는 코어; 및 상기 제1 금속 보다 융점이 높은 제2 금속으로 이루어지고, 상기 코어의 표면을 감싸는 쉘; 을 포함하는 복수의 도전성 입자를 포함하는 도전성 페이스트를 제공한다.

본 발명의 일 실시 예에서, 상기 제1 금속은 구리(Cu)일 수 있고, 상기 제2 금속은 니켈(Ni)일 수 있다.

본 발명의 일 실시 예에서, 상기 도전성 입자는 상기 코어의 직경이 상기 쉘의 두께 보다 크게 형성될 수 있다.

본 발명의 일 실시 예에서, 상기 도전성 입자는, 상기 코어의 평균 직경이 3.5㎛ 이하일 수 있다.

본 발명의 다른 측면은, 커패시터 바디; 및 상기 커패시터 바디 상에 서로 이격되게 배치되는 복수의 소성 전극층을 각각 포함하는 복수의 외부 전극; 을 포함하고, 상기 소성 전극층은 도전성 물질을 포함하고, 상기 도전성 물질은, 제1 금속으로 이루어지는 복수의 제1 금속부와, 상기 제1 금속 보다 융점이 높은 제2 금속으로 이루어지고 상기 복수의 제1 금속부를 둘러싸고 서로 연결되는 형태로 형성되는 제2 금속부를 포함하는, 적층형 세라믹 부품을 제공한다.

본 발명의 일 실시 예에서, 상기 제1 금속이 구리(Cu)이고, 상기 제2 금속이 니켈(Ni)일 수 있다.

본 발명의 일 실시 예에서, 상기 도전성 물질은, 상기 제1 금속부의 직경이 상기 제2 금속부의 두께 보다 클 수 있다.

본 발명의 일 실시 예에서, 상기 도전성 물질은, 상기 제1 금속부의 직경이 3.5㎛ 이하일 수 있다.

본 발명의 일 실시 예에서, 상기 외부 전극은 상기 소성 전극층 상에 형성되는 도금층을 포함하고, 상기 도금층이 주석(Sn)을 포함할 수 있다.

이때, 상기 도금층은 상기 소성 전극층 상에 직접 접촉(contact)되게 배치될 수 있다.

본 발명의 일 실시 예에서, 상기 커패시터 바디는, 복수의 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함할 수 있다.

본 발명의 일 실시 예에서, 상기 커패시터 바디는, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면을 포함하고, 상기 소성 전극층은, 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 소성 전극층을 포함하고, 상기 제1 및 제2 소성 전극층은, 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 접속부; 및 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1 면의 일부까지 연장되는 제1 및 제2 밴드부; 를 각각 포함할 수 있다.

본 발명의 일 실시 예에 따르면, 적층형 세라믹 부품의 외부 전극 형성시 니켈(Ni) 도금 공정을 생략하여, 제조 공정을 간소화할 수 있는 효과가 있다.

도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터를 개략적으로 도시한 사시도이다.
도 2는 도 1의 I-I'선 단면도이다.
도 3은 본 발명의 일 실시 예에 따른 적층형 커패시터에서 제1 및 제2 내부 전극의 적층 구조를 도시한 사시도이다.
도 4는 소성 전의 외부 전극용 도전성 페이스트의 구조를 간략하게 도시한 도면이다.
도 5는 소성 후의 외부 전극의 소성 전극층의 구조를 간략하게 도시한 도면이다.
도 6은 본 발명의 다른 실시 예에 의한 외부 전극의 소성 전극층의 구조를 간략하게 도시한 도면이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명한다.

그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다.

또한, 본 발명의 실시 예는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.

도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.

또한, 각 실시 예의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.

덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.

도 1은 본 발명의 일 실시 예에 따른 적층형 세라믹 부품인 적층형 커패시터를 개략적으로 도시한 사시도이고, 도 2는 도 1의 I-I'선 단면도이다.

이하, 본 발명의 실시 예를 명확하게 설명하기 위해 커패시터 바디(110)의 방향을 정의하면, 도면에 표시된 X, Y 및 Z는 각각 커패시터 바디(110)의 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 또한, 일 실시 예에서, 두께 방향은 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.

도 1 및 도 2를 참조하면, 일 실시 예의 적층형 커패시터(100)는, 커패시터 바디(110) 및 커패시터 바디(110)의 X방향의 양 단부에 배치되는 제1 및 제2 외부 전극(130, 140)을 포함한다.

커패시터 바디(110)는 복수의 유전체층(111)을 Z방향으로 적층한 다음 소성한 것으로서, 복수의 유전체층(111)과 유전체층(111)을 사이에 두고 Z방향으로 번갈아 배치되는 복수의 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다.

그리고, 커패시터 바디(110)의 Z방향으로 양측에는 마진부의 역할을 하는 소정 두께의 커버(112, 113)가 형성될 수 있다.

이때, 커패시터 바디(110)의 서로 인접하는 각각의 유전체층(111) 끼리는 경계를 확인할 수 없을 정도로 일체화될 수 있다.

커패시터 바디(110)는 대체로 육면체 형상일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.

일 실시 예에서는 설명의 편의를 위해, 커패시터 바디(110)에서 Z방향으로 서로 대향하는 양면을 제1 및 제2 면(1, 2)으로, 제1 및 제2 면(1, 2)과 연결되고 X방향으로 서로 대향하는 양면을 제3 및 제4 면(3, 4)으로, 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 Y방향으로 서로 대향하는 양면을 제5 및 제6 면(5, 6)으로 정의한다. 일 실시 예에서는, 제1 면(1)이 실장 면이 될 수 있다.

유전체층(111)은 고유전율의 세라믹 재료를 포함할 수 있으며, 예를 들어 BaTiO₃계 세라믹 분말 등을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.

또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.

상기 세라믹 첨가제는, 예를 들어 전이금속 산화물, 전이금속 탄화물, 희토류 원소, 마그네슘(Mg) 및 알루미늄(Al) 등에서 적어도 하나가 포함될 수 있다.

도 3을 더 참조하면, 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)을 사이에 두고 Z방향을 따라 서로 대향되게 번갈아 배치되며, 일단이 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 각각 노출될 수 있다.

이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.

이렇게 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되는 제1 및 제2 내부 전극(121, 122)의 단부는 후술하는 커패시터 바디(110)의 제3 및 제4 면(3, 4)에 배치되는 제1 및 제2 외부 전극(130, 140)과 각각 접속되어 전기적으로 연결될 수 있다.

이때, 제1 및 제2 내부 전극(121, 122)은 도전성 금속으로 형성되며, 예를 들어 니켈(Ni) 또는 니켈(Ni) 합금 등의 재료를 사용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.

위와 같은 구성에 따라, 제1 및 제2 외부 전극(130, 140)에 소정의 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.

이때, 적층형 커패시터(100)의 정전 용량은 Z방향을 따라 서로 오버랩 되는 제1 및 제2 내부 전극(121, 122)의 오버랩 된 면적과 비례하게 된다.

제1 및 제2 외부 전극(130, 140)은 커패시터 바디(110)의 X방향으로의 양 단부에 각각 배치되고, 서로 다른 극성의 전압이 제공되며, 제1 및 제2 내부 전극(121, 122)의 노출되는 부분과 각각 접속되어 전기적으로 연결될 수 있다.

제1 외부 전극(130)은 커패시터 바디(110)의 일 단부에 접촉되는 제1 소성 전극층(131)과 제1 소성 전극층(131) 상에 형성되는 제1 도금층(132)을 포함한다.

제1 소성 전극층(131)은 제1 접속부(131a)와 제1 밴드부(131b)를 포함할 수 있다.

제1 접속부(131a)는 커패시터 바디(110)의 제3 면(3)에 형성되고 제1 내부 전극(121)과 접속되는 부분이고, 제1 밴드부(131b)는 제1 접속부(131a)에서 커패시터 바디(110)의 실장 면인 제1 면(1)의 일부까지 연장되는 부분이다.

이때, 제1 밴드부(131b)는 고착 강도 향상 등의 목적으로 필요시 커패시터 바디(110)의 제5 및 제6 면(5, 6)의 일부까지 더 연장될 수 있다.

또한, 제1 밴드부(131b)는 필요시 커패시터 바디(110)의 제2 면(2)의 일부까지 더 연장될 수 있다.

제2 외부 전극(140)은 커패시터 바디(110)의 타 단부에 접촉되는 제2 소성 전극층(141)과 제2 소성 전극층(141) 상에 형성되는 제2 도금층(142)을 포함한다.

제2 소성 전극층(141)은 제2 접속부(141a)와 제2 밴드부(141b)를 포함할 수 있다.

제2 접속부(141a)는 커패시터 바디(110)의 제4 면(4)에 형성되고 제2 내부 전극(122)과 접속되는 부분이고, 제2 밴드부(141b)는 제2 접속부(141a)에서 커패시터 바디(110)의 실장 면인 제1 면(1)의 일부까지 연장되는 부분이다.

이때, 제2 밴드부(141b)는 고착 강도 향상 등의 목적으로 필요시 커패시터 바디(110)의 제5 및 제6 면(5, 6)의 일부까지 더 연장될 수 있다.

또한, 제2 밴드부(141b)는 필요시 커패시터 바디(110)의 제2 면(2)의 일부까지 더 연장될 수 있다.

제1 및 제2 소성 전극층(131, 141)은 도전성 물질을 포함하고, 상기 도전성 물질은, 제1 금속으로 이루어지는 복수의 제1 금속부와, 상기 제1 금속 보다 융점이 높은 제2 금속으로 이루어지고 상기 복수의 제1 금속부를 둘러싸고 서로 연결되는 형태로 형성되는 제2 금속부를 포함한다.

또한, 제1 및 제2 소성 전극층(131, 141)은 커패시터 바디(110)의 X방향의 양 단부에 외부전극용 도전성 페이스트를 도포하고 소성하여 형성할 수 있다.

도 4를 참조하면, 상기 외부전극용 도전성 페이스트는 복수의 도전성 입자(10)와 글라스(Glass Frit, 13)를 포함한다.

또한, 도전성 입자(10)는 코어(11)와 코어(11)의 표면을 감싸는 쉘(12)을 포함한다.

이때, 코어(11)는 제1 금속으로 이루어지고, 쉘(12)은 제1 금속 보다 융점이 높은 제2 금속으로 이루어진다.

바람직하게, 제1 금속은 미립의 구리(Cu)일 수 있고, 제2 금속은 니켈(Ni)일 수 있다.

또한, 도전성 입자(10)는 코어(11)의 직경이 쉘(12)의 두께 보다 클 수 있다.

또한, 도전성 입자(10)는, 코어(11)의 직경이 3.5㎛ 이하일 수 있다.

도 5는 소성 후의 외부 전극의 소성 전극층의 구조를 간략하게 도시한 도면이다.

도 5에서와 같이, 소성이 진행되면, 소정 전에 개별적으로 분리되어 있던 도전성 입자(10)는 서로 연결되어 있는 도전성 물질(10')이 될 수 있다.

이것은, 소성 후에 서로 인접한 도전성 입자(10)의 쉘(12)들이 접촉하면서 서로 달라 붙는 네킹(necking)이 발생되어, 복수의 쉘이 서로 연결되는 형태의 제2 금속부(12')를 형성하기 때문이다.

이때, 제2 금속부(12') 안에 복수의 코어(11)가 존재할 수 있고, 인접한 코어(11)들은 서로 일체화되지 않으며 각각 개별적으로 분리되어 있는 형태가 유지될 수 있다.

여기서 복수의 코어(11)가 제1 금속부를 이루게 된다. 이하, 설명에서는 코어와 제1 금속부는 동일한 도면부호를 써서 설명하기로 하다.

이때, 도 5는 설명의 편의를 위해 제1 금속부(11)의 단면이 원형인 것으로 도시하여 설명하고 있지만, 본 발명은 이에 한정되는 것이 아니며, 제1 금속부(11)는 소성 후 수축에 의해 구형의 형상이 타원의 형태로 변하거나 또는 울퉁불퉁한 형태로 변할 수 있다.

이와 같이, 니켈을 포함하는 복수의 쉘(12)이 서로 연결되어 제2 금속부(12')를 형성하고, 제2 금속부(12') 안에 제1 금속부(11)가 존재하는 경우, 소성 전극층이 구리와 니켈 고유의 특성을 동시에 가지게 된다. 따라서, 별도의 니켈 도금층을 형성할 필요가 없다.

이러한 점에서, 일 실시 예의 외부 전극은, 구리로 이루어진 소성 전극층 상에 니켈 도금층을 형성하는 종래 구조와는 명백한 차이가 생긴다.

한편, 소성이 이루어진 후에, 글라스(13)는 용해(melting)되어 도전성 입자(10)들 사이의 빈 공극을 채워주게 되고, 이에 내습성을 향상시키는 역할을 할 수 있다.

이때, 도 5에서와 같이, 글라스(13)는 도전성 입자(10)들 사이의 빈 공극을 모두 채울 수도 있으나, 본 발명은 이에 한정되는 것은 아니며, 경우에 따라 소성 전극층 내부의 공극 중 일부는 글라스(13)에 의해 채워지지 않고 빈 상태로 남아 있을 수 있다.

그리고, 이러한 제1 및 제2 소성 전극층(131, 141)의 표면에는 제1 및 제2 도금층(132, 142)이 형성될 수 있다.

제1 및 제2 도금층(132, 142)은 주석(Sn)을 포함하는 제1 및 제2 주석(Sn) 도금층으로 형성될 수 있다.

또한, 제1 및 제2 주석 도금층(132, 142)은 제1 및 제2 소성 전극층(131, 141) 상에 다이렉트(direct)로 직접 접촉(contact)되게 배치될 수 있다.

종래에는, 소성 전극층이 구리(Cu) 입자로 이루어진 적층형 커패시터를 기판에 납땜으로 실장하기 위해서는, 먼저 구리를 포함하는 소성 전극층 위에 1차로 니켈(Ni)을 도금한 후 2차로 주석(Sn) 도금을 거쳐야만 안정적인 구현이 가능하였다.

이때, 니켈 도금층은 주석 도금층에 가해지는 납땜에 의한 고온의 열이 소성 전극층으로 전달되는 것을 막아주는 역할을 하였다.

만약, 구리를 포함하는 도전성 페이스트로 소성 전극층을 형성하고, 그 위에 니켈 도금을 생략한 채 주석을 도금하게 되면, 적층형 커패시터를 기판에 실장시 납땜에 의해 발생하는 열로 인해 구리를 포함하는 소성 전극층이 데미지(damage)를 입게 되어, 적층형 커패시터의 수명을 단축시킬 수 있다.

그러나, 본 발명의 일 실시 예에 따르면, 소성 전극층 형성시 구리 코어-니켈 쉘 구조의 도전성 입자를 포함하는 도전성 페이스트를 사용함으로써, 소성 전극층을 형성한 후 니켈 도금 공정을 생략하고 주석 도금을 바로 진행할 수 있다.

현재 적용하는 도금 프로세스는 바렐 공정을 통해 양극(Anode)으로부터 공급되는　금속 이온을 음극(Cathode)인 적층형 커패시터의 소성 전극층에　코팅하게 된다.

즉, 일 실시 예의 도금은, 전도성　금속 물질에 금속 이온이 가서 접착하며 도금층이 형성되는 방법이다. 따라서, 일 실시 예에서는, 구리 코어-쉘 구조에서 니켈인 쉘의 두께와 상관없이 주석 도금을 하는데 큰 문제는 발생하지 않게 된다.

이때, 납땜시의 납 내열로부터 소성 전극층에 포함된 도전성 물질의 코어인 제1 금속부를 구성하는 구리 성분을 제2 금속부의 니켈 성분이 보호하게 되므로, 적층형 커패시터의 수명 감소를 최소화할 수 있다.

이렇게 외부 전극 형성시 니켈 도금 공정을 생략하면 공정의 간소화를 통해 제조 시간 및 비용 등을 줄일 수 있다. 또한, 일 실시 예는, 소성 전극층에 포함되는 도전성 물질이 Cu에 Ni를 입히는 구조이므로, Cu의 산화를 방지하는데도 효과적일 수 있다.

일반적으로 외부 전극의 소성 전극층이 구리를 포함하고 내부 전극이 니켈을 포함할 때, 외부 전극의 입자가 내부 전극의 입자 보다 상대적으로 사이즈가 큰 경우, 외부 전극의 전소 온도가 더 높기 때문에, 외부 전극의 구리 성분이 내부 전극으로 더 많이 확산되고, 이 과정에서 크랙 형태의 불량이 발생할 수 있다.

그러나, 본 발명의 일 실시 예에 따르면, 소성 전극층 형성시 구리 코어-니켈 쉘 구조의 도전성 입자를 사용함으로써, 외부 전극의 금속 성분이 내부 전극 쪽으로 확산되는 현상이 발생하지 않도록 하여, 앞서 설명한 크랙 형태의 불량이 발생하는 것을 방지할 수 있다.

그리고, 본 발명의 일 실시 예에 따르면, 외부 전극의 소성 전극층에 포함되는 도전성 물질에서, 제1 금속부(11)의 직경 보다 제2 금속부(12')의 두께가 작을 수 있다.

일 실시 예에 따르면, 제1 금속부(11)의 직경은 3.5㎛ 이하일 수 있다. 여기서, 제1 금속부(11)의 직경은 적층형 커패시터를 Z방향을 따라 등간격으로 4개의 섹션(section)으로 나누고, 각 섹션의 단면을 SEM을 이용하여 가로 30㎛ 세로 30㎛의 범위로 관찰하여 SEM 이미지 상에 보이는 코어들의 사이즈를 측정하여 그 평균 값으로 구할 수 있다.

이때, 제1 금속부(11)는 소성 후 수축에 의해 구형의 형상이 타원의 형태로 변할 수도 있는데, 이 경우 제1 금속부(11)의 직경은 코어에서 가장 길이가 긴 방향의 직경을 기준으로 측정할 수 있다.

제1 금속부(11)의 직경이 3.5㎛를 초과하면 소성 전극층 내에 존재하는 공극이 지나치게 커질 수 있기 때문에, 외부 전극 내의 치밀도가 저하되어 외부 전극의 전기전도도가 저하되는 원인이 될 수 있다.

또한, 이와 같이 외부 전극 내의 치밀도가 저하되면, 도금층을 형성하기 위한 도금 공정 중에 도금액 성분이 커패시터 바디 내로 침투할 가능성이 높아지고, 이에 IR (Internal Resistance) 열화가 발생되어 적층형 커패시터의 고온 신뢰성이 저하되는 문제가 발생할 수 있다.

한편, 도 6을 참조하면, 본 발명의 제1 및 제2 소성 전극층은 제3 금속부(14)를 더 포함할 수 있다.

제3 금속부(14)는 도전성 페이스트에 포함된 도전성 입자의 쉘이 소성 후 서로 네킹하는 과정에서 일부가 떨어져 나와 뭉쳐지는 부분일 수 있다.

이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고, 청구범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이다.

10: 도전성 입자
11: 코어(제1 금속부)
12: 쉘
12': 제2 금속부
13: 글라스
14: 제3 금속부
100: 적층형 커패시터
110: 커패시터 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
130, 140: 제1 및 제2 외부 전극
131, 141: 제1 및 제2 소성 전극층
131a, 141a: 제1 및 제2 접속부
131b, 141b: 제1 및 제2 밴드부
132, 142: 제1 및 제2 도금층

Claims

제1 금속으로 이루어지는 코어; 및
상기 제1 금속 보다 융점이 높은 제2 금속으로 이루어지고, 상기 코어의 표면을 감싸는 쉘; 을 포함하는 복수의 도전성 입자를 포함하는 도전성 페이스트.
제1항에 있어서,
상기 제1 금속이 구리(Cu)이고, 상기 제2 금속이 니켈(Ni)인 도전성 페이스트.
제1항에 있어서,
상기 도전성 입자는 상기 코어의 직경이 상기 쉘의 두께 보다 큰, 도전성 페이스트.
제1항에 있어서,
상기 도전성 입자는, 상기 코어의 평균 직경이 3.5㎛ 이하인, 도전성 페이스트.
커패시터 바디; 및
상기 커패시터 바디 상에 서로 이격되게 배치되는 복수의 소성 전극층을 각각 포함하는 복수의 외부 전극; 을 포함하고,
상기 소성 전극층은 도전성 물질을 포함하고,
상기 도전성 물질은, 제1 금속으로 이루어지는 복수의 제1 금속부와, 상기 제1 금속 보다 융점이 높은 제2 금속으로 이루어지고 상기 복수의 제1 금속부를 둘러싸고 서로 연결되는 형태로 형성되는 제2 금속부를 포함하는, 적층형 세라믹 부품.
제5항에 있어서,
상기 제1 금속이 구리(Cu)이고, 상기 제2 금속이 니켈(Ni)인, 적층형 세라믹 부품.
제5항에 있어서,
상기 도전성 물질은, 상기 제1 금속부의 직경이 상기 제2 금속부의 두께 보다 큰, 적층형 세라믹 부품.
제5항에 있어서,
상기 도전성 물질은, 상기 제1 금속부의 직경이 3.5㎛ 이하인, 적층형 세라믹 부품.
제5항에 있어서,
상기 외부 전극은 상기 소성 전극층 상에 형성되는 도금층을 포함하고, 상기 도금층이 주석(Sn)을 포함하는, 적층형 세라믹 부품.
제9항에 있어서,
상기 도금층이 상기 소성 전극층 상에 직접 접촉(contact)되게 배치되는, 적층형 세라믹 부품.
제5항에 있어서,
상기 커패시터 바디는, 복수의 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하는, 적층형 세라믹 부품.
제11항에 있어서,
상기 커패시터 바디는, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면을 포함하고,
상기 소성 전극층은, 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 소성 전극층을 포함하고,
상기 제1 및 제2 소성 전극층은,
상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 접속부; 및
상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1 면의 일부까지 연장되는 제1 및 제2 밴드부; 를 각각 포함하는 적층형 세라믹 부품.