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KR20230002068A - 반도체 패키지용 헤더, 및 반도체 패키지 - Google Patents

반도체 패키지용 헤더, 및 반도체 패키지 Download PDF

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KR20230002068A
KR20230002068A KR1020220076125A KR20220076125A KR20230002068A KR 20230002068 A KR20230002068 A KR 20230002068A KR 1020220076125 A KR1020220076125 A KR 1020220076125A KR 20220076125 A KR20220076125 A KR 20220076125A KR 20230002068 A KR20230002068 A KR 20230002068A
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KR
South Korea
Prior art keywords
lead
semiconductor package
hole
conductive layer
insulating substrate
Prior art date
Application number
KR1020220076125A
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English (en)
Inventor
마사오 가이누마
Original Assignee
신꼬오덴기 고교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 신꼬오덴기 고교 가부시키가이샤 filed Critical 신꼬오덴기 고교 가부시키가이샤
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Abstract

본 반도체 패키지용 헤더는, 아일릿의 상면으로부터 하면으로 상기 아일릿을 관통하는 관통 구멍을 갖는 상기 아일릿과, 상기 관통 구멍 내에 삽입된 제1 리드와, 상기 아일릿의 상면에 배치되고, 평면에서 볼 때 상기 제1 리드의 일단(一端)과 겹치는 위치에 제1 스루홀이 마련된 절연 기판을 갖는다. 상기 절연 기판의 열전도율은, 상기 제1 리드의 열전도율보다 낮다. 상기 제1 스루홀을 정의하는 내벽면에는 제1 도전층이 형성되고, 상기 제1 도전층은 상기 절연 기판의 상면으로 연장된다. 상기 제1 리드의 일단은 상기 제1 도전층과 전기적으로 접속되고, 상기 제1 스루홀 내의 상기 제1 리드의 일단보다 상측에 공간이 마련되어 있다.

Description

반도체 패키지용 헤더, 및 반도체 패키지{HEADER FOR SEMICONDUCTOR PACKAGE, AND SEMICONDUCTOR PACKAGE}
본 발명은, 반도체 패키지용 헤더, 및 반도체 패키지에 관한 것이다. 헤더는 종종 스템이라고도 한다.
발광 소자를 탑재한 반도체 패키지에 있어서, 발광 소자의 발열량이 큰 경우에는, 온도 조절용의 냉각 소자가 탑재된다. 이 경우에, 냉각 소자 상에 배치된 소자 탑재용 절연 기판에 발광 소자를 탑재할 수 있다.
이러한 구조를 갖는 반도체 패키지에서는, 냉각 소자가 비교적 두껍기 때문에, 신호용의 리드로부터 발광 소자까지의 전송 선로 길이가 길어져, 소정의 특성 임피던스가 얻어지지 않는 경우가 있을 수 있다. 또한, 냉각 효율의 저하를 억제하기 위해서는, 냉각 소자의 탑재에 의해 이동된 발광 소자의 열이 다시 발광 소자로 귀환되지 않도록 하는 고려가 필요하다.
따라서, 발광 소자 및 냉각 소자를 탑재 가능한 반도체 패키지용 헤더에 있어서도, 반도체 패키지로서 사용될 경우의 특성 임피던스나 냉각 성능을 얻는 것을 고려한 헤더의 구조가 요구되고 있다.
관련 기술의 예로서, 일본국 특허공개공보 제2017-212252(현재는, 일본국 특허 제6794140호)에 제안되어 있다.
따라서, 본 발명은, 실시형태의 일 양태에서, 반도체 패키지의 특성 임피던스나 냉각 성능을 고려한 구조의 반도체 패키지용 헤더의 제공을 과제로 한다.
실시형태의 일 양태에 따르면, 반도체 패키지용 헤더는, 아일릿(eyelet)의 상면으로부터 하면으로 상기 아일릿을 관통하는 관통 구멍을 갖는 상기 아일릿과, 상기 관통 구멍 내에 삽입된 제1 리드와, 상기 아일릿의 상면에 배치되고, 평면에서 볼 때 상기 제1 리드의 일단(一端)과 겹치는 위치에 제1 스루홀이 마련된 절연 기판을 갖고, 상기 절연 기판의 열전도율은, 상기 제1 리드의 열전도율보다 낮고, 상기 제1 스루홀을 정의하는 내벽면에는 제1 도전층이 형성되고, 상기 제1 도전층은 상기 절연 기판의 상면으로 연장되고, 상기 제1 리드의 일단은 상기 제1 도전층과 전기적으로 접속되고, 상기 제1 스루홀 내의 상기 제1 리드의 일단보다 상측에 공간이 마련되어 있다.
도 1a 및 도 1b는 제1 실시형태에 따른 반도체 패키지용 헤더를 예시하는 도면.
도 2a 및 도 2b는 제1 실시형태에 따른 반도체 패키지를 예시하는 도면.
도 3a 및 도 3b는 비교예에 따른 반도체 패키지를 예시하는 도면.
도 4는 제1 도전층 및 제2 도전층의 라우팅의 변형예에 대해 설명하는 도면.
도 5는 시뮬레이션의 결과에 대해 설명하는 도면(그 1).
도 6은 시뮬레이션의 결과에 대해 설명하는 도면(그 2).
도 7은 시뮬레이션의 결과에 대해 설명하는 도면(그 3).
도 8은 제1 실시형태의 변형예 1에 따른 반도체 패키지용 헤더를 예시하는 도면.
도 9는 제1 실시형태의 변형예 2에 따른 반도체 패키지용 헤더를 예시하는 도면(그 1).
도 10a 및 도 10b는 제1 실시형태의 변형예 2에 따른 반도체 패키지용 헤더를 예시하는 도면(그 2).
도 11a 및 도 11b는 제1 실시형태의 변형예 3에 따른 반도체 패키지용 헤더를 예시하는 도면(그 1).
도 12a 및 도 12b는 제1 실시형태의 변형예 3에 따른 반도체 패키지용 헤더를 예시하는 도면(그 2).
실시형태의 목적 및 이점은 특히 특허청구범위에서 지시된 요소 및 조합에 의해 실현되고 달성될 것이다.
전술한 일반적인 설명과 다음의 상세한 설명은 모두 예시적이고 설명적이며 청구된 바와 같이 본 발명을 제한하지 않음을 이해해야 한다.
이하, 도면을 참조해서 본 발명의 바람직한 실시형태에 대해 설명한다. 또한, 각 도면에 있어서, 동일 구성 부분에는 동일 부호를 부여하고, 동일 구성 부분의 중복된 설명을 생략할 경우가 있다.
이하, 본 발명의 각 실시형태에 따른 반도체 패키지용 헤더 및 반도체 패키지에 대해 설명한다.
〈제1 실시형태〉
도 1a 및 도 1b는, 제1 실시형태에 따른 반도체 패키지용 헤더를 예시하는 도면이다. 도 1a는 헤더의 평면도이고, 도 1b는 도 1a의 A-A선을 따르는 헤더의 부분 단면도이다.
도 1a 및 도 1b를 참조하면, 제1 실시형태에 따른 반도체 패키지용 헤더(1)(이하, 반도체 패키지 헤더(1)라고도 함)는, 아일릿(10)과, 제1 리드(21)와, 제2 리드(22)와, 제3 리드(23)와, 제4 리드(24)와, 제5 리드(25)와, 제6 리드(26)와, 제7 리드(27)와, 제8 리드(28)와, 시일(30)과, 절연 기판(40)을 갖는다. 반도체 패키지용 헤더(1)는, 예를 들면, 광 통신용의 헤더로서 사용할 수 있다.
또한, 제1 리드(21)와, 제2 리드(22)와, 제3 리드(23)와, 제4 리드(24)와, 제5 리드(25)와, 제6 리드(26)와, 제7 리드(27)와, 제8 리드(28)를 특별히 서로 구별할 필요가 없을 경우에는, 제1 리드 내지 제8 리드 각각을 단순히 리드라고 할 수 있다.
아일릿(10)은, 디스크 형상의 부재이다. 아일릿(10)의 직경은, 특별히 제한이 없고, 목적에 따라 적절히 결정할 수 있고, 예를 들면, 3.8mm, 5.6mm 등일 수 있다. 아일릿(10)의 두께는, 특별히 제한이 없고, 목적에 따라 적절히 결정할 수 있고, 예를 들면, 약 1.0mm 내지 1.5mm의 범위일 수 있다. 아일릿(10)은, 예를 들면, 철 등의 금속 재료로 형성할 수 있다. 아일릿(10)을, 복수의 금속층(예를 들면, 구리층이나 철층 등)이 적층된 금속 재료(예를 들면, 소위 클래드재)로 형성해도 된다. 아일릿(10)의 표면에 금 도금 등을 실시해도 된다.
또한, 본원에 있어서, "디스크 형상 부재"란, 평면 형상이 대략 원형이며 소정의 두께를 갖는 부재를 가리킨다. 디스크 형상 부재의 직경에 대한 두께는 특별히 제한되지 않고 대소(大小)가 상관없다. 또한, 디스크 형상 부재는, 부분적으로 오목부나 볼록부, 관통 구멍 등이 형성되어 있는 것도 포함하는 것으로 한다. 또한, 본원에 있어서, 대상물의 평면시란, 대상물을 아일릿(10)의 상면(10a)의 법선 방향으로부터 보는 것을 가리키고, 대상물의 평면 형상이란 대상물을 아일릿(10)의 상면(10a)의 법선 방향으로부터 본 형상을 가리키는 것으로 한다.
아일릿(10)의 외연부(外緣部)에, 평면시에 있어서, 아일릿(10)의 외주 측으로부터 중심측으로 오목한 형상의 하나 이상의 컷아웃부가 형성되어도 된다. 컷아웃부는, 예를 들면, 평면 형상이 대략 삼각 형상이나 대략 사각 형상의 오목부일 수 있다. 컷아웃부는, 예를 들면, 반도체 패키지용 헤더(1)에 반도체 소자를 탑재할 때의 소자 탑재면의 위치 결정 등에 사용할 수 있다. 또한, 컷아웃부는, 예를 들면, 반도체 패키지용 헤더(1)의 회전 방향의 위치 결정 등에 사용할 수 있다.
각 리드는, 아일릿(10)을 상면(10a)으로부터 하면(10b)으로 관통하는 관통 구멍(10x) 내에, 각 리드의 장변 방향이 아일릿(10)의 두께 방향을 관통한 상태에서 삽입되고, 각 리드의 주위가 시일(30)로 봉지되어 있다. 시일(30)은, 예를 들면, 글래스 등의 절연 재료로 구성되어 있다. 글래스로서는, 예를 들면, 비유전율이 약 6.7로 대표되는 연질 글래스를 사용할 수 있다. 또한, 1개의 리드를 하나의 관통 구멍(10x) 내에 배치해도 되고, 복수 개의 리드를 하나의 관통 구멍(10x) 내에 배치해도 된다. 도 1a 및 도 1b의 예에서는, 2개의 리드를 하나의 관통 구멍(10x) 내에 배치하고 있다.
제1 리드(21) 및 제2 리드(22) 각각의 일부는, 아일릿(10)의 상면(10a)으로부터 상측으로 돌출되어 있다. 제1 리드(21) 및 제2 리드(22) 각각의 돌출량은, 예를 들면, 약 0.1mm 내지 0.3mm의 범위일 수 있다. 제1 리드(21) 및 제2 리드(22) 이외의 리드도, 필요에 따라, 아일릿(10)의 상면(10a)으로부터 상측으로 돌출해도 된다. 각 리드는, 아일릿(10)의 하면(10b)으로부터 하측으로 돌출되어 있다. 각 리드의 아일릿(10)의 하면(10b)으로부터의 돌출량은, 예를 들면, 약 6mm 내지 10mm의 범위일 수 있다. 각 리드는, 예를 들면, 철니켈 합금이나 코바르 등의 금속으로 구성되어도 되고, 각 리드의 표면에, 금 도금 등이 형성되어도 된다.
제1 리드(21) 및 제2 리드(22)는 서로 인접해서 배치되고, 반도체 패키지 헤더(1)에 발광 소자가 탑재되어 반도체 패키지로서 사용될 때, 발광 소자와 전기적으로 접속되는 차동 신호가 지나는 경로로 된다. 제1 리드(21) 및 제2 리드(22) 이외의 리드는, 예를 들면, GND나, 반도체 패키지 헤더(1)에 탑재되는 냉각 소자와 전기적으로 접속되는 신호 경로나, 반도체 패키지용 헤더(1)에 탑재되는 온도 센서와 전기적으로 접속되는 신호 경로로 된다. 또한, 리드의 개수는 특별히 제한되지 않고, 필요에 따라 증감해도 된다.
절연 기판(40)은, 아일릿(10)의 상면(10a)에 배치되어 있다. 절연 기판(40)은, 예를 들면, 금-주석(AnSn) 땜납이나 은 페이스트 등을 사용해서 아일릿(10)의 상면(10a)과 접합되어 있다. 절연 기판(40)의 재료로서는, 각 리드를 형성하는 재료의 열전도율보다 낮은 재료로 형성된다. 구체적으로는, 절연 기판(40)의 재료로서는, 글래스 기판이 호적하게 사용된다. 글래스 기판을 형성하는 글래스의 예로서는, 무알칼리 글래스, 석영 글래스, 소다라임 글래스, 붕규산 글래스 등을 들 수 있다.
절연 기판(40)은, 예를 들면, 직방체 형상일 수 있다. 아일릿(10)의 상면(10a)을 기준으로 하는 절연 기판(40)의 높이는, 예를 들면, 약 1mm 내지 2mm의 범위일 수 있다. 절연 기판(40)은, 평면에서 볼 때 제1 리드(21)의 일단과 겹치는 위치에 제1 스루홀(40x)을 갖는다. 또한, 절연 기판(40)은, 평면에서 볼 때 제2 리드(22)의 일단과 겹치는 위치에 제2 스루홀(40y)을 갖는다. 제1 스루홀(40x) 및 제2 스루홀(40y)은, 제1 리드(21) 및 제2 리드(22)의 장변 방향에 평행한 방향으로 마련되어 있다.
제1 스루홀(40x)을 정의하는 내벽면에는 제1 도전층(41)이 형성되어 있고, 제1 도전층(41)은 절연 기판(40)의 상면으로 연장되어 있다. 또한, 제2 스루홀(40y)을 정의하는 내벽면에는 제2 도전층(42)이 형성되어 있고, 제2 도전층(42)은 절연 기판(40)의 상면으로 연장되어 있다. 제1 도전층(41) 및 제2 도전층(42)은, 예를 들면, 티타늄, 구리, 니켈, 금 등으로 형성할 수 있다.
제1 스루홀(40x) 및 제2 스루홀(40y)의 평면 형상은, 예를 들면, 원형이다. 제1 스루홀(40x)의 내경은 제1 스루홀(40x)에 제1 리드(21)를 삽입 가능한 값으로 결정되어 있다. 또한, 제2 스루홀(40y)의 내경은 제2 스루홀(40y)에 제2 리드(22)를 삽입 가능한 값으로 결정되어 있다. 예를 들면, 제1 리드(21) 및 제2 리드(22)의 직경이 0.3mm이면, 제1 스루홀(40x) 및 제2 스루홀(40y)의 내경은 0.45mm로 할 수 있다.
제1 리드(21)의 일단은 아일릿(10)의 상면(10a)으로부터 돌출되고, 제1 스루홀(40x) 내에 삽입되어 있다. 제1 리드(21)의 일단은, 도전성 접합재(50)를 통해, 제1 도전층(41)과 전기적으로 접속되어 있다. 또한, 제2 리드(22)의 일단은 아일릿(10)의 상면(10a)으로부터 돌출되고, 제2 스루홀(40y) 내에 삽입되어 있다. 제2 리드(22)의 일단은, 도전성 접합재(50)를 통해, 제2 도전층(42)과 전기적으로 접속되어 있다. 도전성 접합재(50)로서는, 예를 들면, 땜납(예를 들면, 금-주석 합금), 도전성 페이스트(예를 들면, 은 페이스트) 등을 들 수 있다. 제1 스루홀(40x) 내의 제1 리드(21)의 일단보다 상측에는, 공간이 마련되어 있다. 또한, 제2 스루홀(40y) 내의 제2 리드(22)의 일단보다 상측에는, 공간이 마련되어 있다.
도 2a 및 도 2b는, 제1 실시형태에 따른 반도체 패키지를 예시하는 도면이다. 도 2a는 반도체 패키지의 평면도이고, 도 2b는 도 2a의 B-B선을 따르는 반도체 패키지의 부분 단면도이다.
도 2a 및 도 2b를 참조하면, 제1 실시형태에 따른 반도체 패키지(2)는, 반도체 패키지 헤더(1)(도 1a 및 도 1b 참조)와, 냉각 소자(100)와, 소자 탑재용 기판(110)과, 발광 소자(120)를 갖고 있다. 또한, 반도체 패키지(2)에 있어서, 반도체 패키지 헤더(1)에는, 발광 소자(120)로부터의 출사광을 취출하기 위한 렌즈나 창 등과 일체로 된 캡이 저항 용접 등에 의해 고정된다. 단, 이러한 캡의 구조는 주지의 구조이기 때문에, 여기에서는 도시를 생략하고 있다. 캡은, 예를 들면, 스테인리스강 등의 금속으로 형성되고, 캡은 내측에 반도체 패키지 헤더(1)의 발광 소자(120) 등의 주요 부품을 기밀 봉지한다.
냉각 소자(100)는, 아일릿(10)의 상면(10a)에 배치되어 있다. 냉각 소자(100)는, 예를 들면, 열전도성이 높은 접착제 등에 의해, 아일릿(10)의 상면(10a)의 중앙부 근방에 고정되어 있다. 냉각 소자(100)는, 발광 시 발열한 발광 소자(120)를 냉각하고, 예를 들면, 펠티에 소자일 수 있다. 냉각 소자(100)는, 외부로부터 냉각 소자(100)에 인가하는 전압을 바꿈에 의해 냉각 능력이 조정된다.
소자 탑재용 기판(110)은, 냉각 소자(100) 상에 배치되어 있다. 소자 탑재용 기판(110)은, 예를 들면, 열전도성이 높은 접착제 등에 의해, 냉각 소자(100) 상에 고정되어 있다. 소자 탑재용 기판(110) 상에는, 발광 소자(120)가 실장되어 있다. 발광 소자(120)는, 예를 들면, 파장이 1310㎚ 등인 광을 사출하는 반도체 레이저 칩일 수 있다.
소자 탑재용 기판(110) 상에, 발광 소자(120)의 단자와 전기적으로 접속된 배선(111 및 112)이 형성되어 있다. 또한, 도 2a 및 도 2b에서는, 배선(111 및 112)의 도시를 일부 생략하고 있다. 배선(111 및 112)은, 소자 탑재용 기판(110) 상의 절연 기판(40)에 가까운 측까지 연장되어 있다. 배선(111)은, 와이어 부재(130)를 통해, 제1 도전층(41)의 절연 기판(40)의 상면으로 연장되는 부분과 전기적으로 접속되어 있다. 또한, 배선(112)은, 와이어 부재(130)를 통해, 제2 도전층(42)의 절연 기판(40)의 상면으로 연장되는 부분과 전기적으로 접속되어 있다. 와이어 부재(130)로서는, 예를 들면 본딩 와이어 등을 포함할 수 있다. 단, 와이어 부재(130)로서는, 와이어 부재(130)가 와이어(또는 라인) 형상 부재이면 특별히 제한되지 않는다.
배선(111 및 112)은, 차동 신호 배선이다. 예를 들면, 배선(111)에는, 제1 리드(21), 도전성 접합재(50), 제1 도전층(41), 및 와이어 부재(130)를 통해 정상 신호가 입력된다. 또한, 배선(112)에는, 제2 리드(22), 도전성 접합재(50), 제2 도전층(42), 및 와이어 부재(130)를 통해 정상 신호를 반전하여 얻어진 역상 신호가 입력된다.
반도체 패키지 헤더(1)는, 반도체 패키지 헤더(1)를 이용하여 형성되는 반도체 패키지의 특성 임피던스나 냉각 성능을 고려한 구조로 되어 있다. 이 구성은, 도 3a 내지 도 7 등을 참조하면서, 이하에 설명한다.
도 3a 및 도 3b는, 비교예에 따른 반도체 패키지를 예시하는 도면이다. 도 3a는 반도체 패키지의 평면도이고, 도 3b는 도 3a의 반도체 패키지의 C-C선을 따르는 부분 단면도이다.
도 3a 및 도 3b를 참조하면, 비교예에 따른 반도체 패키지(2X)는, 절연 기판(40)을 갖고 있지 않은 점과, 제1 리드(21) 및 제2 리드(22)의 일단이 소자 탑재용 기판(110)의 상면 부근에 위치하고 있는 점이, 반도체 패키지(2)(도 2a 및 도 2b 참조)와 상위하다.
반도체 패키지(2X)에서는, 아일릿(10)의 상면(10a)으로부터의 제1 리드(21) 및 제2 리드(22)의 돌출량이 크다. 그 때문에, 냉각 소자(100)에 의해 아일릿(10) 측으로 이동된 발광 소자(120)의 동작에 기인하는 열이, 열전도율이 비교적 높아지고 체적도 비교적 큰 제1 리드(21) 및 제2 리드(22)를 경유하여 발광 소자(120)에 귀환한다. 그 결과, 냉각 소자(100)에 의한 냉각 효율이 저하하여, 발광 소자(120)의 특성을 손상시키는 경우가 일부 있었다.
한편, 반도체 패키지(2)에서는, 아일릿(10)의 상면(10a)으로부터의 제1 리드(21) 및 제2 리드(22)의 돌출량이 억제되어 있다. 또한, 리드를 대신해서, 절연 기판(40)의 제1 스루홀(40x) 내에 마련된 제1 도전층(41) 및 절연 기판(40)의 제2 스루홀(40y) 내에 마련된 제2 도전층(42)이 절연 기판(40)의 상면으로 연장해서 와이어 부재(130)와 접속된다.
절연 기판(40)은, 제1 리드(21) 및 제2 리드(22)보다 열전도율이 낮기 때문에, 냉각 소자(100)에 의해 아일릿(10) 측으로 이동된 발광 소자(120)의 동작에 기인하는 열의 발광 소자(120)에의 귀환이 억제된다. 또한, 제1 도전층(41) 및 제2 도전층(42)은 수㎛ 정도로 얇기 때문에, 제1 도전층(41) 및 제2 도전층(42)은 발광 소자(120)에의 열의 귀환에는 거의 기여하지 않는다. 그 결과, 냉각 소자(100)에 의한 냉각 효율이 저하하지 않고, 이에 따라 발광 소자(120)는 소정의 특성을 발휘할 수 있다.
제1 리드(21) 및 제2 리드(22)가 예를 들면 코바르로 형성되어 있을 경우, 열전도율은, 약 16.7Ｗ/m·K이다. 한편, 절연 기판(40)이 글래스로 형성되어 있을 경우, 열전도율은, 약 1.1Ｗ/m·K이고, 코바르의 1/10 이하이다. 그 때문에, 반도체 패키지(2)에서는, 아일릿(10) 측으로부터 발광 소자(120) 측에의 열의 귀환을 대폭 억제할 수 있다.
또한, 제1 스루홀(40x) 내에 있어서의 제1 리드(21) 및 제2 스루홀(40y) 내에 있어서의 제2 리드(22)의 돌출량을 크게 하면, 열의 귀환을 억제하는 효과가 저하한다. 그 때문에, 제1 스루홀(40x) 내에 있어서의 제1 리드(21) 및 제2 스루홀(40y) 내에 있어서의 제2 리드(22)의 돌출량은, 제1 리드(21)와 제1 도전층(41) 사이 및 제2 리드(22)와 제2 도전층(42) 사이를 신뢰성 좋게 접합할 수 있는 범위 내에서 적은 것이 바람직하다.
또한, 아일릿(10)의 상면(10a)에 절연 기판(40)을 배치하고, 절연 기판(40)에 마련된 제1 스루홀(40x) 및 제2 스루홀(40y)의 스루홀 직경과 스루홀 피치(또는 인터벌)와 절연 기판(40)의 유전율을 조정 선택함에 의해, 특성 임피던스를 정합시켜서, 반사 손실을 저감할 수 있다. 그 결과, 반도체 패키지(2)에서는, 발광 소자(120)에 고주파 신호를 양호하게 전송할 수 있다.
비교예에 따른 반도체 패키지(2X)에서는, 예를 들면, 제1 리드(21) 및 제2 리드(22)의 직경이 0.3mm, 제1 리드(21) 및 제2 리드(22)의 피치가 0.7mm인 경우, 제1 리드(21) 및 제2 리드(22)의 차동 임피던스는 약 170Ω정도로 된다.
한편, 반도체 패키지(2)는, 제1 스루홀(40x) 및 제2 스루홀(40y)의 내경이 0.45mm, 제1 스루홀(40x) 및 제2 스루홀(40y)의 피치가 0.7mm인 경우, 제1 리드(21) 및 제2 리드(22)의 차동 임피던스를 약 50Ω 부근으로 할 수 있다. 또한, 특성 임피던스는, 절연 기판(40)의 재료, 제1 스루홀(40x)과 제2 스루홀(40y)의 내경과 피치를 바꿈으로써 조정 가능하다.
또한, 도 2a 및 도 2b에 나타난 반도체 패키지(2)와 도 3a 및 도 3b에 나타난 반도체 패키지(2X)를 비교하면 알 수 있는 바와 같이, 반도체 패키지(2)에서는, 반도체 패키지(2X)와 비교해서, 와이어 부재(130)를 짧게 할 수 있기 때문에, 기생 인덕턴스를 저감할 수 있고, 이 점에서도, 고주파 신호의 전송에 유리하게 된다. 반도체 패키지(2X)에서는, 와이어 부재(130)의 길이는 예를 들면 약 0.65mm이다. 이에 반해, 반도체 패키지(2)에서는, 와이어 부재(130)의 길이는 예를 들면 약 0.31mm이고, 반도체 패키지(2X)에서의 와이어 부재(130)의 길이의 절반 이하로 할 수 있다.
또한, 도 4에 나타내는 반도체 패키지(2A)와 같이, 절연 기판(40)의 상면으로 연장되는 제1 도전층(41) 및 제2 도전층(42)을 배선(111 및 112)과 대향하는 부분을 갖도록 라우팅함으로써, 와이어 부재(130)를 더 짧게 할 수 있다. 그 결과, 기생 인덕턴스를 가일층 저감할 수 있고, 이 점에서 고주파 신호의 전송에 가일층 유리하게 된다.
〈시뮬레이션〉
다음으로, 반도체 패키지(2, 2A, 및 2X)에 대해, 시뮬레이션을 행한 결과에 대해, 상세하게 설명한다. 시뮬레이션에는, 해석 소프트웨어：ANSYS Electromagnetics Suite 2019 R3을 사용했다. 제1 리드(21) 및 제2 리드(22)는, 직경 0.3mm의 코바르로 하고, 피치는 0.7mm로 했다. 절연 기판(40)은, 비유전율 5.5의 글래스 기판으로 하고, 제1 스루홀(40x) 및 제2 스루홀(40y)의 내경을 0.45mm, 제1 스루홀(40x) 및 제2 스루홀(40y)의 피치를 0.7mm로 했다.
반도체 패키지(2, 2A, 및 2X)에 대해, 특성 임피던스(Ω)를 구한 바, 도 5에 나타내는 결과가 얻어졌다. 도 5에서, 세로축은 특성 임피던스 Zdiff(ohm:Ω)를 나타내고, 가로축은 시간(ps)을 나타낸다. 도 5로부터, 절연 기판(40)을 갖고 있지 않은 반도체 패키지(2X)에서는, 40ps의 특성 임피던스가 약 120Ω 정도이다. 이에 대해, 절연 기판(40)을 갖고 있는 반도체 패키지(2 및 2A)에서는, 전체를 통해서 특성 임피던스가 약 50Ω 부근이고, 이상적 특성 임피던스에 가까운 특성 임피던스가 얻어지는 것을 확인할 수 있었다.
또한, 반도체 패키지(2, 2A, 및 2X)에 대해, 삽입 손실(dB) 및 반사 손실(dB)을 구한 바, 도 6 및 도 7에 나타내는 결과가 얻어졌다. 도 6에서, 세로축은 삽입 손실(dB)을, 가로축은 주파수(GHz)를 나타낸다. 도 7에서, 세로축은 반사 손실(dB)을, 가로축은 주파수(GHz)를 나타낸다. 도 6 및 도 7로부터, 절연 기판(40)을 갖고 있지 않은 반도체 패키지(2X)에 비해, 절연 기판(40)을 갖고 있는 반도체 패키지(2 및 2A)에서는, 약 15G㎐ 정도까지의 삽입 손실(dB) 및 반사 손실(dB)이 크게 개선되어 있음을 알 수 있었다. 특히, 와이어 부재(130)를 짧게 한 반도체 패키지(2A)에서는, 10G㎐ 부근의 반사 손실(dB)이 현저히 개선되어 있다.
〈제1 실시형태의 변형예 1〉
제1 실시형태의 변형예 1에서는, 차동 배선의 쉴드성(쉴드 특성)을 강화하는 예를 나타낸다. 또한, 제1 실시형태의 변형예 1에 있어서, 실시형태 1에서와 동일 구성부에 대해서는 동일한 부호를 부여하고, 설명은 생략할 경우가 있다.
도 8은, 제1 실시형태의 변형예 1에 따른 반도체 패키지용 헤더를 예시하는 도면이고, 도 1a에 대응하는 부분 단면도이다.
도 8에 나타내는 바와 같이, 절연 기판(40)의 측면에 제3 도전층(43)을 형성해도 된다. 제3 도전층(43)은, 예를 들면, 티타늄, 구리, 니켈, 금 등으로 형성할 수 있다. 절연 기판(40)의 측면에 제3 도전층(43)을 마련함에 의해, 제1 스루홀(40x) 및 제2 스루홀(40y) 내를 지나는 차동 배선의 쉴드성을 강화할 수 있다. 제3 도전층(43)은, 도전성 접합재(50)(땜납 등)에 의해 GND 전위로 되는 아일릿(10)과 전기적으로 접속되는 것이 바람직하다. GND 전위로 되는 제3 도전층(43)을 마련함에 의해 특성 임피던스가 저하될 경우에는, 절연 기판(40)에 사용되는 재료나 제1 스루홀(40x) 및 제2 스루홀(40y)의 내경과 피치에 의해 특성 임피던스를 조정하면 된다.
〈제1 실시형태의 변형예 2〉
제1 실시형태의 변형예 2에서는, 싱글 엔드 배선을 사용하는 예를 나타낸다. 또한, 제1 실시형태의 변형예 2에 있어서, 실시형태 1 및 변형예 1에서와 동일 구성부에 대해서는 동일한 부호를 부여하고, 설명은 생략할 경우가 있다.
도 9는, 제1 실시형태의 변형예 2에 따른 반도체 패키지용 헤더를 예시하는 도면(그 1)이고, 도 1a에 대응하는 부분 단면도이다. 도 9의 예에서는, 절연 기판(40)에는, 하나의 제1 스루홀(40x)만이 마련되어 있고, 신호가 지나는 리드는 제1 리드(21)만이다. 제1 리드(21)와 제1 도전층(41) 사이의 접속에 대해서는, 차동 배선의 경우와 마찬가지이다. 절연 기판(40)의 측면에는 제3 도전층(43)이 마련되어 있고, 제3 도전층(43)은, 도전성 접합재(50)(땜납 등)에 의해 GND 전위로 되는 아일릿(10)과 전기적으로 접속되어 있다.
이러한 구조에 의해, 싱글 엔드 배선의 경우도, 소정의 특성 임피던스를 확보할 수 있음과 함께, 아일릿(10) 측으로부터 발광 소자(120) 측에의 열의 귀환을 억제할 수 있다.
도 10a 및 도 10b는 제1 실시형태의 변형예 2에 따른 반도체 패키지용 헤더를 예시하는 도면(그 2)이다. 또한, 도 10a에 나타내는 바와 같이, 절연 기판(40)에, 신호용의 제1 스루홀(40x)에 더하여, 하나 이상의 GND용의 제3 스루홀(40z)을 마련할 수 있다. 제3 스루홀(40z)의 내벽면에는 제4 도전층(44)이 형성되어 있고, 제4 도전층(44)은 절연 기판(40)의 상면으로 연장되어 있다. 제4 도전층(44)은, 예를 들면, 티타늄, 구리, 니켈, 금 등으로 형성할 수 있다. 제4 도전층(44)은, 도전성 접합재(50)(땜납 등)에 의해 GND 전위로 되는 아일릿(10)과 전기적으로 접속되어 있다. 도 10a의 예에서는, 제3 스루홀(40z)을 2개 마련하고 있지만, 제3 스루홀(40z)은 하나여도 되고, 3개 이상이여도 된다.
또한, 도 10b에 나타내는 바와 같이, 절연 기판(40)에 마련하는 제3 스루홀(40z)은, 절연 기판(40)의 측면에 면한 평면에서 볼 때 반원 형상 등의 형상이어도 된다. 도 10b에 나타내는 제3 스루홀(40z)은, 도 10a에 나타내는 제3 스루홀(40z)을, 중심을 지나도록 종 방향으로 절단한 형상이고, 제3 스루홀(40z)을 정의하는 내벽면에 형성된 제4 도전층(44)은 절연 기판(40)의 측면에 노출되어 있다. 이 구조에서는, 제3 스루홀(40z)을 정의하는 내벽면에 형성된 제4 도전층(44)을 도전성 접합재(50)(땜납 등)에 의해 용이하게 GND 전위로 되는 아일릿(10)과 전기적으로 접속할 수 있다. 도 10b의 예에서는, 제3 스루홀(40z)을 2개 마련하고 있지만, 제3 스루홀(40z)은 하나여도 된다.
〈제1 실시형태의 변형예 3〉
제1 실시형태의 변형예 3에서는, 리드의 배리에이션을 나타낸다. 또한, 제1 실시형태의 변형예 3에 있어서, 실시형태 1, 변형예 1, 및 변형예 2에서와 동일 구성부에 대해서는 동일한 부호를 부여하고, 설명은 생략할 경우가 있다.
도 11a 및 도 11b는, 제1 실시형태의 변형예 3에 따른 반도체 패키지용 헤더를 예시하는 도면(그 1)이다. 도 11a에 나타내는 제1 리드(21A) 및 제2 리드(22A)와 같이, 리드는, 절연 기판(40) 측에 가까운 일단이 폭이 확대된 못(nail) 형상을 가질 수 있다. 제1 리드(21A) 및 제2 리드(22A)에 있어서, 예를 들면, 폭이 확대된 부분의 직경은, 제1 스루홀(40x) 및 제2 스루홀(40y)의 직경보다 크다. 이 경우, 제1 리드(21A) 및 제2 리드(22A)는 각각 제1 스루홀(40x) 및 제2 스루홀(40y)에는 삽입되지 않고, 대신 제1 리드(21A) 및 제2 리드(22A)의 상면과 제1 도전층(41)이 도전성 접합재(50)(땜납 등)에 의해 접속된다.
도 11b에 나타내는 제1 리드(21B) 및 제2 리드(22B)와 같이, 폭이 확대된 일단은, 절연 기판(40) 측으로 볼록으로 되도록 만곡해 있어도 된다. 제1 리드(21B) 및 제2 리드(22B)의 폭이 확대된 일단은, 예를 들면, 반구(半球) 형상일 수 있다. 제1 리드(21B) 및 제2 리드(22B)의 폭이 확대된 일단은, 각각 제1 스루홀(40x) 및 제2 스루홀(40y) 내에 들어가 있다. 이러한 구조에 의해, 제1 스루홀(40x) 및 제2 스루홀(40y)에 대한 제1 리드(21B) 및 제2 리드(22B)의 위치 결정이 용이해진다.
도 12a 및 도 12b는, 제1 실시형태의 변형예 3에 따른 반도체 패키지용 헤더를 예시하는 도면(그 2)이다. 도 12a 및 도 12b에 나타내는 바와 같이, 아일릿(10)의 상면(10a)과 절연 기판(40)의 하면 사이에 극간을 마련해도 된다. 아일릿(10)의 상면(10a)과 절연 기판(40)의 하면 사이의 극간은, 예를 들면, 약 0 내지 0.3mm의 범위로 할 수 있다. 각 리드와 제1 도전층(41) 및 제2 도전층(42)과의 접속부에서 기생 커패시턴스가 확인될 경우는, 도 12a 및 도 12b와 같은 극간을 마련함으로써 기생 커패시턴스를 저감할 수 있다.
이상, 바람직한 실시형태에 대해 상세히 설명했지만, 특허청구범위에 기재된 범위를 일탈하지 않고, 상술한 실시형태 및 변형예에 다양한 변형, 변경 및 치환을 더할 수 있다.
예를 들면, 절연 기판(40)은 각 리드보다 열전도율의 낮은 재료로 형성되어 있으면, 절연 기판(40)으로서 세라믹 기판 등을 사용해도 된다. 단, 아일릿(10) 측으로부터 발광 소자(120) 측에의 열의 귀환을 억제하는 효과는, 세라믹 기판보다 열전도율이 낮은 글래스 기판의 쪽이 크다. 특성 임피던스를 제어하는 관점에서는, 글래스 기판과 세라믹 기판은, 동일 정도의 효과를 발휘한다. 또한, 도전성 접합재(50)로서, 은 페이스트 등의 저온 열 처리가 가능한 재료를 사용할 경우에는, 절연 기판(40)으로서 수지 기판(글래스 에폭시 기판 등)을 사용해도 된다. 이 경우, 아일릿(10)의 상면(10a)과 수직인 방향의 열전도율이 낮은 재료를 선택하는 것이 바람직하다.
따라서, 상술한 각 실시형태 및 변형예에 따르면, 반도체 패키지의 특성 임피던스 및 냉각 성능을 고려한 구성을 갖는 반도체 패키지용 헤더를 제공할 수 있다.
실시예의 변형이 예를 들면 "제1", "제2" 또는 "제3"으로 번호가 매겨지지만, 서수는 실시예의 변경의 우선순위를 의미하지 않는다. 많은 다른 변형 및 변경이 당업자에게 명백할 것이다.
여기에 인용된 모든 예 및 조건부 언어는 독자가 본 발명 및 발명자가 기술을 발전시키는 데 기여한 개념을 이해하는 데 도움이 되는 교시적 목적을 위한 것이며, 구체적으로 인용된 예 및 조건에 제한되지 않는 것으로 해석되어야 하며, 명세서에서 그러한 예들의 구성은 본 발명의 우열을 설명하는 것과 관련되지 않는다. 본 발명의 실시형태가 상세하게 설명되었지만, 본 발명의 사상 및 범위를 벗어나지 않고 다양한 변경, 대체 및 변형이 이루어질 수 있음을 이해해야 한다.

Claims (10)

  1. 아일릿(eyelet)의 상면으로부터 하면으로 상기 아일릿을 관통하는 관통 구멍을 갖는 상기 아일릿과,
    상기 관통 구멍 내에 삽입된 제1 리드(lead)와,
    상기 아일릿의 상면에 배치되고, 평면에서 볼 때 상기 제1 리드의 일단(一端)과 겹치는 위치에 제1 스루홀이 마련된 절연 기판을 갖고,
    상기 절연 기판의 열전도율은, 상기 제1 리드의 열전도율보다 낮고,
    상기 제1 스루홀을 정의하는 내벽면에는 제1 도전층이 형성되고, 상기 제1 도전층은 상기 절연 기판의 상면으로 연장되고,
    상기 제1 리드의 일단은 상기 제1 도전층과 전기적으로 접속되고,
    상기 제1 스루홀 내의 상기 제1 리드의 일단보다 상측에 공간이 마련되어 있는,
    반도체 패키지용 헤더.
  2. 제1항에 있어서,
    상기 제1 리드에 인접하는 제2 리드를 더 갖고,
    상기 절연 기판의 열전도율은, 상기 제1 리드 및 상기 제2 리드의 열전도율보다 낮고,
    상기 절연 기판은, 평면에서 볼 때 상기 제2 리드의 일단과 겹치는 위치에 제2 스루홀이 마련되고,
    상기 제2 스루홀을 정의하는 내벽면에는 제2 도전층이 형성되고, 상기 제2 도전층은 상기 절연 기판의 상면으로 연장되고,
    상기 제2 리드의 일단은 상기 제2 도전층과 전기적으로 접속되고,
    상기 제2 스루홀 내의 상기 제2 리드의 일단보다 상측에 공간이 마련되어 있는,
    반도체 패키지용 헤더.
  3. 제1항에 있어서,
    상기 절연 기판의 측면에 형성되는 제3 도전층을 더 갖고,
    상기 제3 도전층은, 상기 아일릿과 전기적으로 접속되어 있는, 반도체 패키지용 헤더.
  4. 제1항에 있어서,
    상기 절연 기판은, 제3 스루홀이 마련되고,
    상기 제3 스루홀을 정의하는 내벽면에는 제4 도전층이 형성되고,
    상기 제4 도전층은, 상기 아일릿과 전기적으로 접속되어 있는, 반도체 패키지용 헤더.
  5. 제4항에 있어서,
    상기 제3 스루홀을 정의하는 내벽면에 형성된 상기 제4 도전층은, 상기 절연 기판의 측면에 노출되어 있는, 반도체 패키지용 헤더.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 리드는, 상기 일단이 폭이 확대되어 있는, 반도체 패키지용 헤더.
  7. 제6항에 있어서,
    상기 제1 리드의 상기 일단은, 상기 절연 기판 측으로 볼록해지도록 만곡되고,
    상기 제1 리드의 상기 일단의 일부가 상기 제1 스루홀 내에 들어가 있는, 반도체 패키지용 헤더.
  8. 제6항에 있어서,
    상기 아일릿의 상면과 상기 절연 기판의 하면 사이에 극간이 형성되는, 반도체 패키지용 헤더.
  9. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 절연 기판은, 글래스 기판인, 반도체 패키지용 헤더.
  10. 제1항 내지 제5항 중 어느 한 항에 기재된 반도체 패키지용 헤더와,
    상기 아일릿의 상면에 배치된 냉각 소자와,
    상기 냉각 소자 상에 배치된 기판과,
    상기 기판 상에 실장된 발광 소자를 갖고,
    상기 기판 상에, 상기 발광 소자와 전기적으로 접속된 배선이 형성되고,
    상기 배선은, 와이어 부재를 통해, 상기 제1 도전층의 상기 절연 기판의 상면으로 연장되는 부분과 전기적으로 접속되어 있는,
    반도체 패키지.
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