KR20230001614A - 소스 증폭기 및 그를 포함하는 디스플레이 장치 - Google Patents
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Abstract
소스 증폭기 및 그를 포함하는 디스플레이 장치가 개시된다. 본 개시의 몇몇 실시 예들에 따른 소스 증폭기는: 입력 전압을 증폭함으로써 제 1 전류를 상기 소스 증폭기의 출력 단으로 출력하는 제 1 회로; 및 상기 제 1 회로로 연결되고 그리고 제 2 전류를 상기 출력 단으로 상기 입력 전압에 기반하여 출력하는 제 2 회로를 포함하되, 상기 제 2 회로는 활성화 신호에 응답하여 상기 제 2 전류의 레벨을 조절하는 제 3 회로를 포함할 수 있다.
Description
본 개시는 소스 증폭기 및 그를 포함하는 디스플레이 장치에 관한 것이다.
전자 장치는 디스플레이 패널에 영상 데이터를 표시하기 위한 디스플레이 구동 회로(Display Driver Integrated Circuit; DDI)를 포함한다. 디스플레이 구동 회로는 영상 데이터와 관련된 입력 데이터 신호를 소스 라인들을 통해 디스플레이 패널에 포함된 복수의 픽셀들로 제공하는 소스 드라이버를 포함한다. 소스 드라이버는 소스 라인들에 각각 연결된 소스 채널들을 포함한다. 하나의 소스 채널은 감마 전압 생성기에서 생성된 복수의 감마 전압들 중 어느 하나를 입력 데이터 신호에 기초하여 선택하는 소스 디코더 및 선택된 전압을 증폭 또는 버퍼링하여, 복수의 픽셀들로 미리 정해진 시간 내에 데이터 전압으로서 제공하는 소스 증폭기를 포함한다.
소스 드라이버 및 픽셀들 사이의 거리가 멀어질수록, 소스 라인들의 저항 및 커패시턴스가 증가할 수 있다. 이에 따라, 소스 드라이버로부터 멀리 위치한 픽셀들을 데이터 전압으로 충전하는 데 필요한 시간이 길어질 수 있다.
본 개시의 목적은 소스 증폭기 및 그를 포함하는 디스플레이 장치를 제공하는 데 있다.
본 개시의 몇몇 실시 예들에 따른 제 1 구동 전압, 제 2 구동 전압, 제 1 입력 전압, 및 제 2 입력 전압에 기반하여, 디스플레이 패널로 데이터 전압을 출력하는 소스 증폭기는: 제 1 내지 제 4 전류들을 상기 제 1 구동 전압, 상기 제 2 구동 전압, 상기 제 1 입력 전압, 및 상기 제 2 입력 전압에 기반하여 생성하고, 그리고 상기 제 1 내지 제 4 전류들에 기반하여, 상기 소스 증폭기의 출력 단으로 상기 데이터 전압을 출력하는 제 1 회로; 및 상기 제 1 회로로 연결되고, 그리고 제 5 전류를 상기 제 1 구동 전압, 상기 제 2 구동 전압, 및 상기 제 2 입력 전압에 기반하여 상기 출력 단으로 공급하는 제 2 회로를 포함하되, 상기 제 2 회로는: 상기 제 1 구동 전압이 인가되는 제 1 단으로 연결되고 그리고 상기 출력 단으로 제 6 전류를 공급하는 제 1 미러 회로; 및 상기 제 2 구동 전압이 인가되는 제 2 단으로 연결되고 그리고 상기 출력 단으로부터 상기 제 2 단으로 제 7 전류를 공급하는 제 2 미러 회로를 포함할 수 있다.
본 개시의 몇몇 실시 예들에 따른 디스플레이 장치는: 복수의 픽셀들을 포함하는 디스플레이 패널; 및 디스플레이 구동 회로를 포함하되, 상기 디스플레이 구동 회로는: 제 1 내지 제 m 게이트 라인들을 통해 상기 복수의 픽셀들에 연결되고, 그리고 상기 제 1 내지 제 m 게이트 라인들을 활성화하는 게이트 드라이버; 제 1 내지 제 n 소스 라인들을 통해 상기 복수의 픽셀들에 연결되고, 상기 제 1 내지 제 n 소스 라인들로 각각 연결되는 복수의 소스 증폭기들을 포함하는 소스 드라이버; 및 상기 게이트 드라이버 및 상기 소스 드라이버를 제어하기 위한 신호들을 생성하는 로직 블록을 포함하되, 상기 복수의 소스 증폭기들 중 제 1 소스 증폭기는: 상기 입력 전압을 증폭함으로써 제 1 전류를 상기 소스 증폭기의 출력 단으로 출력하는 제 1 회로; 및 상기 제 1 회로로 연결되고 그리고 제 2 전류를 상기 출력 단으로 상기 입력 전압에 기반하여 출력하는 제 2 회로를 포함하되, 상기 제 2 회로는 활성화 신호에 응답하여 상기 제 2 전류의 레벨을 조절하는 제 3 회로를 포함할 수 있다.
본 개시의 몇몇 실시 예들에 따른 디스플레이 장치는: 복수의 픽셀들을 포함하는 디스플레이 패널; 및 디스플레이 구동 회로를 포함하되, 상기 디스플레이 구동 회로는: 제 1 내지 제 m 게이트 라인들을 통해 상기 복수의 픽셀들에 연결되고, 그리고 상기 제 1 내지 제 m 게이트 라인들을 활성화하는 게이트 드라이버; 및 제 1 내지 제 n 소스 라인들을 통해 상기 복수의 픽셀들에 연결되고, 상기 제 1 내지 제 n 소스 라인들로 각각 연결되는 복수의 소스 증폭기들을 포함하는 소스 드라이버를 포함하되, 상기 복수의 소스 증폭기들 중 제 1 소스 증폭기는: 제 1 내지 제 4 전류들을 제 1 구동 전압, 제 2 구동 전압, 제 1 입력 전압, 및 제 2 입력 전압에 기반하여 생성하고, 그리고 상기 제 1 내지 제 4 전류들에 기반하여, 상기 제 1 소스 증폭기의 출력 단으로 제 1 데이터 전압을 출력하는 제 1 회로; 및 상기 제 1 회로로 연결되고, 그리고 제 5 전류를 상기 제 1 구동 전압, 상기 제 2 구동 전압, 및 상기 제 2 입력 전압에 기반하여 상기 출력 단으로 공급하는 제 2 회로를 포함하되, 상기 제 2 회로는: 상기 제 1 구동 전압에 기반하여 상기 출력 단으로 제 6 전류를 공급하는 제 1 미러 회로; 및 상기 출력 단으로부터 상기 제 2 구동 전압이 인가되는 제 1 단으로 제 7 전류를 공급하는 제 2 미러 회로를 포함할 수 있다.
본 개시의 몇몇 실시 예들에 따른 소스 증폭기는 소스 라인들로 더 큰 전류를 공급하기 위한 고속 슬루 블록을 포함할 수 있다. 고속 슬루 블록은 슬루 블록으로부터 출력되는 전류의 크기를 증가시키는 미러 블록들을 포함할 수 있다. 하나의 프레임은 복수의 영역들로 가로로 분할될 수 있고, 그리고 영역들 각각에 대해, 미러 블록들이 활성화되는 시간은 상이할 수 있다. 이에 따라, 소스 증폭기의 슬루가 픽셀들 각각으로 연결된 소스 라인들의 길이에 따라 최적화될 수 있다.
도 1은 본 개시의 몇몇 실시 예들에 따라, 디스플레이 장치의 블록도를 도시한다.
도 2는 본 개시의 몇몇 실시 예들에 따라, 소스 드라이버의 블록도를 도시한다.
도 3은 본 개시의 몇몇 실시 예들에 따라, 소스 증폭기, 출력 스위치, 및 출력 패드의 블록도를 도시한다.
도 4a 및 도 4b는 본 개시의 몇몇 실시 예들에 따라, 소스 증폭기의 회로도의 일부를 도시한다.
도 5는 본 개시의 몇몇 실시 예들에 따라, 고속 슬루 블록의 회로도를 도시한다.
도 6은 본 개시의 몇몇 실시 예들에 따라, 디스플레이 패널에 표시되는 한 프레임 및 그에 연결되는 패드 영역을 도시한다.
도 7은 본 개시의 몇몇 실시 예들에 따라, 디스플레이 장치의 동작을 설명하기 위한 타이밍도를 도시한다.
도 8은 본 개시의 몇몇 실시 예들에 따라, 전자 장치의 블록도를 도시한다.
도 2는 본 개시의 몇몇 실시 예들에 따라, 소스 드라이버의 블록도를 도시한다.
도 3은 본 개시의 몇몇 실시 예들에 따라, 소스 증폭기, 출력 스위치, 및 출력 패드의 블록도를 도시한다.
도 4a 및 도 4b는 본 개시의 몇몇 실시 예들에 따라, 소스 증폭기의 회로도의 일부를 도시한다.
도 5는 본 개시의 몇몇 실시 예들에 따라, 고속 슬루 블록의 회로도를 도시한다.
도 6은 본 개시의 몇몇 실시 예들에 따라, 디스플레이 패널에 표시되는 한 프레임 및 그에 연결되는 패드 영역을 도시한다.
도 7은 본 개시의 몇몇 실시 예들에 따라, 디스플레이 장치의 동작을 설명하기 위한 타이밍도를 도시한다.
도 8은 본 개시의 몇몇 실시 예들에 따라, 전자 장치의 블록도를 도시한다.
이하에서, 본 개시의 기술 분야에서 통상의 지식을 가진 자가 본 개시를 용이하게 실시할 수 있을 정도로, 본 개시의 실시 예들이 명확하고 상세하게 기재될 것이다.
이하에서, 첨부한 도면들을 참조하여, 본 개시의 몇몇 실시 예들을 보다 상세하게 설명하고자 한다. 본 개시를 설명함에 있어 전체적인 이해를 용이하게 하기 위하여 도면상의 유사한 구성요소에 대해서는 유사한 참조부호가 사용되고, 그리고 유사한 구성요소에 대해서 중복된 설명은 생략된다.
도 1은 본 개시의 몇몇 실시 예들에 따라, 디스플레이 장치(10)의 블록도를 도시한다. 도 1을 참조하면, 디스플레이 장치(10)는 디스플레이 구동 회로(Display Driver Integrated Circuit; DDI; 100) 및 디스플레이 패널(11)을 포함할 수 있다. 디스플레이 구동 회로(100)는 로직 블록(110), 소스 드라이버(120), 게이트 드라이버(130), 메모리(140), 및 전력원(150)을 포함할 수 있다.
몇몇 실시 예들에 있어서, 디스플레이 장치(10)는 스마트폰 등과 같은 휴대용 통신 단말기, PDA(Personal Digital Assistant), PMP(Personal Media Player), 웨어러블(Wearable) 장치, 카메라, 휴대용 게임 콘솔, e-북 리더기, 또는 타블렛 PC 등과 같은 소형 전자 장치 또는 TV, 모니터 등과 같은 대형 전자 제품 등에 포함될 수 있다.
디스플레이 패널(11)은 복수의 픽셀들을 포함할 수 있다. 예를 들어, 디스플레이 장치(10)는 디스플레이 장치(10)가 포함되는 전자 장치의 또 다른 구성 요소(예를 들어, 어플리케이션 프로세서(Application Processor; AP))로부터 영상 데이터를 수신할 수 있다. 디스플레이 장치(10)는 수신된 영상 데이터 또는 수신된 영상 데이터에 대응하는 이미지를 디스플레이 패널(11)의 복수의 픽셀들을 통하여 표시할 수 있다.
디스플레이 패널(11)은 복수의 픽셀들을 포함할 수 있다. 복수의 픽셀들 각각은 게이트 라인들(GL1~GLm) 중 대응하는 게이트 라인 및 소스 라인들(SL1~SLn) 중 대응하는 소스 라인에 연결된다. 복수의 픽셀들 각각은 대응하는 게이트 라인 및 대응하는 소스 라인의 전압들(또는 신호들)에 응답하여, 전압들 또는 신호들에 대응하는 영상 정보를 표시할 수 있다. 복수의 픽셀들 각각은 복수의 색들 중 어느 하나를 표시할 수 있다. 예를 들어, 하나의 픽셀은 레드(Red), 그린(Green), 또는 블루(Blue) 중 어느 한 색을 표시할 수 있다.
몇몇 실시 예들에 있어서, 디스플레이 패널(11)은 유기 발광 다이오드(Organic Light Emitting Diode; OLED) 디스플레이 패널로 구현될 수 있다. 이 경우, 복수의 픽셀들은, 도 1에 도시된 바와 같이, 각각 트랜지스터 및 다이오드를 포함할 수 있다. 예를 들어, 상기 트랜지스터의 게이트 단은 게이트 라인들(GL1~GLm) 중 어느 하나로 연결될 수 있다. 상기 트랜지스터의 제 1 단(예를 들어, 소스)은 소스 라인들(SL1~SLn) 중 어느 하나로 연결될 수 있다. 상기 트랜지스터의 제 2 단(예를 들어, 드레인)은 상기 다이오드로 연결될 수 있다.
디스플레이 패널(11)이 구현될 수 있는 예시는 도 1에 도시된 바에 한정되지 아니한다. 예를 들어, 디스플레이 패널(11)은 액정 디스플레이(Liquid Crystal Display; LED) 패널 등과 같은 다양한 종류의 디스플레이 패널로 구현될 수 있다. 이 경우, 복수의 픽셀들은 도 1에 도시된 것과는 다른 구성 요소들을 포함할 수 있다. 예를 들어, 디스플레이 패널(11)이 LED 패널로 구현되는 경우, 복수의 픽셀들 각각은 도 1에 도시된 바와 달리, 다이오드 대신 액정을 포함할 수 있다. 이 경우, 디스플레이 장치(10)는 백라이트(미도시) 등과 같은 구성 요소를 더 포함할 수 있다.
로직 블록(110)은 디스플레이 패널(11)에 표시하고자 하는 영상 데이터(DATA) 및 수평 동기 신호(HSYNC), 수직 동기 신호(VSYNC), 도트 클럭 신호(DCLK), 그리고 데이터 인에이블 신호(DE) 등과 같은 타이밍 신호들을 디스플레이 장치(10)의 외부로부터 수신할 수 있다. 로직 블록(110)은 타이밍 신호들에 기반하여, 소스 드라이버(120), 게이트 드라이버(130), 메모리(140), 및 전력원(150)을 제어하기 위한 다양한 제어 신호들을 생성할 수 있다.
예를 들어, 로직 블록(110)은 디스플레이 패널(11)에 포함된 복수의 픽셀들 각각이 대응하는 영상 정보를 표시하도록 소스 드라이버(120) 및 게이트 드라이버(130)를 제어하기 위한 제어 신호들을 생성할 수 있다. 예를 들어, 로직 블록(110)은 외부 장치로부터 수신된 타이밍 신호들에 기반하여, 소스 드라이버(120)를 제어하기 위한 제어 신호들(CTRLS)을 생성할 수 있다.
몇몇 실시 예들에 있어서, 로직 블록(110)은 타이밍 컨트롤러(timing controller)로서 지칭되거나, 또는 타이밍 컨트롤러를 포함할 수 있다.
소스 드라이버(120)는, 로직 블록(110)의 제어 하에, 표시하고자 하는 영상 정보를 복수의 픽셀들로 소스 라인들(SL1~SLn)을 통해 제공할 수 있다. 예를 들어, 로직 블록(110)에 의해 생성되는 제어 신호들(CTRLS)에 응답하여, 소스 드라이버(120)는 영상 데이터(DATA)를 디스플레이 패널(11)에 표시하기 위한 데이터 전압들로 변환할 수 있다. 소스 드라이버(120)는 데이터 전압들을 소스 라인들(SL1~SLn)을 통해 복수의 픽셀들로 제공할 수 있다.
게이트 드라이버(130)는, 로직 블록(110)의 제어 하에, 게이트 라인들(GL1~GLm)을 제어할 수 있다. 예를 들어, 게이트 드라이버(120)는 게이트 라인들(GL1~GLm)에 순차적으로 게이트 신호들을 제공할 수 있다. 게이트 신호는 대응하는 게이트 라인과 연결된 복수의 픽셀들을 활성화시키기 위한 신호일 수 있다.
메모리(140)는 그래픽 메모리 또는 GRAM(Graphic Random Access Memory) 등으로도 지칭될 수 있다. 메모리(140)는 소스 드라이버(120)를 통해 출력되기 위한 데이터를 로직 블록(110)으로부터 수신하고, 그리고 저장할 수 있다. 예를 들어, 로직 블록(110)은 디스플레이 장치(10)의 외부로부터 수신된 영상 데이터(DATA)를 메모리(140)로 전송할 수 있다. 도시된 바와 달리, 로직 블록(110)의 제어 하에, 메모리(140)는 저장된 데이터를 소스 드라이버(120)로 직접 전송할 수 있다.
예를 들어, 디스플레이 장치(10)를 통해 정지 영상이 표시될 때, 메모리(140)는 저장된 영상 데이터(DATA)를 출력함으로써 디스플레이 장치(10)가 외부 장치로부터 다른 영상 데이터를 지속적으로 수신하는 것을 방지할 수 있다. 메모리(140)는 디스플레이 장치(10)에서 소비되는 전력을 낮출 수 있고, 그리고 디스플레이 장치(10)의 발열을 감소시킬 수 있다. 도시된 바와 달리, 디스플레이 구동 회로(100)는 메모리(140)를 포함하지 않을 수 있다. 도시된 바와 달리, 디스플레이 구동 회로(100)는 둘 이상의 메모리들을 포함할 수 있다.
전력원(150)은 로직 블록(110), 소스 드라이버(120), 게이트 드라이버(130), 및 메모리(140)로 전력을 공급할 수 있다. 전력원(150)은 디스플레이 장치(10)의 각각의 구성 요소들의 구동에 필요한 전력을 공급할 수 있다.
몇몇 실시 예들에 있어서, 디스플레이 장치(10)는 프레임 단위로 영상을 표시할 수 있다. 하나의 프레임을 표시하기 위해 필요한 시간은 수직 주기로서 정의될 수 있다. 수직 주기는 디스플레이 장치(10)의 주사율에 의해 결정될 수 있다. 예를 들어, 디스플레이 장치(10)의 주사율이 60Hz인 경우, 수직 주기는 1/60 초, 약 16.7ms일 수 있다.
하나의 수직 주기 동안, 게이트 드라이버(130)는 게이트 라인들(GL1~GLm) 각각을 스캔할 수 있다. 예를 들어, 로직 블록(110)의 제어 하에, 게이트 드라이버(130)는 게이트 라인들(GL1~GLm)로 게이트 신호를 순차적으로 인가할 수 있다. 게이트 드라이버(130)가 게이트 라인들(GL1~GLm) 각각을 스캔하기 위해 필요한 시간은 수평 주기로서 정의될 수 있다.
하나의 수평 주기 동안, 소스 드라이버(120)는 디스플레이 패널(11)의 픽셀들로 계조 전압을 인가할 수 있다. 계조 전압은 영상 데이터(DATA)에 기반하여 소스 드라이버(120)로부터 출력되는 데이터 전압일 수 있다. 계조 전압에 의해, 디스플레이 패널(11)의 픽셀들 각각의 밝기가 결정될 수 있다.
도 2는 본 개시의 몇몇 실시 예들에 따라, 소스 드라이버(120)의 블록도를 도시한다. 도 1 및 도 2를 참조하면, 소스 드라이버(120)는 데이터 래치 회로(121), 디코더(122), 소스 증폭기 회로(123), 및 스위치 회로(124)를 포함할 수 있다. 소스 드라이버(120)의 구성 요소들(121, 122, 123, 124)은 도시된 실시 예에 한정되지 아니하며, 다른 형태로 다양하게 변형될 수 있다.
데이터 래치 회로(121)는 로직 블록(110)으로부터 영상 데이터(DATA) 및 래치 신호(SLATCH)를 수신할 수 있다. 래치 신호(SLATCH)는 소스 드라이버(120)에 의해 출력되고자 하는 새로운 데이터가 데이터 래치 회로(121)로 수신되었음을 나타내는 신호(또는, 데이터 래치 회로(121)에 저장된 데이터가 업데이트되었음을 나타내는 신호)일 수 있다. 데이터 래치 회로(121)는 로직 블록(110)의 제어 하에, 영상 데이터(DATA)를 샘플링하고 그리고 저장할 수 있다. 데이터 래치 회로(121)는 샘플링된 영상 데이터를 디코더(122)로 전송할 수 있다. 몇몇 실시 예들에 있어서, 데이터 래치 회로(121)는 데이터를 샘플링하는 샘플링 회로 및 샘플링 회로에 의해 샘플링된 데이터를 저장하는 홀딩 래치를 포함할 수 있다.
디코더(122)는 데이터 래치 회로(121)로부터 샘플링된 영상 데이터를 수신할 수 있고, 그리고 감마 전압들(VG)을 수신할 수 있다. 몇몇 실시 예들에 있어서, 디스플레이 구동 회로(100)는 다양한 레벨의 휘도들에 대응하는 감마 전압들(VG)을 생성하는 감마 전압 생성기(미도시)를 더 포함할 수 있다. 감마 전압들(VG)의 개수는 디스플레이 패널(11)을 통하여 표시하고자 하는 색의 수 또는 디스플레이 장치(01)의 외부로부터 제공되는 디지털 데이터의 비트 수에 기반하여 결정될 수 있다.
디코더(122)는 샘플링된 영상 데이터에 응답하여 감마 전압들(VG) 중 어느 하나를 선택할 수 있다. 디코더(122)는 선택된 감마 전압(들)을 소스 증폭기 회로(123)로 출력할 수 있다. 몇몇 실시 예들에 있어서, 디코더(122)는 디지털-아날로그 컨버터(Digital-to-Analog Converter)로서 구현될 수 있다.
소스 증폭기 회로(123)는 디코더(122)로부터 선택된 감마 전압을 수신할 수 있고, 그리고 로직 블록(110)으로부터 활성화 신호들(AMPEN, FSEN, FSMREN) 및 상보 활성화 신호들(AMPENB, FSENB, FSMRENB)을 수신할 수 있다. 소스 증폭기 회로(123)는 활성화 신호들(AMPEN, FSEN, FSMREN) 및 상보 활성화 신호들(AMPENB, FSENB, FSMRENB)에 응답하여, 디코더(122)에 의해 선택된 감마 전압을 증폭하고, 그리고 스위치 회로(124)로 전송할 수 있다.
소스 증폭기 회로(123)는 각각이 소스 라인들(SL1~SLn) 중 어느 하나로 연결되는 소스 증폭기들(SAMP)을 포함할 수 있다. 소스 증폭기들(SAMP) 각각은 연산 증폭기로서 구현될 수 있다. 소스 증폭기들(SAMP) 각각은 디코더(122)에 의해 선택된 감마 전압을 증폭하고, 그리고 데이터 전압(또는 계조 전압)으로서 스위치 회로(124)로 출력할 수 있다.
스위치 회로(124)는 소스 증폭기 회로(123)로부터 데이터 전압들을 수신할 수 있고, 그리고 로직 블록(110)으로부터 활성화 신호(SOUTEN)를 수신할 수 있다. 스위치 회로(124)는 각각이 소스 증폭기들(SAMP) 중 어느 하나로 연결된 출력 스위치들(SOUTSW)을 포함할 수 있다. 스위치 회로(124)는 활성화 신호(SOUTEN)에 응답하여, 데이터 전압들을 소스 라인들(SL1~SLn)을 통해 디스플레이 패널(11)의 복수의 픽셀들로 전송할 수 있다.
몇몇 실시 예들에 있어서, 데이터 래치 신호(SLATCH), 활성화 신호들(AMPEN, FSEN, FSMREN, SOUTEN), 및 상보 활성화 신호들(AMPENB, FSENB, FSMRENB)은 로직 블록(110)에 의해 생성되는 제어 신호들(CTLRS)에 포함될 수 있다.
도 3은 본 개시의 몇몇 실시 예들에 따라, 소스 증폭기(SAMP), 출력 스위치(SOUTSW), 및 출력 패드(PADk)의 블록도를 도시한다. 도 1 내지 도 3을 참조하면, 소스 증폭기(SAMP)에서 출력되는 출력 전압(VOUT)은 출력 스위치(SOUTSW)를 거쳐 소스 라인(SLk)으로 연결되는 출력 패드(PADk)로 인가될 수 있다(k는 1과 n 사이의 임의의 정수).
소스 증폭기(SAMP)는 입력 전압(Vip)이 인가되는 양의 입력단, 입력 전압(Vin)이 인가되는 음의 입력단, 및 출력 전압(VOUT)이 출력되는 출력단을 포함할 수 있다. 소스 증폭기(SAMP)는 전력원(150)으로부터 전압들(VDD, VSS)을 수신할 수 있다. 소스 증폭기(SAMP)의 음의 입력단은 소스 증폭기(SAMP)의 출력단으로 연결될 수 있다. 예를 들어, 출력 전압(VOUT)은 입력 전압(Vin)으로서 소스 증폭기(SAMP)로 입력될 수 있다. 소스 증폭기(SAMP)는 단위 버퍼(Unit Buffer)로서 구현될 수 있다.
소스 증폭기(SAMP)로 인가되는 입력 전압(Vip)은 디코더(122)에 의해 선택된 감마 전압일 수 있다. 소스 증폭기(SAMP)는 전압들(VDD, VSS) 및 출력 전압(VOUT)에 기반하여, 입력 전압(Vip)을 증폭 또는 버퍼링할 수 있다. 출력 전압(VOUT)은 소스 라인(SLk)으로 전달될 수 있는 데이터 전압일 수 있다.
소스 증폭기(SAMP)는 출력 전압(VOUT)을 출력 스위치(SOUTSW)로 전달할 수 있다. 출력 스위치(SOUTSW)는 활성화 신호(SOUTEN)에 응답하여 소스 증폭기(SAMP) 및 출력 패드(PADk)를 연결하거나 또는 연결 해제할 수 있다. 예를 들어, 출력 스위치(SOUTSW)는 활성화 신호(SOUTEN)에 응답하여 개방되거나 또는 단락될 수 있다. 출력 스위치(SOUTSW)가 단락되는 것에 응답하여, 출력 전압(VOUT)이 출력 패드(PADk)로 인가될 수 있다. 출력 전압(VOUT)은 출력 패드(PADk)를 거쳐 소스 라인(SLk)으로 인가될 수 있다.
도 4a 및 도 4b는 본 개시의 몇몇 실시 예들에 따라, 소스 증폭기(SAMP)의 회로도의 일부를 도시한다. 좀 더 구체적으로, 도 4a는 소스 증폭기(SAMPa)의 회로도를 도시하고, 그리고 도 4b는 소스 증폭기(SAMPb)의 회로도를 도시한다. 소스 증폭기(SAMPa)는 소스 증폭기(SAMP)의 입력부에 대응할 수 있고, 그리고 소스 증폭기(SAMPb)는 소스 증폭기(SAMP)의 출력부에 대응할 수 있다. 도1 내지 도 4a, 및 도 4b를 참조하여, 소스 증폭기(SAMP)의 동작이 구체적으로 설명될 것이다.
몇몇 실시 예들에 있어서, 디스플레이 구동 회로(100)는 바이어스 전압들(VBP1~VBP5, VBN1~VBN5)을 생성하는 바이어스 전압 발생기(미도시)를 더 포함할 수 있다. 바이어스 전압 발생기는 전력원(150)으로부터 제공되는 전압에 기반하여, 로직 블록(110)의 제어 하에, 소스 증폭기(SAMP) 내에서 생성되는 바이어스 전압들(VBP1~VBP5, VBN1~VBN5)을 생성할 수 있다. 소스 증폭기(SAMP)는 입력 전압들(Vip, Vin) 및 바이어스 전압들(VBP1~VBP5, VBN1~VBN5)에 기반하여, 출력 전압(VOUT)을 출력할 수 있다.
소스 증폭기(SAMPa)는 트랜지스터들(MPT1, MNI1, MNI2, MPI1, MPI2, MNT1)을 포함할 수 있다. 트랜지스터들(MPT1, MPI1, MPI2)은 PMOS로서 구현될 수 있고, 그리고 트랜지스터들(MNI1, MNI2, MNT1)은 NMOS로서 구현될 수 있다. 바이어스 전압들(VBP1, VBN1)에 기반하여, 소스 증폭기(SAMPa)는 입력 전압들(Vip, Vin)의 차에 대응하는 전압 또는 전류를 노드들(NN, PN, PP, NP)로 제공할 수 있다. 예를 들어, 소스 증폭기(SAMPa)는 전류들(INN, IPN, IPP, INP)을 노드들(NN, PN, PP, NP)로 각각 출력할 수 있다.
트랜지스터(MPT1)는 전압(VDD)이 인가되는 제 1 단, 바이어스 전압(VBP1)을 수신하는 게이트, 및 트랜지스터들(MPI1, MPI2)로 연결되는 제 2 단을 포함할 수 있다. 트랜지스터(MPI1)는 트랜지스터(MPT1)의 제 2 단으로 연결되는 제 1 단, 입력 전압(Vin)을 수신하는 게이트, 및 노드(PN)로 연결되는 제 2 단을 포함할 수 있다. 트랜지스터(MPI2)는 트랜지스터(MPT1)의 제 2 단으로 연결되는 제 1 단, 입력 전압(Vip)을 수신하는 게이트, 및 노드(PP)로 연결되는 제 2 단을 포함할 수 있다. 노드들(PN, PP)은 도 4b의 소스 증폭기(SAMPb)로 연결될 수 있다.
트랜지스터(MNI1)는 노드(NN)로 연결되는 제 1 단, 입력 전압(Vin)을 수신하는 게이트, 및 트랜지스터(MNT1)로 연결되는 제 2 단을 포함할 수 있다. 트랜지스터(MNI2)는 노드(NP)로 연결되는 제 1 단, 입력 전압(Vip)을 수신하는 게이트, 및 트랜지스터(MNT1)로 연결되는 제 2 단을 포함할 수 있다. 트랜지스터(MNT1)는 트랜지스터(MNI1)의 제 2 단 그리고 트랜지스터(MNI2)의 제 2 단으로 연결되는 제 1 단, 바이어스 전압(VBN1)이 인가되는 게이트, 및 전압(VSS)이 인가되는 제 2 단을 포함할 수 있다.
소스 증폭기(SAMPb)는 트랜지스터들(MPL1, MPL2, MPL3, MPC1, MPC2, MPF1, MPF2, MPF3, MPF4, MP1, MPO, MNF1, MNF2, MNF3, MNF4, MNC1, MNC2, MNL1, MNL2, MNL3, MN1, MNO), 스위치들(AMPSW1, AMPSW2, AMPSW3, AMPSW4), 커패시터(C1, C2), 및 고속 슬루 블록(200)을 포함할 수 있다. 트랜지스터들(MPL1, MPL2, MPL3, MPC1, MPC2, MPF1, MPF2, MPF3, MPF4, MP1, MPO)은 PMOS로서 구현될 수 있다. 트랜지스터들(MNF1, MNF2, MNF3, MNF4, MNC1, MNC2, MNL1, MNL2, MNL3, MN1, MNO)은 NMOS로서 구현될 수 있다. 전압들(VDD, VSS), 바이어스 전압들(VBP2, VBP3, VBP4, VBP5, VBN2, VBN3, VBN4, VBN5), 소스 증폭기(SAMPa)로부터 노드들(NN, PN, NP, PP)을 통해 제공되는 신호, 및 로직 블록(110)으로부터 수신되는 활성화 신호(AMPEN) 및 상보 활성화 신호(AMPENB)에 응답하여, 소스 증폭기(SAMPb)는 출력 전압(VOUT)을 출력할 수 있다.
트랜지스터(MPL1)는 전압(VDD)이 인가되는 제 1 단, 트랜지스터(MPL2)의 게이트 그리고 트랜지스터(MPC1)의 제 2 단으로 연결되는 게이트, 및 노드(NN)로 연결되는 제 2 단을 포함할 수 있다. 트랜지스터(MPC1)는 노드(NN) 그리고 트랜지스터(MPL1)의 게이트로 연결되는 제 1 단, 바이어스 전압(VBP2)이 인가되는 게이트, 및 트랜지스터들(MNF3, MPF1)로 연결되는 제 2 단을 포함할 수 있다.
트랜지스터(MNF3)는 트랜지스터(MPC1)의 제 2 단으로 연결되는 제 1 단, 바이어스 전압(VBP5)이 인가되는 게이트, 및 트랜지스터(MNF1)의 제 1 단으로 연결되는 제 2 단을 포함할 수 있다. 트랜지스터(MNF1)는 트랜지스터(MNF3)의 제 2 단로 연결되는 제 1 단, 바이어스 전압(VBN3)이 인가되는 게이트, 및 트랜지스터(MNC1)의 제 1 단으로 연결되는 제 2 단을 포함할 수 있다.
트랜지스터(MPF1)는 트랜지스터(MPC1)의 제 2 단으로 연결되는 제 1 단, 바이어스 전압(VBP3)이 인가되는 게이트, 및 트랜지스터(MPF3)의 제 1 단으로 연결되는 제 2 단을 포함할 수 있다. 트랜지스터(MPF3)는 트랜지스터(MFP1)의 제 2 단으로 연결되는 제 1 단, 바이어스 전압(VBN5)이 인가되는 게이트, 및 트랜지스터(MNC1)의 제 1 단으로 연결되는 제 2 단을 포함할 수 있다.
트랜지스터(MNC1)는 트랜지스터(MNF1)의 제 2 단 그리고 트랜지스터(MPF3)의 제 2 단으로 연결되는 제 1 단, 바이어스 전압(VBN2)이 인가되는 게이트, 및 노드(PN) 그리고 트랜지스터(MNL1)의 제 1 단으로 연결되는 제 2 단을 포함할 수 있다. 트랜지스터(MNL1)는 노드(PN) 그리고 트랜지스터(MNC1)의 제 2 단으로 연결되는 제 1 단, 트랜지스터(MNC1)의 제 1 단으로 연결되는 게이트, 및 전압(VSS)이 인가되는 제 2 단을 포함할 수 있다.
트랜지스터(MPL2)는 전압(VDD)이 인가되는 제 1 단, 트랜지스터(MPL1)의 게이트 그리고 트랜지스터(MPL3)의 제 2 단으로 연결되는 게이트, 및 노드(NP)로 연결되는 제 2 단을 포함할 수 있다. 트랜지스터(MPC2)는 노드(NP) 그리고 스위치(AMPWS1)로 연결되는 제 1 단, 바이어스 전압(VBP2)이 인가되는 게이트, 그리고 트랜지스터들(MNF4, MPF2) 그리고 스위치(AMPSW2)로 연결되는 제 2 단을 포함할 수 있다. 트랜지스터(MPC2)의 게이트는 트랜지스터(MPC1)의 게이트로 연결될 수 있다. 트랜지스터(MPL3)는 전압(VDD)이 인가되는 제 1 단, 활성화 신호(AMPEN)를 수신하는 게이트, 및 트랜지스터(MPL2)의 게이트로 연결되는 제 2 단을 포함할 수 있다.
트랜지스터(MNF4)는 트랜지스터(MPC2)의 제 2 단으로 연결되는 제 1 단, 바이어스 전압(VBP5)이 인가되는 게이트, 및 트랜지스터(MNF2)의 제 1 단으로 연결되는 제 2 단을 포함할 수 있다. 트랜지스터(MNF2)는 트랜지스터(MNF4)의 제 2 단으로 연결되는 제 1 단, 바이어스 전압(VBN4)이 인가되는 게이트, 및 트랜지스터(MNC2)의 제 1 단으로 연결되는 제 2 단을 포함할 수 있다.
트랜지스터(MPF2)는 트랜지스터(MPC2)의 제 2 단으로 연결되는 제 1 단, 바이어스 전압(VBP4)이 인가되는 게이트, 및 트랜지스터(MPF4)의 제 1 단으로 연결되는 제 2 단을 포함할 수 있다. 트랜지스터(MPF4)는 트랜지스터(MPF2)의 제 2 단으로 연결되는 제 1 단, 바이어스 전압(VBN5)이 인가되는 게이트, 및 트랜지스터(MNC2)의 제 1 단으로 연결되는 제 2 단을 포함할 수 있다.
트랜지스터(MNC2)는 트랜지스터(MNF2)의 제 2 단, 트랜지스터(MPF4)의 제 2 단, 그리고 스위치(AMPSW3)로 연결되는 제 1 단, 바이어스 전압(VBN2)이 인가되는 게이트, 및 트랜지스터(MNL2)의 제 1 단, 노드(PP), 그리고 스위치(AMPSW4)로 연결되는 제 2 단을 포함할 수 있다. 트랜지스터(MNL2)는 트랜지스터(MNC2)의 제 2 단, 노드(PP), 그리고 스위치(AMPSW4)로 연결되는 제 1 단, 트랜지스터(MNL3)의 제 1 단 그리고 트랜지스터(MNL1)의 게이트로 연결되는 게이트, 및 전압(VSS)이 인가되는 제 2 단을 포함할 수 있다. 트랜지스터(MNL3)는 트랜지스터(MNL2)의 게이트로 연결되는 제 1 단, 상보 활성화 신호(AMPENB)가 인가되는 게이트, 및 전압(VSS)이 인가되는 제 2 단을 포함할 수 있다.
트랜지스터(MP1)는 전압(VDD)이 인가되는 제 1 단, 활성화 신호(AMPEN)가 인가되는 게이트, 및 트랜지스터(MPO)의 게이트로 연결되는 제 2 단을 포함할 수 있다. 트랜지스터(MPO)는 전압(VDD)이 인가되는 제 1 단, 트랜지스터(MP1)의 제 2 단 그리고 스위치(AMPSW2)로 연결되는 게이트, 및 트랜지스터(MNO)의 제 1 단으로 연결되는 제 2 단을 포함할 수 있다. 트랜지스터(MPO)의 제 2 단은 커패시터(C1) 그리고 커패시터(C2)가 연결된 노드로 연결될 수 있다. 트랜지스터(MPO)의 제 2 단의 전압은 출력 전압(VOUT)일 수 있다.
트랜지스터(MNO)는 트랜지스터(MPO)의 제 2 단으로 연결되는 제 1 단, 스위치(AMPSW3)로 연결되는 게이트, 및 전압(VSS)이 인가되는 제 2 단을 포함할 수 있다. 트랜지스터(MNO)의 제 1 단의 전압은 출력 전압(VOUT)일 수 있다. 트랜지스터(MN1)는 스위치(AMPSW3) 그리고 트랜지스터(MNO)의 게이트로 연결되는 제 1 단, 상보 활성화 신호(AMPENB)가 인가되는 게이트, 및 전압(VSS)이 인가되는 제 2 단을 포함할 수 있다.
몇몇 실시 예들에 있어서, 트랜지스터들(MPL1, MPL2, MNL1, MNL2)은 병렬로 연결된 둘 이상의 실질적으로 동일한 트랜지스터들로서 구현될 수 있다. 예를 들어, 트랜지스터(MPL1)는 병렬로 연결된, 두 개의 실질적으로 동일한 PMOS들로서 구현될 수 있다. 트랜지스터(MPML1)에 포함된 두 PMOS들이 모두 활성화될 때, 두 PMOS들은 각각으로 인가되는 게이트 전압에 응답하여, 전류를 흘릴 수 있다. 두 PMOS들 중 어느 하나가 활성화되고 그리고 다른 하나가 비활성화될 때, 활성화된 PMOS는 인가되는 게이트 전압에 응답하여 전류를 흘릴 수 있고, 그리고 비활성화된 PMOS는 인가되는 게이트 전압에 응답하여 전류를 흘리지 않을 수 있다. 다시 말해서, 트랜지스터(MPML1)에 포함된 두 PMOS들의 활성화 또는 비활성화 여부에 따라, 트랜지스터(MPML1)의 전류랑이 달라질 수 있다.
스위치(AMPSW1)는 트랜지스터(MPC2)의 제 1 단 그리고 노드(NP)가 연결된 노드 및 고속 슬루 블록(200) 사이에 연결될 수 있다. 스위치(AMPSW2)는 트랜지스터(MPC2)의 제 2 단 및 트랜지스터(MPO)의 게이트 사이에 연결될 수 있다. 스위치(AMPSW3)는 트랜지스터들(MNF2, MPF4) 그리고 트랜지스터(MNC1)가 연결된 노드 및 트랜지스터(MNO)의 게이트 사이에 연결될 수 있다. 스위치(AMPSW4)는 트랜지스터(MNC2)의 제 2 단 그리고 노드(PP)가 연결된 노드 및 고속 슬루 블록(200) 사이에 연결될 수 있다.
스위치들(AMPSW1, AMPSW2, AMPSW3, AMPSW4) 각각은 로직 블록(110)으로부터 수신되는 활성화 신호(AMPEN) 및 상보 활성화 신호(AMPENB)를 수신할 수 있다. 활성화 신호(AMPEN) 및 상보 활성화 신호(AMPENB)에 응답하여, 스위치들(AMPSW1, AMPSW2, AMPSW3, AMPSW4) 각각은 단락되거나 또는 개방될 수 있다. 활성화 신호(AMPEN) 및 상보 활성화 신호(AMPENB)는 서로 상보적인 신호일 수 있다.
커패시터(C1)는 스위치(AMPSW1) 그리고 고속 슬루 블록(200)이 연결된 노드 및 커패시터(C2) 사이에 연결될 수 있다. 커패시터(C2)는 커패시터(C1) 및 스위치(AMPSW4) 그리고 고속 슬루 블록(200)이 연결된 노드 사이에 연결될 수 있다. 커패시터(C1) 그리고 커패시터(C2)가 연결된 노드는 트랜지스터(MPO)의 제 2 단 및 트랜지스터(MNO)의 제 1 단으로 연결될 수 있다. 커패시터(C1) 그리고 커패시터(C2)가 연결된 노드는 소스 증폭기(SAMP)의 출력 단일 수 있다. 예를 들어, 커패시터(C1), 커패시터(C2), 트랜지스터(MPO)의 제 2 단, 그리고 트랜지스터(MNO)의 제 1 단이 연결된 노드의 전압은 소스 증폭기(SAMP)의 출력 전압(VOUT)일 수 있다.
고속 슬루 블록(200)은 소스 증폭기(SAMP)의 동작 속도를 조절할 수 있다. 예를 들어, 고속 슬루 블록(200)은 소스 증폭기(SAMP)로 추가 전류를 공급함으로써, 소스 증폭기(SAMP)의 출력 전압(VOUT)의 구동 능력을 향상시킬 수 있다. 고속 슬루 블록(200)은 로직 블록(110)으로부터 활성화 신호들(FSEN, FSMREN) 및 상보 활성화 신호들(FSENB, FSMRENB)을 수신할 수 있다. 고속 슬루 블록(200)은 입력 전압(Vip), 활성화 신호들(FSEN, FSMREN), 및 상보 활성화 신호들(FSENB, FSMRENB)에 응답하여, 출력 전압(VOUT)이 인가되는 노드로 추가 전류를 공급할 수 있다.
도 5는 본 개시의 몇몇 실시 예들에 따라, 고속 슬루 블록(200)의 회로도를 도시한다. 도 1 내지 도 4a, 4b, 및 도 5를 참조하여, 고속 슬루 블록(200)이 구체적으로 설명될 것이다. 설명의 편의를 위해, 소스 증폭기(SAMP)의 몇몇 구성 요소들(예를 들어, 트랜지스터들(MP1, MPI, MNO, MN1), 스위치들(AMPSW1, AMPSW2, AMPSW3, AMPSW4), 및 커패시터들(C1, C2))만이 도 5에 도시되었음이 이해될 것이다.
고속 슬루 블록(200)은 트랜지스터들(MPFS1~MPSF8, MNFS1~MNFS8), 스위치들(FSSW1, FSSW2), 및 미러 블록들(211, 212)을 포함할 수 있다. 몇몇 실시 예들에 있어서, 트랜지스터들(MPFS1~MPSF8)은 PMOS로 구현될 수 있고 그리고 트랜지스터들(MNFS1~MNFS8)은 NMOS로 구현될 수 있다.
트랜지스터(MPFS1)는 전압(VDD)이 인가되는 제 1 단, 트랜지스터(MPFS2)의 제 2 단 그리고 트랜지스터(MPFS3)의 게이트로 연결되는 게이트, 및 스위치(AMPSW1)로 연결되는 제 2 단을 포함할 수 있다. 트랜지스터(MPFS2)는 전압(VDD)이 인가되는 제 1 단, 활성화 신호(FSEN)가 인가되는 게이트, 및 트랜지스터(MPFS1)의 게이트 그리고 트랜지스터(MPFS3)의 게이트로 연결되는 제 2 단을 포함할 수 있다. 트랜지스터(MPFS3)는 전압(VDD)이 인가되는 제 1 단, 트랜지스터(MPFS1)의 게이트 그리고 트랜지스터(MPFS2)의 제 2 단으로 연결되는 게이트, 그리고 트랜지스터(MPFS3)의 게이트로 연결되는 제 2 단을 포함할 수 있다.
트랜지스터(MPFS4)는 전압(VDD)이 인가되는 제 1 단, 미러 블록(211)의 트랜지스터(MPM3)의 제 2 단으로 연결되는 게이트, 및 미러 블록(211)의 트랜지스터(MPM1)의 제 2 단으로 연결되는 제 2 단을 포함할 수 있다. 트랜지스터(MPFS5)는 전압(VDD)이 인가되는 제 1 단, 활성화 신호(FSEN)가 인가되는 게이트, 및 트랜지스터들(MPFS4, MPFS6)의 게이트들로 연결되는 제 2 단을 포함할 수 있다. 트랜지스터(MPFS7)는 전압(VDD)이 인가되는 제 1 단, 활성화 신호(FSEN)가 인가되는 게이트, 및 트랜지스터(MPFS8)의 게이트로 연결되는 제 2 단을 포함할 수 있다.
트랜지스터(MNFS1)는 스위치(AMPSW4)로 연결되는 제 1 단, 트랜지스터(MNFS2)의 제 1 단 그리고 트랜지스터(MNFS3)의 게이트로 연결되는 게이트, 및 전압(VSS)이 인가되는 제 2 단을 포함할 수 있다. 트랜지스터(MNFS2)는 트랜지스터(MNFS1)의 게이트 그리고 트랜지스터(MNFS3)의 게이트로 연결되는 제 1 단, 상보 활성화 신호(FSENB)가 인가되는 게이트, 및 전압(VSS)이 인가되는 제 2 단을 포함할 수 있다. 트랜지스터(MNFS3)는 트랜지스터(MNFS3)의 게이트로 연결되는 제 1 단, 트랜지스터(MNFS1)의 게이트 그리고 트랜지스터(MNFS2)의 제 1 단으로 연결되는 게이트, 그리고 전압(VSS)이 인가되는 제 2 단을 포함할 수 있다.
트랜지스터(MNFS4)는 미러 블록(212)의 트랜지스터(MNM1)의 제 1 단으로 연결되는 제 1 단, 미러 블록(211)의 트랜지스터(MNM3)의 제 2 단으로 연결되는 게이트, 및 전압(VSS)이 인가되는 제 2 단을 포함할 수 있다. 트랜지스터(MNFS5)는 트랜지스터들(MNFS4, MNFS6)의 게이트들로 연결되는 제 1 단, 상보 활성화 신호(FSENB)가 인가되는 게이트, 및 전압(VSS)이 인가되는 제 2 단을 포함할 수 있다. 트랜지스터(MNFS7)는 트랜지스터(MNFS8)의 게이트로 연결되는 제 1 단, 상보 활성화 신호(FSENB)가 인가되는 게이트, 및 전압(VDD)이 인가되는 제 2 단을 포함할 수 있다.
트랜지스터(MNFS8)는 트랜지스터(MPFS6)의 제 2 단으로 연결되는 제 1 단, 트랜지스터(MNFS7)의 제 1 단 그리고 스위치(FSSW1)로 연결되는 게이트, 및 트랜지스터(MPFS8)의 제 1 단으로 연결되는 드레인을 포함할 수 있다. 트랜지스터(MPFS8)는 트랜지스터(MNFS8)의 제 2 단으로 연결되는 제 1 단, 트랜지스터(MPFS7)의 제 2 단 그리고 스위치(FSSW2)로 연결되는 게이트, 및 트랜지스터(MNFS6)의 제 1 단으로 연결되는 제 2 단을 포함할 수 있다. 트랜지스터(MNFS8)의 제 2 단 그리고 트랜지스터(MPFS8)의 제 1 단이 연결되는 노드의 전압은 출력 전압(VOUT)일 수 있다. 트랜지스터(MNFS8)의 제 2 단으로부터, 전류(I1)가 소스 증폭기(SAMP)의 출력 단으로 출력될 수 있다. 트랜지스터(MPFS8)의 제 1 단으로 전류(I2)가 인가될 수 있다. 트랜지스터(MNFS8)가 턴-온되는 것에 응답하여, 소스 증폭기(SAMP)는 대응하는 소스 라인으로 전류를 공급할 수 있다. 트랜지스터(MPFS8)가 턴-온되는 것에 응답하여, 소스 증폭기(SAMP)는 대응하는 소스 라인으로 공급되는 전류의 양을 감소시킬 수 있다.
스위치(FSSW1)는 트랜지스터(MNFS8)의 게이트 및 입력 전압(Vip)이 인가되는 노드 사이에 연결될 수 있다. 스위치(FSSW2)는 트랜지스터(MPFS8)의 게이트 및 입력 전압(Vip)이 인가되는 노드 사이에 연결될 수 있다.
스위치들(FSSW1, FSSW2) 각각은 로직 블록(110)으로부터 수신되는 활성화 신호(FSEN) 및 상보 활성화 신호(FSENB)를 수신할 수 있다. 활성화 신호(FSEN) 및 상보 활성화 신호(FSENB)에 응답하여, 스위치들(FSSW1, FSSW2) 각각은 단락(또는 활성화)되거나 또는 개방(또는 비활성화)될 수 있다. 활성화 신호(FSEN) 및 상보 활성화 신호(FSENB)는 서로 상보적인 신호일 수 있다.
논리 하이에 대응하는 활성화 신호(FSEN)에 응답하여, 고속 슬루 블록(200)은 활성화될 수 있다. 이에 따라, 고속 슬루 블록(200)은 출력 전압(VOUT)이 출력되는 노드로 전압들(VDD, VSS)에 기반한 추가 전류를 공급할 수 있다. 논리 로우에 대응하는 활성화 신호(FSEN)에 응답하여, 고속 슬루 블록(200)은 비활성화될 수 있다.
미러 블록들(211, 212)은 고속 슬루 블록(200)으로부터 출력 전압(VOUT)이 출력되는 노드로 공급되는 추가 전류(예를 들어, 전류(I1) 및 전류(I2)의 합 전류)의 레벨을 조절할 수 있다. 예를 들어, 활성화 신호(FSMREN) 및 상보 활성화 신호(FSMRENB)에 응답하여, 미러 블록들(211, 212)은 활성화 또는 비활성화될 수 있다. 이하에서, 미러 블록들(211, 212)이 활성화될 때, 고속 슬루 블록(200)은 이미 활성화된 것으로 가정될 것이다. 예를 들어, 활성화 신호(FSMREN)가 논리 하이로 천이될 때, 활성화 신호(FSEN)는 활성화 신호(FSMREN)와 동시에 또는 그보다 먼저 논리 하이로 천이될 수 있다. 활성화 신호(FSMREN)가 논리 로우로 천이될 때, 활성화 신호(FSEN)는 활성화 신호(FSMREN)와 동시에 또는 그보다 나중에 논리 로우로 천이될 수 있다.
미러 블록들(211, 212)이 활성화되는 동안, 미러 블록들(211, 212)은 출력 전압(VOUT)이 출력되는 노드로 공급되는 추가 전류의 양을 더 증가시킴으로써, 소스 증폭기(SAMP)의 구동 능력을 향상시킬 수 있다. 예를 들어, 미러 블록들(211, 212)이 활성화되는 동안, 미러 블록들(211, 212)은 전류가 흐르는 경로를 추가적으로 제공할 수 있고, 그 결과 출력 전압(VOUT)이 출력되는 노드로 공급되는 추가 전류의 양을 증가시킬 수 있다. 이에 따라, 소스 증폭기(SAMP)의 출력 전압(VOUT)의 슬루율이 개선될 수 있고, 그리고 디스플레이 패널(11)의 복수의 픽셀들로 데이터 전압들이 더 빠르게 공급될 수 있다.
몇몇 실시 예들에 있어서, 미러 블록들(211, 212)이 활성화되는 시간의 길이는 픽셀들의 위치에 따라 가변될 수 있다. 예를 들어, 소스 드라이버(120)로부터 멀리 위치한 픽셀들일수록, 그에 대한 미러 블록들(211, 212)이 활성화되는 시간의 길이는 길어질 수 있다. 미러 블록들(211, 212)이 활성화되는 시간의 길이는 도 6을 참조하여 구체적으로 후술된다.
미러 블록(211)은 트랜지스터들(MPM1, MPM2, MPM3)을 포함할 수 있다. 트랜지스터(MPM1)는 전압(VDD)이 인가되는 제 1 단, 트랜지스터(MPM2)의 제 2 단 그리고 트랜지스터(MPM3)의 제 1 단으로 연결되는 게이트, 및 트랜지스터(MPFS4)의 제 2 단으로 연결되는 제 2 단을 포함할 수 있다. 트랜지스터(MPM2)는 전압(VDD)이 인가되는 제 1 단, 활성화 신호(FSMREN)가 인가되는 게이트, 및 트랜지스터(MPM3)의 제 1 단 그리고 트랜지스터(MPM1)의 게이트로 연결되는 제 2 단을 포함할 수 있다. 트랜지스터(MPM3)는 트랜지스터(MPM1)의 게이트 그리고 트랜지스터(MPM2)의 제 2 단으로 연결되는 제 1 단, 상보 활성화 신호(FSMRENB)가 인가되는 게이트, 및 트랜지스터(MPFS4)의 게이트로 연결되는 제 2 단을 포함할 수 있다.
미러 블록(212)은 트랜지스터들(MNM1, MNM2, MNM3)을 포함할 수 있다. 트랜지스터(MNM1)는 트랜지스터(MNFS4)의 제 1 단으로 연결되는 제 1 단, 트랜지스터(MNM2)의 제 1 단 그리고 트랜지스터(MNM3)의 제 1 단으로 연결되는 게이트, 및 전압(VSS)이 인가되는 제 2 단을 포함할 수 있다. 트랜지스터(MNM2)는 트랜지스터(MNM1)의 게이트 그리고 트랜지스터(MNM3)의 제 1 단으로 연결되는 제 1 단, 상보 활성화 신호(FSMRENB)가 인가되는 게이트, 및 전압(VSS)이 인가되는 제 2 단을 포함할 수 있다. 트랜지스터(MNM3)는 트랜지스터(MNM1)의 게이트 그리고 트랜지스터(MNM2)의 제 1 단으로 연결되는 제 1 단, 활성화 신호(FSMREN)가 인가되는 게이트, 및 트랜지스터(MNFS4)의 게이트로 연결되는 제 2 단을 포함할 수 있다.
논리 하이에 대응하는 활성화 신호(FSMREN)에 응답하여,미러 블록(211)은 출력 전압(VOUT)의 노드로 추가 전류를 공급할 수 있고, 그리고 미러 블록(212)은 출력 전압(VOUT)의 노드로부터 추가 전류를 싱크(sink)할 수 있다. 미러 블록(211)은 전류원 블록일 수 있고, 그리고 미러 블록(212)은 전류 싱크 블록일 수 있다.
예를 들어, 입력 전압(Vip)이 충분히 클 때(예를 들어, 증폭기(SAMP)로 감마 전압이 인가될 때), 논리 하이에 대응하는 활성화 신호(FSMREN) 및 논리 로우에 대응하는 상보 활성화 신호(FSMRENB)에 응답하여, 트랜지스터(MPM3)는 턴-온될 수 있고, 그리고 트랜지스터(MPM2)는 턴-오프될 수 있다. 이에 따라, 전압(VDD)에 기반한 추가 전류가 트랜지스터(MPM1)를 거쳐 트랜지스터(MPFS4)의 제 2 단으로 공급될 수 있다. 추가 전류로 인해, 트랜지스터(MPFS4)의 게이트 단의 전압 및 트랜지스터(MNFS6)의 게이트 전압이 상승하고, 결과적으로 트랜지스터(MNFS6)의 제 2 단으로 공급되는 전류의 크기가 증가할 수 있다. 다시 말해서, 미러 블록(211)은 출력 전압(VOUT)의 노드로 추가 전류를 공급하기 위한 경로를 트랜지스터(MPM1)를 통해 제공할 수 있다. 결과적으로, 소스 증폭기(SAMP)의 구동 능력이 향상될 수 있다. 예를 들어, 소스 증폭기(SAMP)는 더 빠른 속도로 픽셀들을 데이터 전압들로 충전할 수 있다.
유사한 방식으로, 미러 블록(212)은 출력 전압(VOUT)의 노드로부터 전압(VSS)이 인가되는 단으로 추가 전류를 공급하기 위한 경로를 트랜지스터(MNM1)를 통해 제공할 수 있다. 예를 들어, 입력 전압(Vip)이 충분히 작을 때(예를 들어, 증폭기(SAMP)로 감마 전압이 인가되지 않을 때), 논리 하이에 대응하는 활성화 신호(FSMREN) 및 논리 로우에 대응하는 상보 활성화 신호(FSMRENB)에 응답하여, 트랜지스터(MNM3)는 턴-온될 수 있고, 그리고 트랜지스터(MNM2)는 턴-오프될 수 있다. 이에 따라, 전압(VSS)에 기반한 추가 전류가 트랜지스터(MNFS4)의 제 1 단으로부터 트랜지스터(MNM1)를 거쳐 전압(VSS)이 인가되는 단으로 공급될 수 있다. 추가 전류로 인해, 트랜지스터(MNFS4)의 게이트 단의 전압 및 트랜지스터(MNFS6)의 게이트 전압이 상승하고, 결과적으로 트랜지스터(MNFS6)의 제 1 단에서 제 2 단으로 공급되는 전류의 크기가 증가할 수 있다. 다시 말해서, 미러 블록(212)은 출력 전압(VOUT)의 노드로부터 전압(VSS)이 인가되는 단으로 추가 전류를 공급하기 위한 경로를 트랜지스터(MNM1)를 통해 제공할 수 있다. 결과적으로, 소스 증폭기(SAMP)의 전압 조절 능력이 향상될 수 있다. 예를 들어, 소스 라인들로 공급되는 데이터 전압들이 소스 라인들의 전압들보다 낮을 때, 소스 증폭기(SAMP)는 더 빠른 속도로 소스 라인들의 전압들을 데이터 전압들로 하강시킬 수 있다.
도 6은 본 개시의 몇몇 실시 예들에 따라, 디스플레이 패널(11)에 표시되는 한 프레임(FRAME) 및 그에 연결되는 패드 영역(PAD)을 도시한다. 도 1, 도 2, 도 5, 및 도 6을 참조하면, 디스플레이 패널(11)에 표시되는 프레임(FRAME)은 하나 이상의 영역들(AREA1~AREAi; i는 자연수)로 나뉠 수 있다.
디스플레이 패널(11)은 소스 라인들(SL)을 통해 소스 드라이버(120)의 패드 영역(PAD)으로 연결될 수 있다. 패드 영역(PAD)은 각각의 소스 라인들(SL)에 각각 대응하는 복수의 패드들에 대응하는 패드들(예를 들어, 패드(PADn))을 포함할 수 있다. 복수의 패드들 각각은 대응하는 소스 증폭기(SAMP)로부터 대응하는 출력 스위치(SOUTSW)를 거쳐 대응하는 출력 전압(VOUT; 또는 데이터 전압)을 수신하고, 그리고 수신된 출력 전압(VOUT)을 대응하는 소스 라인으로 공급할 수 있다.
예를 들어, 패드 영역(PAD)의 패드(PADn)는 소스 라인(SLn)에 대응할 수 있다. 패드(PADn)는 대응하는 소스 증폭기(SAMP)로부터 출력 전압(VOUTn)을 수신할 수 있다. 출력 전압(VOUTn)은 소스 라인(SLn)으로 연결된 픽셀들로 패드(PADn) 및 소스 라인(SLn)을 거쳐 공급될 수 있다.
영역들(AREA1~AREAi) 각각은 하나 이상의 게이트 라인들에 대응할 수 있다. 예를 들어, 영역(AREAi)은 게이트 라인(GL1)에 연결된 픽셀들을 포함할 수 있다. 다른 예를 들어, 영역(AREAi)은 게이트 라인(GL1)에 연결된 픽셀들 및 게이트 라인(GL2)에 연결된 픽셀들을 포함할 수도 있다.
소스 드라이버(120)의 패드 영역(PAD)으로부터 멀리 떨어진 게이트 라인으로 연결된 픽셀일수록, 해당 픽셀로 연결된 소스 라인의 길이가 길어질 수 있다. 이에 따라, 그러한 픽셀로 연결된 소스 라인의 저항 및 커패시턴스가 증가할 수 있고, 그로 인해 그러한 픽셀로 데이터 전압이 충전되는 데 필요한 시간이 증가할 수 있다. 예를 들어, 도 1을 참조하면, 게이트 라인(GLm)에 연결된 픽셀들로 연결된 소스 라인들의 길이들은 게이트 라인(GL1)에 연결된 픽셀들로 연결된 소스 라인들의 길이들보다 길 수 있다. 이에 따라, 게이트 라인(GLm)에 연결된 픽셀들로 데이터 전압들이 충전되기 위한 시간은 게이트 라인(GL1)에 연결된 픽셀들로 데이터 전압들이 충전되기 위한 시간보다 더 길 수 있다.
활성화 신호(FSMREN)가 논리 하이에 대응하는 동안, 고속 슬루 블록(200)의 미러 블록들(211, 212)은 활성화될 수 있다. 이에 따라, 소스 드라이버(120)의 구동 능력이 향상되어, 디스플레이 패널(11)의 픽셀들로 데이터 전압들이 충전되는 시간이 단축될 수 있다. 결과적으로, 디스플레이 장치(10)의 동작 속도가 개선될 수 있다.
몇몇 실시 예들에 있어서, 영역들(AREA1~AREAi) 각각에 대해, 활성화 신호(FSMREN)가 논리 하이에 대응하는 시간의 길이가 서로 상이할 수 있다. 활성화 신호(FSMREN)가 논리 하이에 대응하는 시간의 길이는 해당 영역 및 패드 영역(PAD) 사이의 거리에 기반할 수 있다.
예를 들어, 소스 드라이버(120)의 패드 영역(PAD)으로부터 멀리 떨어진 영역일수록, 활성화 신호(FSMREN)가 논리 하이에 대응하는 시간이 길 수 있다. 이에 따라, 소스 드라이버(120)의 패드 영역(PAD)으로부터 멀리 떨어진 영역일수록, 소스 드라이버(120)의 전압 조절 능력(예를 들어, 구동 능력 및 복원 능력)이 향상되고, 그리고 그러한 영역에 포함된 픽셀들로 데이터 전압들이 충전되는 시간이 단축될 수 있다. 결과적으로, 영상 데이터가 디스플레이 패널(11)에 표시되는 데 필요한 시간(예를 들어, 안정화(settling) 시간)이 단축될 수 있다.
나아가, 소스 드라이버(120)의 패드 영역(PAD)으로부터 가까운 영역들(예를 들어, 영역들(AREAi-2, AREAi-1, AREAi)에 대해, 소스 드라이버(120)의 구동 능력의 불필요한 향상이 방지될 수 있다. 이에 따라, 소스 드라이버(120)의 패드 영역(PAD)으로부터 가까운 영역들에 포함된 픽셀들로 데이터 전압들이 충전될 때, 소스 드라이버(120)의 출력 전압들의 불필요한 언더슈트(undershoot) 또는 오버슈트(overshoot)가 방지될 수 있다. 결과적으로, 소스 드라이버(120)의 구동 능력의 불필요한 향상으로 인한 안정화 시간의 열화가 방지될 수 있다.
예를 들어, 영역(AREA1)의 픽셀들로 데이터 전압들이 공급될 때 활성화 신호(FSMREN)가 논리 하이에 대응하는 시간의 길이(또는, 영역(AREA1)에 대응하는 활성화 신호(FSMREN)의 듀티)는 영역(AREAi)의 픽셀들로 데이터 전압들이 공급될 때 활성화 신호(FSMREN)가 논리 하이에 대응하는 시간의 길이(또는, 영역(AREAi)에 대응하는 활성화 신호(FSMREN)의 듀티)보다 길 수 있다. 이에 따라, 영역(AREA1)의 픽셀들로 데이터 전압들이 충전되는 데 필요한 시간이 미러 블록들(211, 212)로 인해 감소될 수 있다. 또한, 영역(AREAi)의 픽셀들로 데이터 전압들이 공급될 때, 소스 드라이버(120)로부터 출력되는 출력 전압들의 언더슈트 또는 오버슈트의 발생이 방지될 수 있다.
몇몇 실시 예들에 있어서, 영역들(AREA1~AREAi) 각각에 대해, 활성화 신호(FSMREN)가 논리 하이에 대응하는 시간의 길이는 순차적으로 감소할 수 있다. 이에 따라, 영역들(AREA1~AREAi) 각각에 대해 소스 드라이버(120)의 슬루율(slew rate)이 변한다 하더라도, 영역들(AREA1~AREAi) 각각의 경계에서 가로선 형태의 노이즈가 발생되는 것이 방지될 수 있다. 예를 들어, 영역들(AREA1~AREAi) 중, 영역(AREA1)의 픽셀들로 데이터 전압들이 공급될 때 활성화 신호(FSMREN)가 논리 하이에 대응하는 시간의 길이는 최대일 수 있다. 영역들(AREA1~AREAi) 중, 영역(AREAi)의 픽셀들로 데이터 전압들이 공급될 때 활성화 신호(FSMREN)가 논리 하이에 대응하는 시간의 길이는 최소일 수 있다.
예를 들어, 디스플레이 구동 회로(100)의 로직 블록(110)은 디스플레이 클럭 생성기(미도시)를 포함할 수 있다. 도트 클럭(DCLK)에 기반하여, 디스플레이 클럭 생성기에 의해, 로직 블록(110)은 디스플레이 장치(10) 내에서 사용하기 위한 디스플레이 클럭을 생성할 수 있다. 로직 블록(110)은 디스플레이 클럭에 기반하여, 활성화 신호(FSMREN)를 생성할 수 있다.
활성화 신호(FSMREN)의 듀티(duty)는 디스플레이 클럭의 하나의 사이클(또는 주기)의 배수로서 결정될 수 있다. 예를 들어, 활성화 신호(FSMREN)가 논리 하이에 대응하는 시간의 길이는, 하나의 디스플레이 클럭이 논리 하이에 대응하는 시간의 길이의 배수일 수 있다. 다른 예를 들어, 활성화 신호(FSMREN)는 디스플레이 클럭의 복수의 사이클들 동안 논리 하이에 대응하고, 이후 논리 로우로 천이될 수 있다. 영역들(AREA1~AREAi) 각각에 대응하는 활성화 신호(FSMREN)의 듀티들은 디스플레이 클럭의 하나의 사이클의 단위로서 조절될 수 있다.
영역들(AREA1~AREAi) 각각에 대응하는 활성화 신호(FSMREN)의 듀티들은 순차적으로 감소할 수 있다. 예를 들어, 영역(AREA1)에 대응하는 활성화 신호(FSMREN)의 듀티가 디스플레이 클럭의 사이클의 j배일 때(j는 자연수), 영역(AREA2)에 대응하는 활성화 신호(FSMREN)의 듀티가 디스플레이 클럭의 사이클의 j-1배일 수 있다. 다시 말해, 영역(AREA1)에 대응하는 활성화 신호(FSMREN)는 j개의 디스플레이 클럭의 사이클들 동안 논리 하이에 대응할 수 있고, 그리고 영역(AREA2)에 대응하는 활성화 신호(FSMREN)는 j-1개의 디스플레이 클럭의 사이클들 동안 논리 하이에 대응할 수 있다. 이에 따라, 영역(AREA1)에 대한 소스 드라이버(120)의 슬루율 및 영역(AREA2)에 대한 소스 드라이버(120)의 슬루율 사이의 차이는 디스플레이 장치(10)의 사용자에게 시각적으로 인식되지 않을 수 있다.
몇몇 실시 예들에 있어서, 소스 드라이버(120)로부터 출력되는 전류의 크기는 패드 영역(PAD)으로부터 제일 멀리 위치한 픽셀들(예를 들어, 영역(AREA1)의 픽셀들)의 안정화 시간에 기반하여 조절될 수 있다. 미러 블록들(211, 212)을 포함하는 소스 드라이버(120)는, 패드 영역(PAD)으로부터 제일 멀리 위치한 픽셀들에 대한 슬루가 개선될 수 있다. 이에 따라, 디스플레이 장치(10)가 고속으로 동작할 때, 안정화 시간이 단축될 수 있다. 나아가, 디스플레이 장치(10)가 저속으로 동작할 때, 소스 드라이버(120)는 더 적은 전류로 픽셀들을 충전할 수 있으므로, 저전력으로 동작할 수 있다.
도 7은 본 개시의 몇몇 실시 예들에 따라, 디스플레이 장치(10)의 동작을 설명하기 위한 타이밍도를 도시한다. 도 1, 도 2, 도 5, 도 6, 및 도 7을 참조하여, 영역들(AREA1~AREAi) 각각에 대한, 활성화 신호(FSMREN)가 논리 하이에 대응하는 시간의 길이가 설명될 것이다. 설명의 편의를 위해, 영역들(AREA1, AREA2, AREA3, AREAi-2, AREAi-1, AREAi)은 게이트라인들(GLm, GLm-1, GLm-2, GL3, GL2, GL1)에 각각 대응할 수 있다.
시점(t1)에서, 활성화 신호(SOUTEN)가 논리 로우로 천이될 수 있다. 이에 따라, 출력 스위치(SOUTSW)는 개방될 수 있다. 시점(t1) 직후, 소스 드라이버(120)의 래치 회로(121)로 입력되는 래치 신호(SLATCH)가 토글링될 수 있고, 이에 따라 래치 회로(121)로 새로운 영상 데이터가 업데이트될 수 있다.
시점(t1)부터 시간(tFSMR1) 동안, 활성화 신호(FSMREN)는 논리 하이에 대응할 수 있다. 이에 따라, 미러 블록들(211, 212)이 활성화될 수 있다. 시점(t2)에서, 활성화 신호(SOUTEN)가 논리 하이로 천이될 수 있다. 이에 따라, 출력 스위치(SOUTSW)는 단락될 수 있고, 그리고 소스 증폭기(SAMP)로부터 영역(AREA1)에 포함된 픽셀들(예를 들어, 게이트 라인(GLm)에 연결된 픽셀들)로 데이터 전압들이 공급되기 시작할 수 있다. 예를 들어, 소스 증폭기(SAMP)는 래치 신호(SLATCH)에 응답하여 업데이트된 영상 데이터에 기반한 데이터 전압들을 영역(AREA1)에 포함된 픽셀들로 공급할 수 있다. 소스 증폭기(SAMP)는 미러 블록들(211, 212)이 비활성화될 때 보다 더 큰 전류를 영역(AREA1)에 포함된 픽셀들로 공급할 수 있다.
시점(t3)에서, 활성화 신호(SOUTEN)가 논리 로우로 천이될 수 있다. 이에 따라, 출력 스위치(SOUTSW)는 개방될 수 있다. 시점(t3) 직후, 소스 드라이버(120)의 래치 회로(121)로 입력되는 래치 신호(SLATCH)가 토글링될 수 있고, 이에 따라 래치 회로(121)로 새로운 영상 데이터가 업데이트될 수 있다.
시점(t3)부터 시간(tFSMR2) 동안, 활성화 신호(FSMREN)는 논리 하이에 대응할 수 있다. 이에 따라, 미러 블록들(211, 212)이 활성화될 수 있다. 시점(t4)에서, 활성화 신호(SOUTEN)가 논리 로우로 천이될 수 있다. 이에 따라, 출력 스위치(SOUTSW)는 단락될 수 있고, 그리고 소스 증폭기(SAMP)로부터 영역(AREA2)에 포함된 픽셀들(예를 들어, 게이트 라인(GLm-1)에 연결된 픽셀들)로 데이터 전압들이 공급되기 시작할 수 있다. 예를 들어, 소스 증폭기(SAMP)는 래치 신호(SLATCH)에 응답하여 업데이트된 영상 데이터에 기반한 데이터 전압들을 영역(AREA2)에 포함된 픽셀들로 공급할 수 있다. 소스 증폭기(SAMP)는 미러 블록들(211, 212)이 비활성화될 때 보다 더 큰 전류를 영역(AREA2)에 포함된 픽셀들로 공급할 수 있다.
도시된 실시 예에서, 시간(tFSMR1)은 시간(tFSMR2)보다 길 수 있다. 예를 들어, 시간(tFSMR1) 및 시간(tFSMR2)의 차는 하나의 디스플레이 클럭이 논리 하이로 유지되는 시간의 정수 배일 수 있다.
시점(t5)에서, 활성화 신호(SOUTEN)가 논리 로우로 천이될 수 있다. 이에 따라, 출력 스위치(SOUTSW)는 개방될 수 있. 시점(t5) 직후, 소스 드라이버(120)의 래치 회로(121)로 입력되는 래치 신호(SLATCH)가 토글링될 수 있고, 이에 따라 래치 회로(121)로 새로운 영상 데이터가 업데이트될 수 있다.
시점(t5)부터 시간(tFSMR3) 동안, 활성화 신호(FSMREN)는 논리 하이에 대응할 수 있다. 이에 따라, 미러 블록들(211, 212)이 활성화될 수 있다. 시점(t6)에서, 활성화 신호(SOUTEN)가 논리 하이로 천이될 수 있다. 이에 따라, 출력 스위치(SOUTSW)는 단락될 수 있고, 그리고 소스 증폭기(SAMP)로부터 영역(AREA3)에 포함된 픽셀들로 데이터 전압들이 공급되기 시작할 수 있다. 예를 들어, 소스 증폭기(SAMP)는 래치 신호(SLATCH)에 응답하여 업데이트된 영상 데이터에 기반한 데이터 전압들을 영역(AREA3)에 포함된 픽셀들로 공급할 수 있다. 소스 증폭기(SAMP)는 미러 블록들(211, 212)이 비활성화될 때 보다 더 큰 전류를 영역(AREA3)에 포함된 픽셀들(예를 들어, 게이트 라인(GLm-2)에 연결된 픽셀들)로 공급할 수 있다.
도시된 실시 예에서, 시간(tFSMR1) 및 시간(tFSMR2)과 유사하게, 시간(tFSMR2)은 시간(tFSMR3)보다 길 수 있다.
유사한 방식으로, 소스 드라이버는 시점(t6) 및 시점(t7) 사이에서, 영역들(AREA4~AREAi-3)의 픽셀들로 데이터 전압들을 순차적으로 공급할 수 있다. 영역들(AREA4~AREAi-3) 각각에 대해 활성화 신호(FSMREN)가 논리 하이로 유지되는 시간은 순차적으로 감소할 수 있다.
시점(t7)에서, 활성화 신호(SOUTEN)가 논리 로우로 천이될 수 있다. 이에 따라, 출력 스위치(SOUTSW)는 개방될 수 있다. 시점(t7) 직후, 소스 드라이버(120)의 래치 회로(121)로 입력되는 래치 신호(SLATCH)가 토글링될 수 있고, 이에 따라 래치 회로(121)로 새로운 영상 데이터가 업데이트될 수 있다.
시점(t7)부터 시간(tFSMRi-2) 동안, 활성화 신호(FSMREN)는 논리 하이에 대응할 수 있다. 이에 따라, 시간(tFSMRi-2) 동안, 미러 블록들(211, 212)이 활성화될 수 있다. 활성화 신호(FSMREN)가 논리 로우로 천이되는 것에 응답하여, 미러 블록들(211, 212)이 비활성화될 수 있다. 시점(t8)에서, 활성화 신호(SOUTEN)가 논리 하이로 천이될 수 있다. 이에 따라, 출력 스위치(SOUTSW)는 단락될 수 있고, 그리고 소스 증폭기(SAMP)로부터 영역(AREAi-2)에 포함된 픽셀들(예를 들어, 게이트 라인(GL2)에 연결된 픽셀들)로 데이터 전압들이 공급되기 시작할 수 있다. 예를 들어, 소스 증폭기(SAMP)는 래치 신호(SLATCH)에 응답하여 업데이트된 영상 데이터에 기반한 데이터 전압들을 영역(AREAi-2)에 포함된 픽셀들로 공급할 수 있다. 소스 증폭기(SAMP)는 미러 블록들(211, 212)이 비활성화될 때 보다 더 큰 전류를 영역(AREAi-2)에 포함된 픽셀들로 공급할 수 있다. 시점(t7)으로부터 시간(tFSMRi-2)이 경과된 후에 미러 블록들(211, 212)이 비활성화됨에 따라, 소스 증폭기(SAMP)로부터 출력되는 전류의 크기가 감소할 수 있고, 그리고 데이터 전압들의 오버슈트 또는 언더슈트가 방지될 수 있다.
시점(t9)에서, 활성화 신호(SOUTEN)가 논리 로우로 천이될 수 있다. 이에 따라, 출력 스위치(SOUTSW)는 개방될 수 있다. 시점(t9) 직후, 소스 드라이버(120)의 래치 회로(121)로 입력되는 래치 신호(SLATCH)가 토글링될 수 있고, 이에 따라 래치 회로(121)로 새로운 영상 데이터가 업데이트될 수 있다.
시점(t9)부터 시간(tFSMRi-1) 동안, 활성화 신호(FSMREN)는 논리 하이에 대응할 수 있다. 이에 따라, 시간(tFSMRi-1) 동안, 미러 블록들(211, 212)이 활성화될 수 있다. 활성화 신호(FSMREN)가 논리 로우로 천이되는 것에 응답하여, 미러 블록들(211, 212)이 비활성화될 수 있다. 시점(t10)에서, 활성화 신호(SOUTEN)가 논리 하이로 천이될 수 있다. 이에 따라, 출력 스위치(SOUTSW)는 단락될 수 있고, 그리고 소스 증폭기(SAMP)로부터 영역(AREAi-1)에 포함된 픽셀들(예를 들어, 게이트 라인(GL2)에 연결된 픽셀들)로 데이터 전압들이 공급되기 시작할 수 있다. 예를 들어, 소스 증폭기(SAMP)는 래치 신호(SLATCH)에 응답하여 업데이트된 영상 데이터에 기반한 데이터 전압들을 영역(AREAi-1)에 포함된 픽셀들로 공급할 수 있다. 소스 증폭기(SAMP)는 미러 블록들(211, 212)이 비활성화될 때 보다 더 큰 전류를 영역(AREAi-1)에 포함된 픽셀들로 공급할 수 있다. 시점(t9)으로부터 시간(tFSMRi-1)이 경과된 후에 미러 블록들(211, 212)이 비활성화됨에 따라, 소스 증폭기(SAMP)로부터 출력되는 전류의 크기가 감소할 수 있고, 그리고 데이터 전압들의 오버슈트 또는 언더슈트가 방지될 수 있다
도시된 실시 예에서, 시간(tFSMR1) 및 시간(tFSMR2)과 유사하게, 시간(tFSMRi-2)은 시간(tFSMRi-1)보다 길 수 있다.
시점(t11)에서, 활성화 신호(SOUTEN)가 논리 로우로 천이될 수 있다. 이에 따라, 출력 스위치(SOUTSW)는 개방될 수 있다. 시점(t11) 직후, 소스 드라이버(120)의 래치 회로(121)로 입력되는 래치 신호(SLATCH)가 토글링될 수 있고, 이에 따라 래치 회로(121)로 새로운 영상 데이터가 업데이트될 수 있다.
시점(t11)부터 시간(tFSMRi) 동안, 활성화 신호(FSMREN)는 논리 하이에 대응할 수 있다. 이에 따라, 시간(tFSMRi) 동안, 미러 블록들(211, 212)이 활성화될 수 있다. 활성화 신호(FSMREN)가 논리 로우로 천이되는 것에 응답하여, 미러 블록들(211, 212)이 비활성화될 수 있다. 시점(t12)에서, 활성화 신호(SOUTEN)가 논리 하이로 천이될 수 있다. 이에 따라, 출력 스위치(SOUTSW)는 단락될 수 있고, 그리고 소스 증폭기(SAMP)로부터 영역(AREAi)에 포함된 픽셀들(예를 들어, 게이트 라인(GL1)에 연결된 픽셀들)로 데이터 전압들이 공급되기 시작할 수 있다. 예를 들어, 소스 증폭기(SAMP)는 래치 신호(SLATCH)에 응답하여 업데이트된 영상 데이터에 기반한 데이터 전압들을 영역(AREAi)에 포함된 픽셀들로 공급할 수 있다. 소스 증폭기(SAMP)는 미러 블록들(211, 212)이 비활성화될 때 보다 더 큰 전류를 영역(AREAi)에 포함된 픽셀들로 공급할 수 있다. 시점(t11)으로부터 시간(tFSMRi)이 경과된 후에 미러 블록들(211, 212)이 비활성화됨에 따라, 소스 증폭기(SAMP)로부터 출력되는 전류의 크기가 감소할 수 있고, 그리고 데이터 전압들의 오버슈트 또는 언더슈트가 방지될 수 있다
도시된 실시 예에서, 시간(tFSMR1) 및 시간(tFSMR2)과 유사하게, 시간(tFSMRi-1)은 시간(tFSMRi)보다 길 수 있다.
하나의 프레임 내에서, 영역(AREA1)에서 영역(AREAi)으로 갈수록, 미러 블록들(211, 212)이 활성화되는 시간은 순차적으로 감소할 수 있다. 이에 따라, 소스 증폭기(SAMP)의 슬루(또는 소스 드라이버(120) 출력의 구동성)가 최적화될 수 있다. 예를 들어, 패드 영역(PAD)으로부터 멀리 위치한 영역들(예를 들어, 영역들(AREA1, AREA2, AREA3))의 픽셀들(즉, 각각이 연결된 소스 라인들의 부하가 큰 픽셀들)에 대해, 소스 증폭기(SAMP)의 슬루가 개선될 수 있다. 동시에, 패드 영역(PAD)으로부터 가까이 위치한 영역들(예를 들어, 영역들(AREAi-2, AREAi-1, AREAi))의 픽셀들(즉, 각각이 연결된 소스 라인들의 부하가 작은 픽셀들)에 대해, 소스 증폭기(SAMP)의 출력 전압(VOUT)의 불필요한 오버슈트 또는 언더슈트가 방지될 수 있다.
도시된 실시 예와 달리, 몇몇 실시 예들에 있어서, 영역(AREAi)에 대해, 미러 블록들(211, 212)은 활성화되지 않을 수도 있다.
몇몇 실시 예들에 있어서, 바로 인접한 두 영역들에 대한 활성화 신호(FSMREN)가 논리 하이로 유지되는 시간들 사이의 차는 균일할 수 있다. 또는, 활성화 신호(FSMREN)가 논리 하이로 유지되는 시간은 영역들(AREA1~AREAi)에 걸쳐 선형적으로 감소할 수 있다. 예를 들어, 시간(tFSMR1) 및 시간(tFSMR2)의 차는 시간(tFSMR2) 및 시간(tFSMR3)의 차와 동일할 수 있다.
도 8은 본 개시의 몇몇 실시 예들에 따라, 전자 장치(1000)의 블록도를 도시한다. 도 8를 참조하면, 전자 장치(1000)는 프로세서(1100), 메모리(1200), 스토리지 장치(1300), 디스플레이 장치(1400), 및 통신 장치(1500)를 포함할 수 있다. 프로세서(1100), 메모리(1200), 스토리지 장치(1300), 디스플레이 장치(1400), 및 통신 장치(1500)는 내부 버스를 통해서 서로 데이터 통신을 수행할 수 있다.
프로세서(1100)는 전자 장치(1000)의 전반적인 동작을 제어할 수 있다. 프로세서(1100)는 RAM(1200)으로 로드된 다양한 소프트웨어, 펌웨어, 또는 프로그램 코드 등을 실행하기 위한 연산을 수행할 수 있다. 프로세서(1100)는 전자 장치(1000)의 중앙 처리 장치로서의 기능을 수행할 수 있다. 프로세서(1100)는 하나 이상의 프로세서 코어들을 포함할 수 있다.
메모리(1200)는 프로세서(1100)에 의해 처리되거나 또는 처리될 예정인 데이터 및 프로그램 코드들을 저장할 수 있다. 예를 들어, 프로세서(1100)에 의해 실행되기 위한 소프트웨어, 펌웨어, 프로그램 코드들, 또는 명령어들은 메모리(1200)로 로드될 수 있다. 메모리(1200)는 전자 장치(1000)의 주 기억 장치로서의 기능을 수행할 수 있다. 메모리(1200)는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), PRAM(Phase-change Random Access Memory), MRAM(Magnetic Random Access Memory), FeRAM(Ferroelectronic Random Access Memory), RRAM(Resistive Random Access Memory) 등을 포함할 수 있다. 메모리(1200)는 버퍼 메모리 혹은 캐시 메모리 등으로도 지칭될 수 있다. 도시된 바와 달리, 메모리(1200)의 개수는 하나 이상일 수 있다. 도시된 바와 달리, 메모리(1200)는 전자 장치(1000)와 통신 가능한 외부 장치로서 구현될 수도 있다.
스토리지 장치(1300)는 프로세서(1100)에 의해 장기적인 저장을 목적으로 생성되는 데이터, 프로세서(1100)에 의해 구동되기 위한 파일, 또는 프로세서(1100)에 의해 실행될 수 있는 다양한 소프트웨어, 펌웨어, 프로그램 코드들, 또는 명령어들을 저장할 수 있다. 스토리지 장치(1300)는 전자 장치(1000)의 보조 기억 장치로서의 기능을 수행할 수 있다. 스토리지 장치(1300)는 NAND 플래시 메모리 또는 NOR 플래시 메모리 등을 포함할 수 있다. 도시된 바와 달리, 스토리지 장치(1300)의 개수는 하나 이상일 수 있다. 도시된 바와 달리, 스토리지 장치(1300)는 전자 장치(1000)와 통신 가능한 외부 장치로서 구현될 수 있다.
디스플레이 장치(1400)는 프로세서(1100)의 제어 하에, 사용자로 영상을 제공할 수 있다. 예를 들어, 디스플레이 장치(1400)는 도 5의 미러 블록들(211, 212)을 포함하는 고속 슬루 블록(200)을 포함하는 디스플레이 장치(10)를 포함할 수 있다.
통신 장치(1500)는 전자 장치(1000)의 외부 장치와 다양한 유선 또는 무선 규약들 등에 기반하여 통신할 수 있다. 예를 들어, 통신 장치(1400)는 프로세서(1100)의 제어 하에, 외부 장치로부터 데이터를 수신하거나, 또는 외부 장치로 메모리(1200) 또는 스토리지 장치(1300)에 저장된 데이터를 송신할 수 있다. 몇몇 실시 예들에 있어서, 통신 장치(1400)는 전자 장치(1000)의 사용자로부터 데이터를 입력받거나 또는 사용자로 데이터를 출력하기 위한 사용자 인터페이스를 포함할 수 있다.
상술된 내용은 본 개시를 실시하기 위한 구체적인 실시 예들이다. 본 개시는 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 개시는 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 개시의 범위는 상술된 실시 예들에 국한되어 정해져서는 안 되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
10: 디스플레이 장치
100: 디스플레이 구동 회로
120: 소스 드라이버
200: 고속 슬루 블록
211, 212: 미러 블록
1000: 전자 장치
100: 디스플레이 구동 회로
120: 소스 드라이버
200: 고속 슬루 블록
211, 212: 미러 블록
1000: 전자 장치
Claims (10)
- 제 1 구동 전압, 제 2 구동 전압, 제 1 입력 전압, 및 제 2 입력 전압에 기반하여, 디스플레이 패널로 데이터 전압을 출력하는 소스 증폭기에 있어서:
제 1 내지 제 4 전류들을 상기 제 1 구동 전압, 상기 제 2 구동 전압, 상기 제 1 입력 전압, 및 상기 제 2 입력 전압에 기반하여 생성하고, 그리고 상기 제 1 내지 제 4 전류들에 기반하여, 상기 소스 증폭기의 출력 단으로 상기 데이터 전압을 출력하는 제 1 회로; 및
상기 제 1 회로로 연결되고, 그리고 제 5 전류를 상기 제 1 구동 전압, 상기 제 2 구동 전압, 및 상기 제 2 입력 전압에 기반하여 상기 출력 단으로 공급하는 제 2 회로를 포함하되, 상기 제 2 회로는:
상기 제 1 구동 전압이 인가되는 제 1 단으로 연결되고 그리고 상기 출력 단으로 제 6 전류를 공급하는 제 1 미러 회로; 및
상기 제 2 구동 전압이 인가되는 제 2 단으로 연결되고 그리고 상기 출력 단으로부터 상기 제 2 단으로 제 7 전류를 공급하는 제 2 미러 회로를 포함하는 소스 증폭기. - 제 1 항에 있어서,
상기 제 1 미러 회로는:
상기 제 1 단 및 상기 제 2 회로 사이에 연결되는 제 1 트랜지스터;
상기 제 1 단 및 상기 제 1 트랜지스터의 게이트 사이에 연결되는 제 2 트랜지스터; 및
상기 제 1 트랜지스터의 게이트 및 상기 제 2 회로 사이에 연결되는 제 3 트랜지스터를 포함하는 소스 증폭기. - 제 2 항에 있어서,
상기 제 2 트랜지스터는 제 1 활성화 신호가 인가되는 게이트를 포함하고,
상기 제 3 트랜지스터는 제 2 활성화 신호가 인가되는 게이트를 포함하되,
상기 제 1 활성화 신호 및 상기 제 2 활성화 신호는 상보적인 소스 증폭기. - 제 1 항에 있어서,
상기 제 2 미러 회로는:
상기 제 2 회로 및 상기 제 2 단 사이에 연결되는 제 1 트랜지스터;
상기 제 1 트랜지스터의 게이트 및 상기 제 2 단 사이에 연결되는 제 2 트랜지스터; 및
상기 제 1 트랜지스터의 게이트 및 상기 제 2 회로 사이에 연결되는 제 3 트랜지스터를 포함하는 소스 증폭기. - 복수의 픽셀들을 포함하는 디스플레이 패널; 및
디스플레이 구동 회로를 포함하되, 상기 디스플레이 구동 회로는:
제 1 내지 제 m 게이트 라인들을 통해 상기 복수의 픽셀들에 연결되고, 그리고 상기 제 1 내지 제 m 게이트 라인들을 활성화하는 게이트 드라이버;
제 1 내지 제 n 소스 라인들을 통해 상기 복수의 픽셀들에 연결되고, 상기 제 1 내지 제 n 소스 라인들로 각각 연결되는 복수의 소스 증폭기들을 포함하는 소스 드라이버; 및
상기 게이트 드라이버 및 상기 소스 드라이버를 제어하기 위한 신호들을 생성하는 로직 블록을 포함하되,
상기 복수의 소스 증폭기들 중 제 1 소스 증폭기는:
입력 전압을 증폭함으로써 제 1 전류를 상기 소스 증폭기의 출력 단으로 출력하는 제 1 회로; 및
상기 제 1 회로로 연결되고 그리고 제 2 전류를 상기 출력 단으로 상기 입력 전압에 기반하여 출력하는 제 2 회로를 포함하되,
상기 제 2 회로는 활성화 신호에 응답하여 상기 제 2 전류의 레벨을 조절하는 제 3 회로를 포함하는 디스플레이 장치. - 제 5 항에 있어서,
상기 제 3 회로는:
제 1 구동 전압이 인가되는 제 1 단 및 상기 제 2 회로 사이에 연결되는 제 1 트랜지스터;
상기 제 1 단 및 상기 제 1 트랜지스터의 게이트 사이에 연결되는 제 2 트랜지스터; 및
상기 제 1 트랜지스터의 게이트 및 상기 제 2 회로 사이에 연결되는 제 3 트랜지스터를 포함하되,
상기 제 2 트랜지스터는 상기 로직 블록으로부터 제 1 활성화 신호가 인가되는 게이트를 포함하고,
상기 제 3 트랜지스터는 상기 로직 블록으로부터 제 2 활성화 신호가 인가되는 게이트를 포함하고, 그리고
상기 제 1 활성화 신호 및 상기 제 2 활성화 신호는 상보적인 디스플레이 장치. - 제 6 항에 있어서,
상기 디스플레이 패널은 제 1 게이트 라인에 대응하는 제 1 영역 및 제 2 게이트 라인에 대응하는 제 2 영역을 포함하는 복수의 영역들로 제 1 방향으로 분할되고,
상기 게이트 드라이버에 의해 상기 제 1 게이트 라인이 활성화될 때, 상기 제 1 활성화 신호는 제 1 듀티를 갖고,
상기 게이트 드라이버에 의해 상기 제 2 게이트 라인이 활성화될 때, 상기 제 1 활성화 신호는 제 2 듀티를 갖되,
상기 소스 드라이버 및 상기 제 1 게이트 라인 사이의 거리는 상기 소스 드라이버 및 상기 제 2 게이트 라인 사이의 거리보다 길고, 그리고
상기 제 1 듀티는 상기 제 2 듀티보다 큰 디스플레이 장치. - 제 6 항에 있어서,
상기 디스플레이 패널은 제 1 게이트 라인그리고 제 2 게이트 라인에 대응하는 제 1 영역 및 제 3 게이트 라인 그리고 제 4 게이트 라인에 대응하는 제 2 영역을 포함하는 복수의 영역들로 제 1 방향으로 분할되고,
상기 게이트 드라이버에 의해 상기 제 1 게이트 라인 및 상기 제 2 게이트 라인중 어느 하나가 활성화될 때, 상기 제 1 활성화 신호는 제 1 듀티를 갖고,
상기 게이트 드라이버에 의해 상기 제 3 게이트 라인 및 상기 제 4 게이트 라인중 어느 하나가 활성화될 때, 상기 제 1 활성화 신호는 제 2 듀티를 갖되,
상기 소스 드라이버 및 상기 제 1 게이트 라인 사이의 거리는 상기 소스 드라이버 및 상기 제 3 게이트 라인 사이의 거리보다 길고, 그리고
상기 제 1 듀티는 상기 제 2 듀티보다 큰 디스플레이 장치. - 복수의 픽셀들을 포함하는 디스플레이 패널; 및
디스플레이 구동 회로를 포함하되, 상기 디스플레이 구동 회로는:
제 1 내지 제 m 게이트 라인들을 통해 상기 복수의 픽셀들에 연결되고, 그리고 상기 제 1 내지 제 m 게이트 라인들을 활성화하는 게이트 드라이버; 및
제 1 내지 제 n 소스 라인들을 통해 상기 복수의 픽셀들에 연결되고, 상기 제 1 내지 제 n 소스 라인들로 각각 연결되는 복수의 소스 증폭기들을 포함하는 소스 드라이버를 포함하되,
상기 복수의 소스 증폭기들 중 제 1 소스 증폭기는:
제 1 내지 제 4 전류들을 제 1 구동 전압, 제 2 구동 전압, 제 1 입력 전압, 및 제 2 입력 전압에 기반하여 생성하고, 그리고 상기 제 1 내지 제 4 전류들에 기반하여, 상기 제 1 소스 증폭기의 출력 단으로 제 1 데이터 전압을 출력하는 제 1 회로; 및
상기 제 1 회로로 연결되고, 그리고 제 5 전류를 상기 제 1 구동 전압, 상기 제 2 구동 전압, 및 상기 제 2 입력 전압에 기반하여 상기 출력 단으로 공급하는 제 2 회로를 포함하되, 상기 제 2 회로는:
상기 제 1 구동 전압에 기반하여 상기 출력 단으로 제 6 전류를 공급하는 제 1 미러 회로; 및
상기 출력 단으로부터 상기 제 2 구동 전압이 인가되는 제 1 단으로 제 7 전류를 공급하는 제 2 미러 회로를 포함하는 디스플레이 장치. - 제 9 항에 있어서,
상기 제 1 미러 회로는:
상기 제 1 단 및 상기 제 2 회로 사이에 연결되는 제 1 트랜지스터;
상기 제 1 단 및 상기 제 1 트랜지스터의 게이트 사이에 연결되는 제 2 트랜지스터; 및
상기 제 1 트랜지스터의 게이트 및 상기 제 2 회로 사이에 연결되는 제 3 트랜지스터를 포함하고, 그리고
상기 제 2 미러 회로는:
상기 제 2 회로 및 상기 제 2 단 사이에 연결되는 제 1 트랜지스터;
상기 제 1 트랜지스터의 게이트 및 상기 제 2 단 사이에 연결되는 제 2 트랜지스터; 및
상기 제 1 트랜지스터의 게이트 및 상기 제 2 회로 사이에 연결되는 제 3 트랜지스터를 포함하는 디스플레이 장치.
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