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KR102470761B1 - 출력 신호의 슬루 레이트를 향상시키는 버퍼 증폭기 회로와 이를 포함하는 장치들 - Google Patents

출력 신호의 슬루 레이트를 향상시키는 버퍼 증폭기 회로와 이를 포함하는 장치들 Download PDF

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KR102470761B1
KR102470761B1 KR1020150107518A KR20150107518A KR102470761B1 KR 102470761 B1 KR102470761 B1 KR 102470761B1 KR 1020150107518 A KR1020150107518 A KR 1020150107518A KR 20150107518 A KR20150107518 A KR 20150107518A KR 102470761 B1 KR102470761 B1 KR 102470761B1
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circuit
slew rate
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고주현
송용주
송준호
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삼성전자주식회사
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Abstract

버퍼 증폭기 회로는 제1액티브 로드를 갖는 제1차동 증폭기와 제2액티브 로드를 갖는 제2차동 증폭기를 포함하는 버퍼 증폭기와, 차동 스위치 신호들과 상기 버퍼 증폭기의 입력 신호를 이용하여 상기 버퍼 증폭기의 출력 단자의 출력 신호를 상기 제1액티브 로드와 상기 제2액티브 로드 중에서 어느 하나로 피드백하여 상기 출력 신호의 슬루 레이트를 향상시키는 피드백 회로를 포함한다.

Description

출력 신호의 슬루 레이트를 향상시키는 버퍼 증폭기 회로와 이를 포함하는 장치들{BUFFER AMPLIFIER CIRCUIT FOR ENHANCING SLEW RATE OUTPUT SIGNAL THEREOF AND DECICES HAVING SAME}
본 발명의 개념에 따른 실시 예는 반도체 장치에 관한 것으로, 특히 전하 공유 작동 동안 출력 신호의 슬루 레이트를 향상시키는 버퍼 증폭기 회로와 이를 포함하는 장치들에 관한 것이다.
휴대용 전자 장치(예컨대, 이동 전화기, 스마트폰, 태블릿 PC(tablet personal computer)) 또는 다른 휴대용 장치들에서 LCD(liquid crystal display) 장치들이 널리 사용되고 있다.
LCD 드라이버는 컬럼 드라이버들, 로우 드라이버들, 및 타이밍 컨트롤러를 포함한다. LCD 장치들에서 저전력 소모(low power consumption)와 높은 디스플레이 질(display quality)에 대한 요구가 증가하고 있다.
LCD 드라이버는 로우 드라이버들의 전력 소모를 효율적으로 관리하기 위해 전하 공유(charge sharing) 방식을 사용한다. 전하 공유 방식에서, 전하 공유 시간이 길면 길수록 로우 드라이버들에서 소모되는 전력을 작아진다. 그러나 전하 공유 시간이 길수록 상기 로우 드라이버들 각각의 충전 시간은 감소하므로, 상기 로우 드라이버들 각각은 원래의 데이터 레벨까지 출력 전압을 충전하지 못할 수 있다. 이에 따라 상기 출력 전압의 슬루 레이트(slew rate)가 증가될 수 있다.
본 발명이 이루고자 하는 기술적인 과제는 전하 공유 작동 동안 출력 신호의 슬루 레이트를 향상시키는 버퍼 증폭기 회로와 이를 포함하는 장치들을 제공하는 것이다.
본 발명의 실시 예에 따른 버퍼 증폭기 회로는 제1액티브 로드를 갖는 제1차동 증폭기와 제2액티브 로드를 갖는 제2차동 증폭기를 포함하는 버퍼 증폭기와, 차동 스위치 신호들과 상기 버퍼 증폭기의 입력 신호를 이용하여 상기 버퍼 증폭기의 출력 단자의 출력 신호를 상기 제1액티브 로드와 상기 제2액티브 로드 중에서 어느 하나로 피드백하여 상기 출력 신호의 슬루 레이트를 향상시키는 피드백 회로를 포함한다.
상기 피드백 회로는 상기 차동 스위치 신호들 중에서 어느 하나와 상기 입력 신호에 응답하여 상기 출력 신호를 상기 제1액티브 로드로 전송하는 제1전송 회로와, 상기 차동 스위치 신호들 중에서 다른 하나와 상기 입력 신호에 응답하여 상기 출력 신호를 상기 제2액티브 로드로 전송하는 제2전송 회로를 포함한다.
상기 제1액티브 로드는 상기 출력 신호의 하강 슬루 레이트를 향상시키고, 상기 제2액티브 로드는 상기 출력 신호의 상승 슬루 레이트를 향상시킨다.
상기 제1액티브 로드는 PMOS 트랜지스터들을 포함하고 상기 버퍼 증폭기의 상기 출력 신호는 상기 PMOS 트랜지스터들 각각의 게이트 전압을 제어하여 상기 하강 슬루 레이트를 향상시키고, 상기 제2액티브 로드는 NMOS 트랜지스터들을 포함하고 상기 버퍼 증폭기의 상기 출력 신호는 상기 NMOS 트랜지스터들 각각의 게이트 전압을 제어하여 상기 상승 슬루 레이트를 향상시킨다.
상기 버퍼 증폭기는 상기 제1액티브 로드의 출력 신호에 응답하여 상기 출력 신호를 제1전압으로 풀-업하는 풀-업 회로와, 상기 제2액티브 로드의 출력 신호에 응답하여 상기 출력 신호를 제2전압으로 풀-다운하는 풀-다운 회로를 포함한다.
본 발명의 실시 예에 따른 소스 드라이버는 제1소스 라인과, 제1스위치를 통해 상기 제1소스 라인에 접속되는 제1버퍼 증폭기 회로와, 제2스위치를 통해 상기 제1소스 라인에 접속되는 제1전하 공유 라인을 포함하고, 상기 제1버퍼 증폭기 회로는 제1액티브 로드를 갖는 제1차동 증폭기와 제2액티브 로드를 갖는 제2차동 증폭기를 포함하는 제1버퍼 증폭기와, 상기 제2스위치를 제어하는 제어 신호에 관련된 제1차동 스위치 신호들과 상기 제1버퍼 증폭기의 제1입력 신호를 이용하여 상기 제1버퍼 증폭기의 제1출력 단자의 제1출력 신호를 상기 제1액티브 로드와 상기 제2액티브 로드 중에서 어느 하나로 피드백하여 상기 제1출력 신호의 슬루 레이트를 향상시키는 제1피드백 회로를 포함한다.
상기 제1피드백 회로는 상기 제1차동 스위치 신호들 중에서 어느 하나와 상기 제1입력 신호에 응답하여 상기 제1출력 신호를 상기 제1액티브 로드로 전송하는 제1전송 회로와, 상기 제1차동 스위치 신호들 중에서 다른 하나와 상기 제1입력 신호에 응답하여 상기 제1출력 신호를 상기 제2액티브 로드로 전송하는 제2전송 회로를 포함한다. 상기 제1액티브 로드는 상기 제1출력 신호의 하강 슬루 레이트를 향상시키고, 상기 제2액티브 로드는 상기 제2출력 신호의 상승 슬루 레이트를 향상시킨다.
상기 제1액티브 로드는 PMOS 트랜지스터들을 포함하고 상기 버퍼 증폭기의 상기 출력 신호는 상기 PMOS 트랜지스터들 각각의 게이트 전압을 제어하여 상기 하강 슬루 레이트를 향상시키고, 상기 제2액티브 로드는 NMOS 트랜지스터들을 포함하고 상기 버퍼 증폭기의 상기 출력 신호는 상기 NMOS 트랜지스터들 각각의 게이트 전압을 제어하여 상기 상승 슬루 레이트를 향상시킨다.
상기 버퍼 증폭기는 상기 제1액티브 로드의 출력 신호에 응답하여 상기 출력 신호를 제1전압으로 풀-업하는 풀-업 회로와, 상기 제2액티브 로드의 출력 신호에 응답하여 상기 출력 신호를 제2전압으로 풀-다운하는 풀-다운 회로를 포함한다.
상기 소스 드라이버는 제2소스 라인과, 제3스위치를 통해 상기 제2소스 라인에 접속되는 제2버퍼 증폭기 회로와, 제4스위치를 통해 상기 제2소스 라인에 접속되는 제2전하 공유 라인을 더 포함하고, 상기 제2버퍼 증폭기 회로는 제3액티브 로드를 갖는 제3차동 증폭기와 제4액티브 로드를 갖는 제4차동 증폭기를 포함하는 제2버퍼 증폭기와, 상기 제4스위치를 제어하는 제어 신호에 관련된 제2차동 스위치 신호들과 상기 제2버퍼 증폭기의 제2입력 신호를 이용하여 상기 제2버퍼 증폭기의 제2출력 단자의 제2출력 신호를 상기 제3액티브 로드와 상기 제4액티브 로드 중에서 어느 하나로 피드백하여 상기 제2출력 신호의 슬루 레이트를 향상시키는 제2피드백 회로를 포함한다.
상기 제1소스 라인은 홀수 번째 소스 라인들 중에서 어느 하나이고, 상기 제2소스 라인은 짝수 번째 소스 라인들 중에서 어느 하나이다. 상기 제1소스 라인과 상기 제1전하 공유 라인 사이의 접속과 상기 제2소스 라인과 상기 제2전하 공유 라인 사이의 접속은 동시에 수행된다.
본 발명의 실시 예에 따른 디스플레이 시스템은 로우 드라이버와, 소스 드라이버와, 상기 로우 드라이버와 상기 소스 드라이버에 접속된 컨트롤러(160A)를 포함하고, 상기 소스 드라이버는 제1소스 라인과, 제1스위치를 통해 상기 제1소스 라인에 접속되는 제1버퍼 증폭기 회로와, 제2스위치를 통해 상기 제1소스 라인에 접속되는 제1전하 공유 라인을 포함하고, 상기 제1버퍼 증폭기 회로는 제1액티브 로드를 갖는 제1차동 증폭기와 제2액티브 로드를 갖는 제2차동 증폭기를 포함하는 제1버퍼 증폭기와, 상기 제2스위치를 제어하는 제어 신호에 관련된 제1차동 스위치 신호들과 상기 제1버퍼 증폭기의 제1입력 신호를 이용하여 상기 제1버퍼 증폭기의 제1출력 단자의 제1출력 신호를 상기 제1액티브 로드와 상기 제2액티브 로드 중에서 어느 하나로 피드백하여 상기 제1출력 신호의 슬루 레이트를 향상시키는 제1피드백 회로를 포함한다.
본 발명의 실시 예에 따른 피드백 회로를 포함하는 버퍼 증폭기 회로는 전하 공유 작동 동안 상기 피드백 회로를 이용하여 상기 버퍼 증폭기 회로의 출력 전압의 슬루 레이트를 향상시킬 수 있는 효과가 있다.
본 발명의 실시 예에 따른 피드백 회로를 포함하는 버퍼 증폭기 회로는 전하 공유 시간을 증가시킬 수 있으므로, 상기 버퍼 증폭기 회로의 전력 소모를 줄일 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예들에 따른 디스플레이 모듈의 실시 예를 나타내는 블록도이다.
도 2는 도 1에 도시된 채널 버퍼의 블록도를 나타낸다.
도 3은 도 2에 도시된 스위치들을 제어하는 제어 신호들의 타이밍도이다.
도 4는 도 2에 도시된 제1버퍼 증폭기 회로의 블록도를 나타낸다.
도 5는 도 4에 도시된 제1버퍼 증폭기 회로의 상승 출력 신호의 파형과 하강 출력 신호의 파형을 나타낸다.
도 6은 본 발명의 실시 예들에 따른 디스플레이 모듈의 실시 예를 나타내는 블록도이다.
도 7은 도 6에 도시된 채널 버퍼의 블록도를 나타낸다.
도 8은 도 7에 도시된 스위치들을 제어하는 제어 신호들의 타이밍도이다.
도 9는 도 1 또는 도 6에 도시된 디스플레이 모듈의 작동을 설명하는 플로우 차트이다.
도 10은 도 1 또는 도 6에 도시된 디스플레이 모듈을 포함하는 데이터 처리 시스템의 블록도이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
도 1은 본 발명의 실시 예들에 따른 디스플레이 모듈의 실시 예를 나타내는 블록도이다. 도 1을 참조하면, 디스플레이 모듈(100A)은 디스플레이 패널(110), 소스 드라이버(120A), 로우 드라이버(130), 전력 원(140A), 및 타이밍 컨트롤러 (160A)를 포함할 수 있다.
디스플레이 패널(110)은 복수의 데이터 라인들, 복수의 게이트(또는 로우) 라인들, 및 복수의 픽셀들을 포함할 수 있다. 디스플레이 패널(110)은 TFT-LCD (thin film transistor-liquid crystal display), LED(light emitting diode) 디스플레이, OLED(organic LED) 디스플레이, AMOLED(active-matrix OLED) 디스플레이, 또는 플렉시블(flexible) 디스플레이로 구현될 수 있으나 이에 한정되는 것은 아니다.
예컨대, 디스플레이 패널(110)은 컬럼 반전(column inversion) 방식, Z-반전 방식, 도트(dot) 반전 방식, 또는 이들의 조합에 적합하도록 구현될 수 있다.
소스 드라이버(120A)는 컬럼 반전 방식, Z-반전 방식, 또는 도트 반전 방식에 적합한 이미지 데이터(DATA)에 해당하는 이미지 신호들(AIN)을 디스플레이 패널 (110)로 공급할 수 있다. 소스 드라이버(120A)는 집적 회로로 구현될 수 있다. 비록, 도 1에서는 하나의 소스 드라이버(120A)가 예시적으로 도시되어 있으나 복수의 소스 드라이버들이 디스플레이 패널(110)을 구동할 수도 있다.
소스 드라이버(120A)는 채널 버퍼(120-1A), 이미지 데이터 신호 처리 회로 (121), 및 스위치 신호 생성기(150A)를 포함할 수 있다.
출력 회로의 기능을 수행하는 채널 버퍼(120-1A)는 이미지 신호들(AIN)을 디스플레이 패널(110)의 데이터 라인들로 구동할 수 있다.
이미지 데이터 신호 처리 회로(121)는 이미지 데이터(DATA)를 처리하고, 채널 버퍼(120-1A)에 포함된 복수의 버퍼 증폭기 회로들에 의해 처리될 수 있는 이미지 신호들(AIN)을 생성할 수 있다. 이미지 데이터(DATA)는 RBG 포맷을 갖는 데이터, YUV 포맷을 갖는 데이터, YCbCr 포맷을 갖는 데이터 또는 YCoCg 포맷을 갖는 데이터일 수 있으나 이미지 데이터(DATA)의 포맷이 이에 한정되는 것은 아니다.
예컨대, 이미지 데이터 신호 처리 회로(121)는 디지털 이미지 데이터(DATA)에 상응하는 아날로그 이미지 신호들(AIN)을 생성할 수 있다.
스위치 신호 생성기(150A)는 제1제어 신호(CTRL1)에 기초하여 전하 공유 스위치 신호들(SW_ODD와 SW_EVEN)을 생성할 수 있다. 스위치 신호 생성기(150A)는 이미지 데이터(DATA)를 이미지 데이터 신호 처리 회로(121)로 전송할 수 있다.
게이트 드라이버(gate driver)로도 불릴 수 있는 로우 드라이버(130)는 디스플레이 패널(110)에 배치된 로우 라인들 각각을 구동할 수 있다.
소스 드라이버(120A)와 로우 드라이버(130)의 제어에 따라, 디스플레이 패널 (110)에 포함된 픽셀들은 이미지 데이터(DATA)에 상응하는 이미지를 디스플레이할 수 있다.
전력 원(140A)은 제1동작 전압(AVDD)과 공통 전압(VCOM)을 생성할 수 있다. 제1동작 전압(AVDD)은 소스 드라이버(120A)로 공급될 수 있고, 공통 전압(VCOM)은 디스플레이 패널(110)로 공급될 수 있다.
타이밍 컨트롤러(160A)는, 마스터 클락 신호(MCLK), 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 및 데이터 인에이블 신호(DE)에 응답하여, 소스 드라이버 (120A)의 동작에 필요한 제1제어 신호(CTRL1)와 로우 드라이버(130)의 동작에 필요한 제2제어 신호(CTRL2)를 생성할 수 있다.
타이밍 컨트롤러(160A)는 원본 이미지 데이터(ODATA)를 처리하고, 처리 결과에 따라 생성된 이미지 데이터(DATA)를 소스 드라이버(120A)로 전송할 수 있다.
타이밍 컨트롤러(160A)는 이미지 데이터(DATA)와 클락 신호를 직렬 인터페이스(serial interface)를 통해 소스 드라이버(120A)로 공급할 수 있다. 상기 클락 신호는 마스터 클락 신호(MCLK) 그 자체이거나 마스터 클락 신호(MCLK)와 관련된 클락 신호일 수 있으나 이에 한정되는 것은 아니다.
디스플레이 드라이버 IC(display driver integrate circuit(DDI)), 예컨대 모바일(mobile) DDI(101)는 소스 드라이버(120A), 로우 드라이버(130), 전력 원 (140A), 및 타이밍 컨트롤러(160A)를 포함할 수 있다.
도 2는 도 1에 도시된 채널 버퍼의 블록도를 나타낸다. 도 1의 스위치 신호 생성기(150A)는 도 2에 예시적으로 도시된 소스 라인들(CH1~CH4) 사이의 전하 공유 작동을 제어할 수 있는 전하 공유 스위치 신호들(SW_ODD와 SW_EVEN)을 생성할 수 있다.
스위치 신호 생성 유닛(125-1)은, 제어 신호(CTRL)에 응답하여, 스위치 신호 (SW_OUT)를 생성할 수 있다. 예컨대, 제어 신호(CTRL)는 제1제어 신호(CTRL1)에 기초하여 생성될 수 있다.
예컨대, 스위치 신호(SW_OUT)가 활성화되고 각 전하 공유 스위치 신호 (SW_ODD와 SW_EVEN)가 비활성화되면, 각 버퍼 증폭기 회로(123-1~123-4)의 각 출력 신호(OUT1~OUT4)는 각 소스 라인(CH1~CH4)을 통해 각 패드(PAD1~PAD4)로 전송될 수 있다. 각 버퍼 증폭기 회로(123-1~123-4)는 소스 드라이버 증폭기를 의미할 수 있다.
그러나 스위치 신호(SW_OUT)가 비활성화되고 각 전하 공유 스위치 신호 (SW_ODD와 SW_EVEN)가 활성화되면, 각 버퍼 증폭기 회로(123-1~123-4)의 각 출력 단자와 각 소스 라인(CH1~CH4) 사이의 접속은 분리되고, 홀수 번째 소스 라인들 (CH1과 CH3)은 제1전하 공유 라인(SL1)에 접속될 수 있고 짝수 번째 소스 라인들 (CH2와 CH4)은 제2전하 공유 라인(SL2)에 접속될 수 있다.
비록, 도 2에서는 제1전하 공유 라인(SL1)과 제2전하 공유 라인(SL2)이 서로 분리된 실시 예가 도시되어 있으나, 제1전하 공유 라인(SL1)과 제2전하 공유 라인 (SL2)은 하나의 전하 공유 라인으로 구현될 수 있다. 이때, 전하 공유 스위치 신호 (SW_ODD)와 전하 공유 스위치 신호(SW_EVEN)는 서로 동일한 신호일 수 있다.
제1전하 공유 라인(SL1)과 제2전하 공유 라인(SL2)이 서로 분리된 경우, 스위치가 제1전하 공유 라인(SL1)과 제2전하 공유 라인(SL2) 사이에 배치될 수 있다. 이때, 상기 스위치를 제어하는 스위치 신호는 스위치 신호 생성기(150A)에 의해 생성될 수 있다.
비록, 도 2에서는 스위치 신호 생성 유닛(125-1)이 채널 버퍼(120-1A)의 내부에 배치된 실시 예가 도시되어 있으나, 스위치 신호 생성 유닛(125-1)은 채널 버퍼(120-1A)의 외부에 배치될 수 있다.
채널 버퍼(120-1A)는 복수의 버퍼 증폭기 회로들(123-1~123-4), 제1스위치 어레이(SA1), 제2스위치 어레이(SA2), 제1전하 공유 라인(SL1), 제2전하 공유 라인 (SL2), 복수의 소스 라인들(또는 전송 라인들; CH1~CH6), 및 복수의 출력 패드들 (PAD1~PAD4)을 포함할 수 있다.
각 버퍼 증폭기 회로(123-1~123-4)는 이미지 데이터 신호 처리 회로(121)로부터 출력된 각 이미지 신호(AIN1~AIN4)를 버퍼링할 수 있다.
비록, 도 2에서는 4개의 버퍼 증폭기 회로들(123-1~123-4)의 도시되어 있으나 이는 예시적인 것에 불과하다. 각 버퍼 증폭기 회로(123-1~123-4)는 단위 이득 버퍼(unit gain buffer)로 구현될 수 있으나 이에 한정되는 것은 아니다.
복수의 버퍼 증폭기 회로들(123-1~123-4) 중에서 홀수 번째 버퍼들(123-1과 123-3) 각각은 제1극성을 갖는 이미지 신호들(AIN1과 AIN3) 각각을 버퍼링할 수 있다. 복수의 버퍼 증폭기 회로들(123-1~123-4) 중에서 짝수 번째 버퍼들(123-2와 123-4) 각각은 제2극성을 갖는 이미지 신호들(AIN2과 AIN4) 각각을 버퍼링할 수 있다.
각 버퍼 증폭기 회로(123-1~123-4)는 제1동작 전압(AVDD)과 접지 전압(VSS) 사이에서 스윙(swing)하는 각 이미지 신호(AIN1~AIN4)를 출력할 수 있다. 예컨대, 제1극성과 제2극성 중에서 어느 하나는 공통 전압(VCOM)보다 높은 전압을 의미할 수 있고, 상기 제1극성과 상기 제2극성 중에서 다른 하나는 공통 전압(VCOM)보다 낮은 전압을 의미할 수 있다.
각 버퍼 증폭기 회로(123-1~123-4)의 구조와 작동은 동일 또는 유사하므로, 제1버퍼 증폭기 회로(123-1)의 구조와 작동이 도 3부터 도 5를 참조하여 대표적으로 설명될 것이다.
전하 공유 작동 동안, 제1버퍼 증폭기 회로(123-1)는 차동 전하 공유 스위치 신호들(SW_ODD와 SW_ODDb)과 입력 신호(AIN1)를 이용하여 입력 신호(AIN1)를 버퍼링하고, 빠른 슬루 레이트를 갖는 출력 신호(OUT1)를 생성할 수 있다.
상기 전하 공유 작동 동안, 제2버퍼 증폭기 회로(123-2)는 차동 전하 공유 스위치 신호들(SW_EVEN과 SW_EVENb)과 입력 신호(AIN2)를 이용하여 입력 신호 (AIN2)를 버퍼링하고, 빠른 슬루 레이트를 갖는 출력 신호(OUT2)를 생성할 수 있다.
상기 전하 공유 작동 동안, 제3버퍼 증폭기 회로(123-3)는 차동 전하 공유 스위치 신호들(SW_ODD와 SW_ODDb)과 입력 신호(AIN3)를 이용하여 입력 신호(AIN3)를 버퍼링하고, 빠른 슬루 레이트를 갖는 출력 신호(OUT3)를 생성할 수 있다.
상기 전하 공유 작동 동안, 제4버퍼 증폭기 회로(123-4)는 차동 전하 공유 스위치 신호들(SW_EVEN과 SW_EVENb)과 입력 신호(AIN4)를 이용하여 입력 신호 (AIN4)를 버퍼링하고, 빠른 슬루 레이트를 갖는 출력 신호(OUT4)를 생성할 수 있다.
제1스위치 어레이(SA1)는 복수의 제1스위치들을 포함하고, 스위치 신호 (SW_OUT)에 응답하여 각 버퍼 증폭기 회로(123-1~123-4)의 출력 단자와 각 소스 라인(CH1~CH4) 사이의 접속과 분리를 제어할 수 있다.
예컨대, 각 프레임(1FRAME과 2FRAME)의 액티브 구간(ACT) 동안(또는, 이미지 디스플레이 구간 동안), 스위치 신호(SW_OUT)는 활성화되고, 이에 따라 제1스위치 어레이(SA1)에 포함된 복수의 제1스위치들 각각은 각 버퍼 증폭기 회로(123-1~123-4)의 출력 단자와 각 소스 라인(CH1~CH6)을 접속할 수 있다.
그러나 전하 공유 구간(HB 또는 VB) 동안, 스위치 신호(SW_OUT)는 비활성화된다. 따라서 제1스위치 어레이(SA1)에 포함된 복수의 제1스위치들 각각에 의해, 각 버퍼 증폭기 회로(123-1~123-4)의 출력 단자와 각 소스 라인(CH1~CH4)은 서로 분리될 수 있다. 예컨대, 전하 공유 구간(HB 또는 VB)은 라인들 사이의 구간(HB) 또는 프레임들 사이의 구간(VB)을 의미할 수 있다.
도 3에 도시된 바와 같이, 스위치 신호(SW_OUT)의 위상과 전하 공유 스위치 신호(SW_ODD 및/또는 SW_EVEN)의 위상은 서로 반대일 수 있다.
예컨대, 각 전하 공유 스위치 신호(SW_ODD와 SW_EVEN)는 라인(line)이 바뀔 때마다 또는 프레임(frame)이 바뀔 때마다 일정시간 동안만 활성화될 수 있다. 도 3에서, "1-H"는 하나의 라인 시간(1-line time)을 의미할 수 있다.
실시 예에 따라, 전하 공유 구간(HB 또는 VB)은 수평 블랭크 구간 (horizontal blank interval; HB) 또는 수직(vertical) 블랭크 구간(VB)을 의미할 수 있다. 여기서, 수평 블랭크 구간(HB)은 현재 라인과 다음 라인 사이의 시간 차이를 의미할 수 있고, 수직 블랭크 구간(VB)은 현재 프레임의 마지막 라인과 다음 프레임의 첫 번째 라인 사이의 시간 차이를 의미할 수 있다.
제2스위치 어레이(SA2)는 제1스위치 그룹과 제2스위치 그룹을 포함할 수 있다. 상기 제1스위치 그룹은 복수의 제1서브(또는 홀수 번째)-스위치들을 포함할 수 있다. 제1전하 공유 스위치 신호(SW_ODD)에 응답하여, 상기 복수의 제1서브-스위치들 각각은 제1전하 공유 라인(SL1)과 복수의 소스 라인들(CH1~CH4) 중에서 홀수 번째 소스 라인들(CH1과 CH3) 각각의 접속을 제어할 수 있다.
상기 제2스위치 그룹은 복수의 제2서브(또는 짝수 번째)-스위치들을 포함한다. 제2전하 공유 스위치 신호(SW_EVEN)에 응답하여, 상기 복수의 제2서브-스위치들 각각은 제2전하 공유 라인(SL2)과 복수의 소스 라인들(CH1~CH4) 중에서 짝수 번째 소스 라인들(CH2와 CH4) 각각의 접속을 제어할 수 있다.
예컨대, 제1전하 공유 라인(SL1)과 제2전하 공유 라인(SL2)은 서로 분리되고 플로팅(floating) 상태일 수 있다. 복수의 소스 라인들(CH1~CH4)에 접속된 복수의 출력 패드들(PAD1~PAD4)은 디스플레이 패널(110)의 복수의 데이터 라인들에 접속될 수 있다.
제1전하 공유 스위치 신호(SW_ODD)와 제2전하 공유 스위치 신호(SW_EVEN)는 동시에 활성화될 수도 있고 서로 다른 타이밍에 활성화될 수 있다. 전하 공유 구간 (HB와 VB)에서, 제1전하 공유 스위치 신호(SW_ODD)와 제2전하 공유 스위치 신호 (SW_EVEN) 중에서 어느 하나만 활성화될 수 있다.
각 프레임(1FRAME과 2FRAME) 동안, 동일한 극성을 갖는 이미지 신호들 각각을 전송하는 소스 라인들 각각의 전하는 서로 공유될 수 있다. 본 명세서에서, 각 소스 라인(CH1~CH4)은 각 버퍼 증폭기 회로(123-1~123-4)의 각 출력 신호 (OUT1~OUT4)를 각 출력 패드(PAD1~PAD4)로 전송하는 신호 라인을 의미할 수 있다. 상기 소스 라인은 채널(channel)로도 불릴 수 있다.
도 2에서는 설명의 편의를 위해, 소스 드라이버(120A)의 소스 라인과 디스플레이 패널(110)의 데이터 라인을 전기적으로 접속하는 접속 수단(connection means)으로서 출력 패드라는 용어가 사용되나 상기 출력 패드는 예시적인 것에 불과하다. 따라서 상기 접속 수단의 명칭과 구조는 다양하게 변경될 수 있다.
전하 공유 동작이 필요한 경우, 각 전하 공유 구간(HB 및/또는 VB)에서, 각 버퍼 증폭기 회로(123-1~123-4)의 출력 단자와 각 소스 라인(CH1~CH4)은 서로 분리되고, 제1전하 공유 라인(SL1)과 홀수 번째 소스 라인들(CH1과 CH3)은 서로 접속되고, 제2전하 공유 라인(SL2)과 짝수 번째 소스 라인들(CH2와 CH4)은 서로 접속된다(S120).
즉, 제1전하 공유 라인(SL1)을 이용하여 제1극성을 갖는 이미지 신호들(예컨대, AIN1과 AIN3)을 전송하는 홀수 번째 소스 라인들(CH1과 CH3)에 대한 전하 공유 작동이 수행될 수 있고, 제2전하 공유 라인(SL2)을 이용하여 제2극성을 갖는 이미지 신호들(예컨대, AIN2와 AIN4)을 전송하는 짝수 번째 소스 라인들(CH2와 CH4)에 대한 전하 공유 동작이 수행될 수 있다.
도 3은 도 2에 도시된 스위치들을 제어하는 제어 신호들의 타이밍도이다. 도 3을 참조하면, 적어도 하나의 전하 공유 스위치 신호(SW_ODD 및/또는 SW_EVEN)는 집합적으로(collectively) 전하 공유 스위치 신호(CSEN)로 표시될 수 있고, 적어도 하나의 상보 전하 공유 스위치 신호(SW_ODDb 및/또는 SW_EVENb)는 집합적으로 상보 전하 공유 스위치 신호(CSENb)로 표시될 수 있다. 전하 공유 스위치 신호들(SW_ODD와 SW_ODDb)은 차동 신호들 또는 상보 신호들일 수 있고, 전하 공유 스위치 신호들 (SW_EVEN와 SW_EVENb)은 차동 신호들 또는 상보 신호들일 수 있다.
도 4는 도 2에 도시된 제1버퍼 증폭기 회로의 블록도를 나타낸다. 도 1부터 도 4를 참조하면, 버퍼 증폭기 회로(123-1)는 버퍼 증폭기(124-A)와 피드백 회로 (124-B)를 포함할 수 있다.
버퍼 증폭기(124-A)는 제1액티브 로드(124-5)를 갖는 제1차동 증폭기(124-1)와 제2액티브 로드(127-7)를 갖는 제2차동 증폭기(124-3)를 포함할 수 있다.
제1차동 증폭기(124-1)의 NMOS 트랜지스터들(N11과 N12)은 입력 신호들(AIN1과 OUT1)의 차이를 증폭하고, 증폭된 제1차동 신호들을 제1액티브 로드(124-5)로 출력할 수 있다. 제1액티브 로드(124-5)에 포함된 MOS 트랜지스터들(P4~P7)은 PMOS 트랜지스터들로 구현될 수 있다. MOS 트랜지스터들(P4~P7)은 전류 소싱(current sourcing)을 위한 전류 미러(current morror)를 형성할 수 있다. 제2바이어스 전압 (VB2)은 PMOS 트랜지스터들(P6과 P7) 각각의 게이트로 공급될 수 있다.
제6바이어스 전압(VB6)은 제1차동 증폭기(124-1)의 테일(tail)에 접속된 NMOS 트랜지스터(N10)로 공급될 수 있다.
제2차동 증폭기(124-3)의 PMOS 트랜지스터들(P11과 P12)은 입력 신호들(AIN1과 OUT1)의 차이를 증폭하고, 증폭된 제2차동 신호들을 제2액티브 로드(124-7)로 출력할 수 있다. 제2액티브 로드(124-7)에 포함된 MOS 트랜지스터들(N4~N7)은 NMOS 트랜지스터들로 구현될 수 있다. MOS 트랜지스터들(N4~N7)은 전류 싱킹(current sinking)을 위한 전류 미러를 형성할 수 있다. 제2바이어스 전압(VB4)은 NMOS 트랜지스터들(N6과 N7) 각각의 게이트로 공급될 수 있다.
제1바이어스 전압(VB1)은 제2차동 증폭기(124-3)의 테일(tail)에 접속된 PMOS 트랜지스터(P10)로 공급될 수 있다.
바이어스 회로는 제1액티브 로드(124-5)에 접속된 노드들(ND2와 ND4)과 제2액티브 로드(124-7)에 접속된 노드들(ND3과 ND5) 사이에 접속될 수 있다. 상기 바이어스 회로는 MOS 트랜지스터들(P8, P9, N8, 및 N9)을 포함할 수 있다. 제3바이어스 전압(VB3)은 PMOS 트랜지스터들(P8과 P9) 각각의 게이트로 공급될 수 있고, 제5바이어스 전압(VB5)은 NMOS 트랜지스터들(N8과 N9) 각각의 게이트로 공급될 수 있다.
직렬로 접속된 커패시터들(C1과 C2)은 노드들(ND6과 ND7) 사이에 접속될 수 있다. 버퍼 증폭기(124-A)는 제1액티브 로드(124-5)의 출력 신호, 예컨대 노드 (ND2)의 전압에 응답하여 출력 신호(OUT1)를 제1전압(SV1)으로 풀-업하는 풀-업 회로(P1)와, 제2액티브 로드(124-7)의 출력 신호, 예컨대 노드(ND3)의 전압에 응답하여 출력 신호(OUT1)를 제2전압(SV2)으로 풀-다운하는 풀-다운 회로(N1)를 포함할 수 있다. 풀-업 회로(P1)는 소싱 회로를 의미할 수 있고, 풀-다운 회로(N1)는 싱킹 회로를 의미할 수 있다. 예컨대, 제1전압(SV1)은 제1작동 전압(AVDD)을 의미할 수 있고, 제2전압(SV2)은 접지 전압을 의미할 수 있다.
피드백 회로(124-B)는 차동 전하 공유 스위치 신호들(CSEN 및 CSENb)과 버퍼 증폭기(124-A)의 입력 신호(AIN1)를 이용하여 버퍼 증폭기(124-A)의 출력 단자(ND1)의 출력 신호(OUT1)를 제1액티브 로드(124-5)와 제2액티브 로드(124-7) 중에서 어느 하나로 피드백하여 출력 신호(OUT1)의 슬루 레이트(slew rate)를 향상시킬 수 있다.
피드백 회로(124-B)는 제1전송 회로(PATH1)와 제2전송 회로(PATH2)를 포함할 수 있다. 예컨대, 제1전송 회로(PATH1)는 제1피드백 회로 또는 제1전송 경로를 의미할 수 있고, 제1전송 회로(PATH1)는 차동 전하 공유 스위치 신호들(CSEN 및 CSENb) 중에서 어느 하나, 예컨대 상보 전하 공유 스위치 신호(CESNb)와 입력 신호(AIN1)에 응답하여 출력 신호(OUT1)를 제1액티브 로드(124-5)로 전송(또는 피드백)할 수 있다.
제2전송 회로(PATH2)는 제2피드백 회로 또는 제2전송 경로를 의미할 수 있고, 제2전송 회로(PATH2)는 차동 전하 공유 스위치 신호들(CSEN 및 CSENb) 중에서 다른 하나, 예컨대 전하 공유 스위치 신호(CSEN)와 입력 신호(AIN1)에 응답하여 출력 신호(OUT1)를 제2액티브 로드(124-7)로 전송(또는 피드백)할 수 있다.
제1전송 회로(PATH1)는 출력 단자(ND1)와 노드(ND4) 사이에 직렬로 접속된 스위치들(P2와 P3)을 포함할 수 있다. 예컨대, 스위치들(P2와 P3) 각각은 PMOS 트랜지스터로 구현될 수 있다. 상보 전하 공유 스위치 신호(CSENb)는 PMOS 트랜지스터(P2)의 게이트로 공급될 수 있고, 입력 신호(AIN1)는 PMOS 트랜지스터(P3)의 게이트로 공급될 수 있다.
제2전송 회로(PATH2)는 출력 단자(ND1)와 노드(ND5) 사이에 직렬로 접속된 스위치들(N2와 N3)을 포함할 수 있다. 예컨대, 스위치들(N2와 N3) 각각은 NMOS 트랜지스터로 구현될 수 있다. 전하 공유 스위치 신호(CSEN)는 NMOS 트랜지스터(N2)의 게이트로 공급될 수 있고, 입력 신호(AIN1)는 NMOS 트랜지스터(N3)의 게이트로 공급될 수 있다.
예컨대, MOS 트랜지스터들(N3와 P3)은 입력 신호(AIN1)와 출력 신호(OUT1)를 비교하는 비교기로서 작동할 수 있다. 예컨대, 버퍼 증폭기(124-A)의 입력 신호 (AIN1)가 상승할 때(즉, 출력 신호(OUT1)가 상승할 때) NMOS 트랜지스터(N3)는 턴-온 되고, 버퍼 증폭기(124-A)의 입력 신호(AIN1)가 하강할 때(즉, 출력 신호(OUT1)가 하강할 때) PMOS 트랜지스터(P3)가 턴-온 된다.
MOS 트랜지스터들(N2와 P2)은 전하 공유 작동이 수행될 때 인에이블되는 제어 트랜지스터들이다.
전하 공유 구간(예컨대, CSEN=H 및 CSENb=L)에서, 입력 신호(AIN1)가 상승할 때(즉, 출력 신호(OUT1)가 상승할 때 또는 버퍼 증폭기(124-A)로부터 출력될 출력 신호(OUT1)가 하이 레벨일 때), 제2전송 회로(PATH2)가 인에이블되므로 출력 신호(OUT1)는 제2전송 회로(PATH2)를 통해 노드(ND5)로 전송된다.
따라서, 제2액티브 로드(124-7)에 포함된 NMOS 트랜지스터들(N4와 N5) 각각의 게이트 전압이 증가하므로, NMOS 트랜지스터(N4)는 턴-온 된다. 따라서, 노드(ND2)의 전압은 턴-온 된 MOS 트랜지스터들(P8, N8, N6, 및 N4)을 통해 빠르게 접지 전압의 레벨로 하강한다. 이때, 커패시터들(C1과 C2)에 충전된 전하는 턴-온 된 MOS 트랜지스터(N4) 통해 접지로 빠르게 방전될 수 있다.
노드(ND2)의 전압이 빠르게 낮아짐에 따라, PMOS 트랜지스터(P1)는 빠르게 턴 온 된다. 따라서, 출력 신호(OUT1)는 제1전압(SV1=AVDD)로 빠르게 상승(또는 풀-업) 된다. 즉, 출력 신호(OUT1)의 상승 슬루(rising slew)는 빨라진다.
전하 공유 구간(예컨대, CSEN=H 및 CSENb=L)에서, 입력 신호(AIN1)가 하강할 때(즉, 출력 신호(OUT1)가 하강할 때 또는 버퍼 증폭기(124-A)로부터 출력될 출력 신호(OUT1)가 로우 레벨일 때), 제1전송 회로(PATH1)가 인에이블되므로 출력 신호 (OUT1)는 제1전송 회로(PATH1)를 통해 노드(ND4)로 전송된다.
따라서, 제1액티브 로드(124-5)에 포함된 PMOS 트랜지스터들(P4와 P5) 각각의 게이트 전압이 하강하므로, PMOS 트랜지스터(P4)는 턴-온 된다. 따라서, 노드 (ND2)의 전압은 빠르게 제1전압(SV1-AVDD)으로 상승한다. 이때, 커패시터들(C1과 C2)은 턴-온된 PMOS 트랜지스터(P4) 통해 빠르게 충전될 수 있다.
입력 신호(AIN1)가 하강함에 따라, PMOS 트랜지스터(P12)는 턴-온 되므로, 각 노드(ND3과 ND7)의 전압이 상승한다. NMOS 트랜지스터(N1)이 빠르게 턴 온 되므로, 출력 신호(OUT1)는 접지 전압(SV2=VSS)로 빠르게 하강(또는 풀-다운) 된다. 즉, 출력 신호(OUT1)의 하강 슬루(falling slew)는 빨라진다.
상술한 바와 같이, 제1액티브 로드(124-5)는 출력 신호(OUT1)의 하강 슬루 레이트를 향상시킬 수 있고, 제2액티브 로드(124-7)는 출력 신호(OUT1)의 상승 슬루 레이트를 향상시킬 수 있다.
제1액티브 로드(124-5)는 PMOS 트랜지스터들(P4~P7)을 포함할 수 있고, 제1전송 회로(PATH1)를 통해 노드(ND4)로 공급(또는 피드백)되는 버퍼 증폭기(124-A)의 출력 신호(OUT1)는 PMOS 트랜지스터들(P4와 P5) 각각의 게이트 전압을 제어하여 출력 신호(OUT1)의 하강 슬루(falling slew)를 빠르게 할 수 있다.
제2액티브 로드(124-7)는 NMOS 트랜지스터들(N4~N7)을 포함할 수 있고, 제2전송 회로(PATH2)를 통해 노드(ND5)로 공급(또는 피드백)되는 버퍼 증폭기(124-A)의 출력 신호(OUT1)는 NMOS 트랜지스터들(P4와 P5) 각각의 게이트 전압을 제어하여 출력 신호(OUT1)의 상승 슬루(rising slew)를 빠르게 할 수 있다.
도 5는 도 4에 도시된 제1버퍼 증폭기 회로의 상승 출력 신호의 파형과 하강 출력 신호의 파형을 나타낸다. 도 5의 (a)는 전하 공유 구간(예컨대, CSEN=H 및 CSENb=L)에서, 입력 신호(AIN1)가 상승할 때, 출력 신호(OUT1)의 파형을 나타내고, 도 5의 (b)는 전하 공유 구간(예컨대, CSEN=H 및 CSENb=L)에서, 입력 신호(AIN1)가 하강할 때, 출력 신호(OUT1)의 파형을 나타낸다.
도 6은 본 발명의 실시 예들에 따른 디스플레이 모듈의 실시 예를 나타내는 블록도이다. 소스 드라이버(120B)와 전력 원(140B)을 제외하면, 도 1의 디스플레이 모듈(100A)의 구조와 작동은 도 6의 디스플레이 모듈(100B)의 구조와 작동과 동일 또는 유사하다.
전력 원(140B)은 제1동작 전압(AVDD), 제2동작 전압(HAVDD), 및 공통 전압 (VCOM)을 생성할 수 있다. 제1동작 전압(AVDD)과 제2동작 전압(HAVDD)은 소스 드라이버(120B)로 공급될 수 있다.
소스 드라이버(120B)는 채널 버퍼(120-1B), 이미지 데이터 신호 처리 회로 (121), 및 스위치 신호 생성기(150B)를 포함할 수 있다. 스위치 신호 생성기(150B)는 전하 공유 스위치 신호들(SW_ODD와 SW_EVEN)을 생성할 수 있다.
도 7은 도 6에 도시된 채널 버퍼의 블록도를 나타내고, 도 8은 도 7에 도시된 스위치들을 제어하는 제어 신호들의 타이밍도이다.
스위치 신호 생성 유닛(125-2)은 제어 신호(CTRL)에 응답하여 스위치 신호들 (SW_OUTP와 SW_OUTN)을 생성할 수 있다.
버퍼 증폭기 회로들(123-1~123-4) 중에서 홀수 번째 버퍼 증폭기 회로들 (123-1과 123-3) 각각은 제1동작 전압(AVDD)과 제2동작 전압(HAVDD) 사이에서 스윙하는 출력 신호(OUT1과 OUT3)를 출력할 수 있다.
버퍼 증폭기 회로들(123-1~123-4) 중에서 짝수 번째 버퍼 증폭기 회로들 (123-2와 123-4) 각각은 제2동작 전압(HAVDD)과 접지 전압(VSS) 사이에서 스윙하는 출력 신호(OUT2와 OUT4)를 출력할 수 있다. 예컨대, 제2동작 전압(HAVDD)은 제1동작 전압(AVDD)의 절반(half)일 수 있으나 이에 한정되는 것은 아니다.
제1스위치 어레이(SA1')는 복수의 스위치들을 포함하고, 스위치 신호들 (SW_OUTP와 SW_OUTN)에 응답하여 각 홀수 번째 버퍼 증폭기 회로(123-1과 123-3)의 출력 신호를 각 홀수 번째 소스 라인(CH1과 CH3)으로 전송하거나 각 짝수 번째 소스 라인(CH2와 CH4)으로 전송할 수 있다.
또한, 제1스위치 어레이(SA1')는, 스위치 신호들(SW_OUTP와 SW_OUTN)에 응답하여, 각 짝수 번째 버퍼(123-2와 123-4)의 출력 신호를 각 홀수 번째 소스 라인 (CH1과 CH3)으로 전송하거나 각 짝수 번째 소스 라인(CH2와 CH4)으로 전송할 수 있다.
도 8에 도시된 바와 같이, 각 스위치 신호(SW_ODD와 SW_EVEN)는 각 전하 공유 구간(VB)에서 활성화되므로, 각 소스 라인(CH1~CH4)의 전하는 서로 공유될 수 있다. 각 스위치 신호(SW_ODD와 SW_EVEN)는 동시에 활성화될 수 있다.
도 9는 도 1 또는 도 6에 도시된 디스플레이 모듈의 작동을 설명하는 플로우 차트이다. 도 1부터 도 9를 참조하면, 전하 공유 작동이 수행되고(S110의 YES), 버퍼 증폭기 회로(예컨대, 123-1)의 출력 신호(OUT1)가 상승할 때(S120의 YES), 버퍼 증폭기 회로(예컨대, 123-1)는 제2차동 증폭기(124-3)의 제2액티브 로드(124-7)를 제어할 수 있다(S130). 따라서, 버퍼 증폭기 회로(예컨대, 123-1)는 도 5의 (a)에 도시된 바와 같이 출력 신호(OUT1)의 상승 슬루 레이트를 향상시킬 수 있다(S140).
전하 공유 작동이 수행되고(S110의 YES), 버퍼 증폭기 회로(예컨대, 123-1)의 출력 신호(OUT1)가 하강할 때(S120의 NO), 버퍼 증폭기 회로(예컨대, 123-1)는 제1차동 증폭기(124-1)의 제1액티브 로드(124-5)를 제어할 수 있다(S135). 따라서, 버퍼 증폭기 회로(예컨대, 123-1)는 도 5의 (b)에 도시된 바와 같이 출력 신호 (OUT1)의 하강 슬루 레이트를 향상시킬 수 있다(S145).
전하 공유 작동이 수행되지 않을 때(S110의 NO), 예컨대, 출력 신호(OUT1)가 제1전압(SV1=AVDD 또는 SV1=HAVDD)일 때 또는 출력 신호(OUT1)가 제2전압 (SV2=HAVDD 또는 SV2=VSS)일 때, 버퍼 증폭기 회로(예컨대, 123-1)는 출력 신호 (OUT1)를 디스플레이(110)로 출력할 수 있다.
도 10은 도 1 또는 도 6에 도시된 디스플레이 모듈을 포함하는 데이터 처리 시스템의 블록도이다. 도 1부터 도 10을 참조하면, 모바일 장치(300)는 호스트 (310)와 디스플레이 모듈(100A 또는 100B, 집합적으로 "100")을 포함할 수 있다.
호스트(310)는 CPU(311)와 디스플레이 컨트롤러(315)를 포함할 수 있다. 호스트(310)는 집적 회로, 시스템 온 칩(system on chip(SoC)), 애플리케이션 프로세서(application processor(AP)) 또는 모바일 애플리케이션 프로세서(mobile AP)로 구현될 수 있으나 이에 한정되는 것은 아니다.
CPU(311)는 버스(313)를 통하여 디스플레이 컨트롤러(315)의 작동을 제어할 수 있다. 디스플레이 컨트롤러(315)는 디스플레이 모듈(100)의 작동을 제어할 수 있다. 예컨대, 디스플레이 컨트롤러(315)는 타이밍 컨트롤러(160A)의 동작을 제어할 수 있다.
모바일 장치(300)는 랩탑 컴퓨터(laptop computer), 이동 전화기, 스마트 폰 (smart phone), 태블릿(tablet) PC, PDA(personal digital assistant), EDA (enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player), PND(personal navigation device 또는 portable navigation device), 휴대용 게임 콘솔(handheld game console), e-북(e-book), 모바일 인터넷 장치(mobile internet device(MID)), IoT(internet of things) 장치 또는 IoE(internet of everything) 장치로 구현될 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100A, 100B, 100; 디스플레이 모듈
120-1A, 120-1B: 소스 드라이버
123-1: 버퍼 증폭기 회로
124-A: 버퍼 증폭기
124-B: 피드백 회로
124-1: 제1차동 증폭기
124-3: 제2차동 증폭기
124-5: 제1액티브 로드
124-7: 제2액티브 로드
PATH1: 제1전송 회로
PATH2: 제2전송 회로
P1: 풀-업 회로
N1: 풀-다운 회로

Claims (20)

  1. 제1액티브 로드를 갖는 제1차동 증폭기와 제2액티브 로드를 갖는 제2차동 증폭기를 포함하는 버퍼 증폭기; 및
    차동 스위치 신호들과 상기 차동 스위치 신호들와 상이한 상기 버퍼 증폭기의 입력 신호로 게이팅되는 트랜지스터를 통해 상기 버퍼 증폭기의 출력 단자의 출력 신호를 상기 제1액티브 로드와 상기 제2액티브 로드 중에서 어느 하나로 직접 피드백하여 상기 출력 신호의 슬루 레이트를 향상시키는 피드백 회로를 포함하는 버퍼 증폭기 회로.
  2. 제1항에 있어서, 상기 피드백 회로는,
    상기 차동 스위치 신호들 중에서 어느 하나와 상기 입력 신호에 응답하여 상기 출력 신호를 상기 제1액티브 로드로 전송하는 제1전송 회로; 및
    상기 차동 스위치 신호들 중에서 다른 하나와 상기 입력 신호에 응답하여 상기 출력 신호를 상기 제2액티브 로드로 전송하는 제2전송 회로를 포함하는 버퍼 증폭기 회로.
  3. 제1항에 있어서,
    상기 제1액티브 로드는 상기 출력 신호의 하강 슬루 레이트를 향상시키고,
    상기 제2액티브 로드는 상기 출력 신호의 상승 슬루 레이트를 향상시키는 버퍼 증폭기 회로.
  4. 제3항에 있어서,
    상기 제1액티브 로드는 PMOS 트랜지스터들을 포함하고 상기 버퍼 증폭기의 상기 출력 신호는 상기 PMOS 트랜지스터들 각각의 게이트 전압을 제어하여 상기 하강 슬루 레이트를 향상시키고,
    상기 제2액티브 로드는 NMOS 트랜지스터들을 포함하고 상기 버퍼 증폭기의 상기 출력 신호는 상기 NMOS 트랜지스터들 각각의 게이트 전압을 제어하여 상기 상승 슬루 레이트를 향상시키는 버퍼 증폭기 회로.
  5. 제3항에 있어서, 상기 버퍼 증폭기는,
    상기 제1액티브 로드의 출력 신호에 응답하여 상기 출력 신호를 제1전압으로 풀-업하는 풀-업 회로; 및
    상기 제2액티브 로드의 출력 신호에 응답하여 상기 출력 신호를 제2전압으로 풀-다운하는 풀-다운 회로를 포함하는 버퍼 증폭기 회로.
  6. 제1소스 라인;
    제1스위치를 통해 상기 제1소스 라인에 접속되는 제1버퍼 증폭기 회로;
    제2스위치를 통해 상기 제1소스 라인에 접속되는 제1전하 공유 라인을 포함하고,
    상기 제1버퍼 증폭기 회로는,
    제1액티브 로드를 갖는 제1차동 증폭기와 제2액티브 로드를 갖는 제2차동 증폭기를 포함하는 제1버퍼 증폭기; 및
    상기 제2스위치를 제어하는 제어 신호에 관련된 제1차동 스위치 신호들과 상기 제1버퍼 증폭기의 제1입력 신호를 이용하여 상기 제1버퍼 증폭기의 제1출력 단자의 제1출력 신호를 상기 제1액티브 로드와 상기 제2액티브 로드 중에서 어느 하나로 피드백하여 상기 제1출력 신호의 슬루 레이트를 향상시키는 제1피드백 회로를 포함하는 소스 드라이버.
  7. 제6항에 있어서, 상기 제1피드백 회로는,
    상기 제1차동 스위치 신호들 중에서 어느 하나와 상기 제1입력 신호에 응답하여 상기 제1출력 신호를 상기 제1액티브 로드로 전송하는 제1전송 회로; 및
    상기 제1차동 스위치 신호들 중에서 다른 하나와 상기 제1입력 신호에 응답하여 상기 제1출력 신호를 상기 제2액티브 로드로 전송하는 제2전송 회로를 포함하는 소스 드라이버.
  8. 제6항에 있어서,
    상기 제1액티브 로드는 상기 제1출력 신호의 하강 슬루 레이트를 향상시키고,
    상기 제2액티브 로드는 상기 제1출력 신호의 상승 슬루 레이트를 향상시키는 소스 드라이버.
  9. 제8항에 있어서,
    상기 제1액티브 로드는 PMOS 트랜지스터들을 포함하고 상기 제1버퍼 증폭기의 상기 제1출력 신호는 상기 PMOS 트랜지스터들 각각의 게이트 전압을 제어하여 상기 하강 슬루 레이트를 향상시키고,
    상기 제2액티브 로드는 NMOS 트랜지스터들을 포함하고 상기 제1버퍼 증폭기의 상기 제1출력 신호는 상기 NMOS 트랜지스터들 각각의 게이트 전압을 제어하여 상기 상승 슬루 레이트를 향상시키는 소스 드라이버.
  10. 제8항에 있어서, 상기 제1버퍼 증폭기는,
    상기 제1액티브 로드의 출력 신호에 응답하여 상기 제1출력 신호를 제1전압으로 풀-업하는 풀-업 회로; 및
    상기 제2액티브 로드의 출력 신호에 응답하여 상기 제1출력 신호를 제2전압으로 풀-다운하는 풀-다운 회로를 포함하는 소스 드라이버.
  11. 제6항에 있어서,
    제2소스 라인;
    제3스위치를 통해 상기 제2소스 라인에 접속되는 제2버퍼 증폭기 회로;
    제4스위치를 통해 상기 제2소스 라인에 접속되는 제2전하 공유 라인을 더 포함하고,
    상기 제2버퍼 증폭기 회로는,
    제3액티브 로드를 갖는 제3차동 증폭기와 제4액티브 로드를 갖는 제4차동 증폭기를 포함하는 제2버퍼 증폭기; 및
    상기 제4스위치를 제어하는 제어 신호에 관련된 제2차동 스위치 신호들과 상기 제2버퍼 증폭기의 제2입력 신호를 이용하여 상기 제2버퍼 증폭기의 제2출력 단자의 제2출력 신호를 상기 제3액티브 로드와 상기 제4액티브 로드 중에서 어느 하나로 피드백하여 상기 제2출력 신호의 슬루 레이트를 향상시키는 제2피드백 회로를 포함하는 소스 드라이버.
  12. 제11항에 있어서,
    상기 제1소스 라인은 홀수 번째 소스 라인들 중에서 어느 하나이고,
    상기 제2소스 라인은 짝수 번째 소스 라인들 중에서 어느 하나인 소스 드라이버.
  13. 제11항에 있어서.
    상기 제1소스 라인과 상기 제1전하 공유 라인 사이의 접속과 상기 제2소스 라인과 상기 제2전하 공유 라인 사이의 접속은 동시에 수행되는 소스 드라이버.
  14. 로우 드라이버;
    소스 드라이버; 및
    상기 로우 드라이버와 상기 소스 드라이버에 접속된 컨트롤러를 포함하고,
    상기 소스 드라이버는,
    제1소스 라인;
    제1스위치를 통해 상기 제1소스 라인에 접속되는 제1버퍼 증폭기 회로;
    제2스위치를 통해 상기 제1소스 라인에 접속되는 제1전하 공유 라인을 포함하고,
    상기 제1버퍼 증폭기 회로는,
    제1액티브 로드를 갖는 제1차동 증폭기와 제2액티브 로드를 갖는 제2차동 증폭기를 포함하는 제1버퍼 증폭기; 및
    상기 제2스위치를 제어하는 제어 신호에 관련된 제1차동 스위치 신호들과 상기 제1버퍼 증폭기의 제1입력 신호를 이용하여 상기 제1버퍼 증폭기의 제1출력 단자의 제1출력 신호를 상기 제1액티브 로드와 상기 제2액티브 로드 중에서 어느 하나로 피드백하여 상기 제1출력 신호의 슬루 레이트를 향상시키는 제1피드백 회로를 포함하는 디스플레이 시스템.
  15. 제14항에 있어서,
    상기 제1피드백 회로는,
    상기 제1차동 스위치 신호들 중에서 어느 하나와 상기 제1입력 신호에 응답하여 상기 제1출력 신호를 상기 제1액티브 로드로 전송하는 제1전송 회로; 및
    상기 제1차동 스위치 신호들 중에서 다른 하나와 상기 제1입력 신호에 응답하여 상기 제1출력 신호를 상기 제2액티브 로드로 전송하는 제2전송 회로를 포함하는 디스플레이 시스템.
  16. 제14항에 있어서,
    상기 제1액티브 로드는 상기 제1출력 신호의 하강 슬루 레이트를 향상시키고,
    상기 제2액티브 로드는 상기 제1출력 신호의 상승 슬루 레이트를 향상시키는 디스플레이 시스템.
  17. 제16항에 있어서,
    상기 제1액티브 로드는 PMOS 트랜지스터들을 포함하고 상기 제1버퍼 증폭기의 상기 제1출력 신호는 상기 PMOS 트랜지스터들 각각의 게이트 전압을 제어하여 상기 하강 슬루 레이트를 향상시키고,
    상기 제2액티브 로드는 NMOS 트랜지스터들을 포함하고 상기 제1버퍼 증폭기의 상기 제1출력 신호는 상기 NMOS 트랜지스터들 각각의 게이트 전압을 제어하여 상기 상승 슬루 레이트를 향상시키는 디스플레이 시스템.
  18. 제16항에 있어서, 상기 제1버퍼 증폭기는,
    상기 제1액티브 로드의 출력 신호에 응답하여 상기 출력 신호를 제1전압으로 풀-업하는 풀-업 회로; 및
    상기 제2액티브 로드의 출력 신호에 응답하여 상기 출력 신호를 제2전압으로 풀-다운하는 풀-다운 회로를 포함하는 디스플레이 시스템.
  19. 제14항에 있어서, 상기 소스 드라이버는,
    제2소스 라인;
    제3스위치를 통해 상기 제2소스 라인에 접속되는 제2버퍼 증폭기 회로;
    제4스위치를 통해 상기 제2소스 라인에 접속되는 제2전하 공유 라인을 더 포함하고,
    상기 제2버퍼 증폭기 회로는,
    제3액티브 로드를 갖는 제3차동 증폭기와 제4액티브 로드를 갖는 제4차동 증폭기를 포함하는 제2버퍼 증폭기; 및
    상기 제4스위치를 제어하는 제어 신호에 관련된 제2차동 스위치 신호들과 상기 제2버퍼 증폭기의 제2입력 신호를 이용하여 상기 제2버퍼 증폭기의 제2출력 단자의 제2출력 신호를 상기 제3액티브 로드와 상기 제4액티브 로드 중에서 어느 하나로 피드백하여 상기 제2출력 신호의 슬루 레이트를 향상시키는 제2피드백 회로를 포함하는 디스플레이 시스템.
  20. 제19항에 있어서,
    상기 제1소스 라인은 홀수 번째 소스 라인들 중에서 어느 하나이고,
    상기 제2소스 라인은 짝수 번째 소스 라인들 중에서 어느 하나이고,
    상기 제1소스 라인과 상기 제1전하 공유 라인 사이의 접속과 상기 제2소스 라인과 상기 제2전하 공유 라인 사이의 접속은 동시에 수행되는 디스플레이 시스템.
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