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KR20220153834A - 알에프 스위치 소자 - Google Patents

알에프 스위치 소자 Download PDF

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KR20220153834A
KR20220153834A KR1020210061301A KR20210061301A KR20220153834A KR 20220153834 A KR20220153834 A KR 20220153834A KR 1020210061301 A KR1020210061301 A KR 1020210061301A KR 20210061301 A KR20210061301 A KR 20210061301A KR 20220153834 A KR20220153834 A KR 20220153834A
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KR
South Korea
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stage
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conductivity type
width
stages
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Application number
KR1020210061301A
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English (en)
Inventor
김상길
Original Assignee
주식회사 디비하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority to US17/741,877 priority patent/US11817851B2/en
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Abstract

본 발명은 알에프 스위치 소자(1)에 관한 것으로, 더욱 상세하게는 스택형 스위치 소자에서 적어도 단일 스테이지의 폭 크기를 상이하게 형성함으로써 오프 상태에서 각 스테이지에 부하되는 전압이 각 스테이지 별 실질적으로 균등 분배되도록 조절하여 전압 불균형(Voltage Imbalance)을 해소하는 알에프 스위치 소자(1)에 관한 것이다.

Description

알에프 스위치 소자{RF SWITH DEVICE}
본 발명은 알에프 스위치 소자(1)에 관한 것으로, 더욱 상세하게는 스택형 스위치 소자에서 적어도 단일 스테이지의 폭 크기를 상이하게 형성함으로써 오프 상태에서 각 스테이지에 부하되는 전압이 각 스테이지 별 실질적으로 균등 분배되도록 조절하여 전압 불균형(Voltage Imbalance)을 해소하는 알에프 스위치 소자(1)에 관한 것이다.
일반적으로, 모바일 폰, 스마트 폰, 노트북, 태블릿 PC, PDA, 모바일 게임 기기, 멀티 미디어 기기 등과 같은 무선 통신 기기들에서 사용되는 알에프 프론트 엔드 모듈(Radio Frequency Front-End Module; RF FEM)은 알에프 능동 소자, 알에프 수동 소자, 알에프 스위치 소자 및 제어 소자를 포함할 수 있다.
도 1은 종래의 알에프 스위치 소자에 대한 개략적인 평면도인바, 이하에서는 도 1을 참고하여 종래의 알에프 스위치 소자(9)의 구조 및 그에 따른 문제점에 대하여 설명하도록 한다.
도 1을 참고하면, 종래의 스위치 소자(9)는, 요구되는 RF 전압 스위칭이 높은 고전압 동작 조건에서 하나의 단일 트랜지스터가 견디는 항복 전압을 높이게 트랜지스터를 다수 직렬 연결하도록 스택형 구성으로 설계되어 있다. 즉, 다수의 스테이지들(S)이 길이 방향을 따라 적층되는 것이다. 이 때 개별 스테이지들(S)은 동일 폭 크기(W)로 형성된다.
이와 같은 구조 하에서, 이상적으로는 오프(Off) 상태에서 각 스테이지에 부하되는 전압이 개별 스테이지에 균등하게 분배되어야 하나 기판으로 흐르는 누설 전류 발생에 의하여 전압 불균형이 발생한다. 상세하게는 RF 신호가 입력되는 입력 단 측 스테이지(S)에 가장 많은 전류가 전달되고, 출력단 측 스테이지(S)에 가장 적은 전류가 전달된다. 따라서, 입력단 측 스테이지(S)에 전압 과부하 발생하며, RF 신호 진행 방향(길이 방향)을 따라 각 스테이지(S)에 부하되는 전압이 점차 감소한다. 이와 같이 입력단 측 스테이지(S)에 이미 전압 과부하가 발생하므로, 소자(9)가 견딜 수 있는 최대 전력 특성이 저하될 수밖에 없다.
국내공개특허 제10-2019-0127389호 '반도체 소자 및 그 제조 방법'
앞서 본 종래 기술의 문제점을 해결하기 위하여 안출된 것으로,
본 발명은 스택형 스위치 소자에서 적어도 단일 스테이지의 폭 크기를 상이하게 형성함으로써 오프 상태에서 각 스테이지에 부하되는 전압이 각 스테이지 별 실질적으로 균등 분배되도록 조절하여 전압 불균형(Voltage Imbalance)을 해소하도록 하는 알에프 스위치 소자를 제공하는데 그 목적이 있다.
또한, 본 발명은 입력단 측 스테이지의 폭을 기존 대비 작게 형성함으로써 입력단 측 스테이지의 전압 과부하 발생을 방지하도록 하는 알에프 스위치 소자를 제공하는데 그 목적이 있다.
또한, 본 발명은 두 개 이상의 스테이지가 어레이되는 행을 형성함으로써 임의의 스테이지 폭 크기를 줄임에 따라 발생하는 공백 영역 내에도 스테이지가 어레이되도록 하여 칩 사이즈를 최소화하도록 하는 알에프 스위치 소자를 제공하는데 그 목적이 있다.
또한, 본 발명은 단일 스테이지를 분할 형성함으로써 전압 불균형 및 공백 영역 형성을 방지하도록 하는 알에프 스위치 소자를 제공하는데 그 목적이 있다.
또한, 본 발명은 특정 스테이지를 기준 스테이지로, 제1 스테이지로부터 기준 스테이지로 진행될수록 각 스테이지 폭 크기가 커지다가 해당 기준 스테이지로부터 다음 스테이지로 진행될수록 개별 스테이지 폭 크기가 다시 작아지도록 형성함으로써, RF 신호가 입력되는 방향과 관계 없이 전압 불균형을 방지하도록 하는 알에프 스위치 소자를 제공하는데 그 목적이 있다.
본 발명은 앞서 상술한 목적을 달성하기 위하여 다음과 같은 구성을 가진 실시예에 의하여 구현될 수 있다.
본 발명의 일 실시예에 의하면, 본 발명에 따른 알에프 스위치 소자는 고저항 기판; 상기 기판 상의 게이트 구조물; 상기 기판 내 제1 도전형의 DPW 영역; 상기 DPW 영역 상에서 상기 DPW 영역에 의하여 둘러싸이는 제2 도전형의 DNW 영역; 소스 영역 및 드레인 영역을 둘러싸며, 상기 DNW 상의 제1 도전형의 PW 영역; 상기 게이트 구조물의 양 측면과 인접한 측 기판 표면 부위의 제2 도전형의 소스 영역 및 드레인 영역; 을 포함하는 다수의 스테이지들을 포함하고, 적어도 하나 이상의 스테이지 폭이 나머지 스테이지(들)의 폭과 상이한 크기를 가지는 것을 특징으로 한다.
본 발명의 다른 실시예에 의하면, 본 발명에 따른 알에프 스위치 소자의 입력단 측 스테이지의 폭이 나머지 스테이지 폭 대비 가장 작은 크기를 가지는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 알에프 스위치 소자에서, 입력단 측 스테이지의 DPW 영역 폭이 나머지 스테이지의 DPW 영역 폭 대비 작은 크기를 가지는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 알에프 스위치 소자에서, 입력단으로부터 출력단으로 진행될수록 개별 스테이지 폭 크기가 점차 커지도록 구성되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 알에프 스위치 소자는 고저항 기판; 상기 기판 상의 게이트 구조물; 상기 기판 내 제1 도전형의 DPW 영역; 상기 DPW 영역 상에서 상기 DPW 영역에 의하여 둘러싸이는 제2 도전형의 DNW 영역; 소스 영역 및 드레인 영역을 둘러싸며, 상기 DNW 상의 제1 도전형의 PW 영역; 상기 게이트 구조물의 양 측면과 인접한 측 기판 표면 부위의 제2 도전형의 소스 영역 및 드레인 영역;을 포함하는 다수의 스테이지들을 포함하고, 두 개 이상의 스테이지들이 어레이되는 행;을 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 알에프 스위치 소자는, 입력단으로부터 출력단으로 진행될수록 개별 스테이지 폭이 커지도록 구성되며, 상기 입력단 측 스테이지는 다른 스테이지가 어레이되는 행의 공백 영역 상에 있는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 알에프 스위치 소자에서, 상기 스테이지들은 적어도 3개 이상의 폭 크기 중 어느 하나의 폭 크기를 가지며, 입력단 측 스테이지의 폭이 나머지 스테이지 폭 대비 가장 작은 크기를 가지고, 상기 입력단 측 스테이지는 다른 스테이지가 어레이되는 행의 공백 영역 상에 있는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 알에프 스위치 소자에서, 개별 스테이지는 상기 PW 영역의 측면을 둘러싸는 가드링;을 추가로 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 알에프 스위치 소자에서, 상기 가드링은 상기 기판 표면의 제2 도전형의 제1 링 영역; 및 상기 제1 링 영역 하측에서 상기 제1 링 영역과 연결되는 제2 도전형의 제2 링 영역을 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 알에프 스위치 소자는 개별 스테이지 사이의 이격 공간의 아이솔레이션막;을 추가로 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 알에프 스위치 소자는 고저항 기판; 상기 기판 상의 게이트 구조물; 상기 기판 내 제1 도전형의 DPW 영역; 상기 DPW 영역 상에서 상기 DPW 영역에 의하여 둘러싸이는 제2 도전형의 DNW 영역; 소스 영역 및 드레인 영역을 둘러싸며, 상기 DNW 상의 제1 도전형의 PW 영역; 상기 게이트 구조물의 양 측면과 인접한 측 기판 표면 부위의 제2 도전형의 소스 영역 및 드레인 영역;을 포함하는 다수의 스테이지들을 포함하고, 입력단 측 스테이지는 폭 방향을 따라 n 분할되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 알에프 스위치 소자에서, 상기 입력단 측 스테이지와 출력단 스테이지 사이의 임의의 일 스테이지는 m 분할 되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 알에프 스위치 소자에서, m ＜ n 인 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 알에프 스위치 소자는 분할된 단일 스테이지 내 이격 공간 내의 아이솔레이션막;을 추가로 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 알에프 스위치 소자에서, 상기 입력단 측 스테이지와 인접한 측 스테이지(들)는 n 분할되며, 상기 n 분할된 스테이지와 인접한 측 스테이지(들)는 m 분할되고, 출력단 측 스테이지는 분할되지 않는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 알에프 스위치 소자는 고저항 기판; 상기 기판 상의 게이트 구조물; 상기 기판 내 제1 도전형의 DPW 영역; 상기 DPW 영역 상에서 상기 DPW 영역에 의하여 둘러싸이는 제2 도전형의 DNW 영역; 소스 영역 및 드레인 영역을 둘러싸며, 상기 DNW 상의 제1 도전형의 PW 영역; 상기 게이트 구조물의 양 측면과 인접한 측 기판 표면 부위의 제2 도전형의 소스 영역 및 드레인 영역; 을 포함하는 다수의 스테이지들을 포함하고, 길이방향을 따라 첫 번째 배치된 스테이지와 마지막으로 배치된 스테이지를 제외한 임의의 스테이지를 기준 스테이지가 되며, 상기 기준 스테이지로부터 길이 방향을 따라 양 측으로 진행될수록 각 스테이지들의 폭 크기가 작아지도록 구성되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 알에프 스위치 소자에서, 상기 기준 스테이지는 다수의 스테이지들 중 길이 방향을 따라 가운데 배치되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 알에프 스위치 소자에서, 상기 첫 번째 배치된 스테이지와 마지막으로 배치된 스테이지는 실질적으로 동일한 폭 크기를 가지는 것을 특징으로 한다.
본 발명은 앞서 본 구성에 의하여 다음과 같은 효과를 가진다.
본 발명은 스택형 스위치 소자에서 적어도 단일 스테이지의 폭 크기를 상이하게 형성함으로써 오프 상태에서 각 스테이지에 부하되는 전압이 각 스테이지 별 실질적으로 균등 분배되도록 조절하여 전압 불균형(Voltage Imbalance)을 해소하도록 하는 효과가 있다.
또한, 본 발명은 입력단 측 스테이지의 폭을 기존 대비 작게 형성함으로써 입력단 측 스테이지의 전압 과부하 발생을 방지하도록 하는 효과를 가진다.
또한, 본 발명은 두 개 이상의 스테이지가 어레이되는 행을 형성함으로써 임의의 스테이지 폭 크기를 줄임에 따라 발생하는 공백 영역 내에도 스테이지가 어레이되도록 하여 칩 사이즈를 최소화하도록 하는 효과가 도출된다.
또한, 본 발명은 단일 스테이지를 분할 형성함으로써 전압 불균형 및 공백 영역 형성을 방지하도록 하는 효과를 보일 수 있다.
또한, 본 발명은 특정 스테이지를 기준 스테이지로, 제1 스테이지로부터 기준 스테이지로 진행될수록 각 스테이지 폭 크기가 커지다가 해당 기준 스테이지로부터 다음 스테이지로 진행될수록 개별 스테이지 폭 크기가 다시 작아지도록 형성함으로써, RF 신호가 입력되는 방향과 관계 없이 전압 불균형을 방지하도록 하는 효과를 나타낼 수 있다.
한편, 여기에서 명시적으로 언급되지 않은 효과라 하더라도, 본 발명의 기술적 특징에 의해 기대되는 이하의 명세서에서 기재된 효과 및 그 잠정적인 효과는 본 발명의 명세서에 기재된 것과 같이 취급됨을 첨언한다.
도 1은 종래의 알에프 스위치 소자에 대한 개략적인 평면도이고;
도 2은 본 발명의 제1 실시예에 따른 알에프 스위치 소자에 대한 개략적인 평면도이고;
도 3은 도 2에 따른 알에프 스위치 소자의 AA' 단면도이고;
도 4는 도 2에 따른 알에프 스위치 소자의 BB' 단면도이고;
도 5는 본 발명의 제2 실시예에 따른 알에프 스위치 소자에 대한 개략적인 평면도이고;
도 6은 도 5에 따른 알에프 스위치 소자의 CC' 단면도이고;
도 7은 본 발명의 제3 실시예에 따른 알에프 스위치 소자에 대한 개략적인 평면도이고;
도 8은 도 7에 따른 알에프 스위치 소자의 DD' 단면도이고;
도 9는 본 발명의 제4 실시예에 따른 알에프 스위치 소자에 대한 개략적인 평면도이고;
도 10은 본 발명의 제3 실시예에 따른 알에프 스위치 소자와 종래의 알에프 스위치 소자에서, 각 스테이지에 부하되는 전압값을 비교하여 보여주는 그래프이다.
이하, 본 발명의 실시예를 첨부된 도면들을 참조하여 더욱 상세하게 설명한다. 본 발명의 실시예는 다양한 형태로 변형할 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것으로 해석되어서는 안 되며 청구범위에 기재된 사항을 기준으로 해석되어야 한다. 또한, 본 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 참고적으로 제공되는 것일 뿐이다.
본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및 /또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하에서는, 일 구성요소(또는 층)가 타 구성요소(또는 층) 상에 배치되는 것으로 설명되는 경우, 일 구성요소가 타 구성요소 위에 직접적으로 배치되는 것일 수도, 또는 해당 구성요소들 사이에 다른 구성 요소(들) 또는 층(들)이 사이에 위치할 수도 있음에 유의하여야 한다. 또한, 일 구성요소가 타 구성요소 상 또는 위에 직접적으로 배치되는 것으로 표현되는 경우, 해당 구성요소들 사이에 타 구성 요소(들)이 위치하지 않는다. 또한, 일 구성요소의 '상', '상부', '하부', '상측', '하측' 또는 '일 측', '측면'에 위치한다는 것은 상대적인 위치 관계를 의미하는 것이다.
그리고, 다양한 요소들, 영역들 및/또는 부분들과 같은 다양한 항목을 설명하기 위하여 제1, 제2, 제3 등의 용어가 사용될 수 있으나, 상기 항목들은 이들 용어에 의하여 한정되는 것은 아니다
추가로, 구성 요소들의 도전형 또는 도핑 영역은 주된 캐리어 특성에 따라 'P형' 또는 'N형'으로 규정할 수 있으나, 이는 단지 설명의 편의를 위한 것으로, 본 발명의 기술적 사상이 예시된 바에 한정되는 것은 아니다. 예를 들어, 이하에서 'P형' 또는 'N형'은 더욱 일반적인 용어인 '제1 도전형' 또는 '제2 도전형'으로 사용될 것이며, 여기서 제1 도전형은 P형을, 제2 도전형은 N형을 의미한다.
또한, 불순물 영역의 도핑 농도를 표현하는 '고농도' 및 '저농도'는 일 구성요소와 타 구성요소의 상대적인 도핑 농도를 의미하는 것으로 이해하여야 한다.
이하에서, '폭 방향'은 첨부된 평면도에서의 x축 방향을, '길이 방향'은 y축 방향을 의미하는 것으로 이해한다.
도 2은 본 발명의 제1 실시예에 따른 알에프 스위치 소자에 대한 개략적인 평면도이고; 도 3은 도 2에 따른 알에프 스위치 소자의 AA' 단면도이고; 도 4는 도 2에 따른 알에프 스위치 소자의 BB' 단면도이다.
이하에서는 첨부된 도면들을 참고하여 본 발명의 일 실시예에 따른 알에프 스위치 소자에 대하여 상세히 설명하도록 한다.
도 2 내지 도 4를 참고하면, 본 발명은 알에프 스위치 소자(1)에 관한 것으로, 더욱 상세하게는 스택형 스위치 소자에서 적어도 하나의 단일 스테이지의 폭 크기를 상이하게 형성함으로써 오프 상태에서 각 스테이지에 부하되는 전압이 각 스테이지 별 실질적으로 균등 분배되도록 조절하여 전압 불균형(Voltage Imbalance)을 해소하는 알에프 스위치 소자(1)에 관한 것이다.
상기 '스택형(Stacked Configuration)' 구성이라 함은, 요구되는 RF 전압 스위칭이 높은 고전압 동작 조건 하 절연 모드에서 단일 트랜지스터가 견디는 항복 전압을 높이도록 트랜지스터를 2개 이상 직렬 연결한 것을 의미한다. 용어 '스테이지(Stage; S)'는 RF 스위치의 스택형 구성을 이루는 것으로, 예를 들어 제1 스테이지, 제2 스테이지, 제3 스테이지, ...제 n 스테이지가 직렬 연결되어 스택형 구성을 이룬다. 도 2를 참고하면, 예를 들어 제1 스테이지 내지 제9 스테이지로, 총 9개의 스테이지가 길이 방향을 따라 적층되어 있으나, 그 적층 수는 가변적인 것이며 본 발명의 범위가 상기 예시에 의하여 제한되는 것은 아니다. 또한, 개별 스테이지(S)는 일반적으로 그 폭 방향을 따라 각각의 '행(Row; R)'에 어레이될 수 있다.
이하에서는 도 3 및 도 4를 참고하여 단일 스테이지(S) 내 소자 구조에 대하여 설명하도록 한다. 먼저, 고저항 기판(101)이 형성된다. 상기 기판(101)은 실리콘 기판일 수 있으며, 보론, 인듐 등과 같은 제1 도전형 불순물이 저농도 도핑될 수 있다. 상기 고저항 기판(101) 저항은 대략 1,000 ohm.cm 이상인 것이 바람직하며, 1,000 ohm.com 이상 20,000 ohm.cm 이하인 것이 더욱 바람직하다.
상기 고저항 기판(101) 상에는 예를 들어 전계 효과 트랜지스터(110)가 형성될 수 있다. 상세하게 설명하면, 상기 기판(101) 상에 복수의 게이트 구조물(120)이 폭 방향으로 서로 이격 형성된다. 상기 게이트 구조물(120)은 예를 들어 폴리실리콘막인 게이트 전극(121)을 포함할 수 있다. 상기 게이트 전극(121)과 기판(101) 사이에는 게이트 산화막(123)이 형성되며, 상기 게이트 전극(121)의 측벽에는 게이트 스페이서(미도시)가 형성될 수 있다.
상기 게이트 스페이서는 예를 들어 산화막, 질화막 또는 이들의 조합 중 어느 하나로 이루어질 수 있다. 이러한 단일 스테이지(S) 내 폭 방향에 따른 게이트 구조물(120)의 개수는 개별 스테이지(S) 폭 크기(W)의 조절에 따라 각 스테이지(S) 별 상이해질 수 있고 이에 대한 상세한 내용은 후술하도록 한다.
또한, 게이트 구조물(120)의 양 측면과 인접한 측 기판(101) 표면 부위에는 각각 소스 영역(132)과 드레인 영역(134)이 형성될 수 있다. 상기 소스 영역(132)과 드레인 영역(134)은 제2 도전형의 고농도 불순물 도핑 영역일 수 있다. 상기 소스 영역(132)과 드레인 영역(134)은 개별 게이트 구조물(120)과 인접한 측에 한 개씩 형성될 수 있다. 상기 소스 영역(132)과 드레인 영역(134) 역시 개별 스테이지(S) 폭 크기(W)의 조절에 따라 각 스테이지(S) 별 그 형성 개수에 차이가 발생할 수 있다.
그리고, 고저항 기판(101) 내에는 제1 도전형의 DPW(Deep P-type Well) 영역(140)이, 상기 DPW 영역(140) 상에는 DNW(Depp N-type Well) 영역(142)이 형성될 수 있다. 상기 DPW 영역(140)은 DNW 영역(142)을 둘러싸도록 형성될 수 있다. 또한, 상기 DNW 영역(142) 상에는 제1 도전형의 PW 영역(144)이 형성될 수 있다. 상기 전계 효과 트랜지스터(110)는 PW 영역(144) 상에 형성될 수 있다. 상기 PW 영역(144)은 소스 영역(132)과 드레인 영역(134)을 둘러싸도록 형성될 수 있다.
또한, PW 영역(144)의 측면을 둘러싸도록 가드링(150)이 형성될 수 있다. 상기 가드링(150)은 기판(101) 표면 부위에 제2 도전형의 고농도 불순물 도핑된 제1 링 영역(151)이, 제1 링 영역(151)의 하측에는 상기 제1 링 영역(151)과 연결되는 제2 도전형의 불순물 도핑된 제2 링 영역(153)이 연결되도록 형성될 수 있다. 상기 제1 링 영역(151)은 제2 링 영역(153) 대비 고농도 불순물 도핑되어 있다. 상기 제2 링 영역(153)은 DNW 영역(142)과 연결되며, DPW 영역(140)에 의하여 둘러싸일 수 있다.
상기 PW 영역(144) 상에는 제1 도전형의 고농도 불순물 도핑된 제1 도전형 영역(160)이 형성될 수 있다. 상기 제1 도전형 영역(160)은 고저항 기판(101)의 표면 부위에서 상기 소스 영역(132) 및 드레인 영역(134)과 이격된 측에 그리고 PW 영역(144)의 측부와 인접한 측에 형성될 수 있다. 즉, 상기 소스 영역(132)과 드레인 영역(134)은 PW 영역(144) 상에 형성되며, 상기 제1 도전형 영역(160)은 상기 PW 영역(144) 상에서 상기 가드 링(150)과 인접한 측에 형성될 수 있다. 이러한 제1 도전형 영역(160)은 상기 고저항 기판(101)에 PW 바이어스 전압을 인가하기 위하여 사용될 수 있다.
그리고, 상기 트랜지스터(110)를 둘러싸도록 아이솔레이션막(170)이 형성될 수 있다. 이러한 아이솔레이션막(170)은 인접한 스테이지들(S) 간 경계에, 그리고 인접한 소스 영역(132)/드레인 영역(134) 및 제1 불순물 영역(160) 사이와, 상기 제1 불순물 영역(160)과 인접한 제1 링 영역(151) 사이에 형성될 수도 있다. 상기 아이솔레이션막(170)은 좁은 트렌치 격리(Shallow Trench Isolation; STI) 공정에 의하여 형성될 수 있고 이에 별도의 제한이 있는 것은 아니다.
이하에서는 종래의 스택형 구성을 가지는 알에프 스위치 소자(9)의 구조 및 그에 따른 문제점에 대하여 설명하도록 한다.
도 1을 참고하면, 종래의 스위치 소자(9)는, 요구되는 RF 전압 스위칭이 높은 고전압 동작 조건에서 하나의 단일 트랜지스터가 견디는 항복 전압을 높이도록 트랜지스터를 다수 직렬 연결하도록 스택형 구성으로 설계되어 있다. 즉, 다수의 스테이지들(S)이 길이 방향을 따라 적층되는 것이다.
이와 같은 구조 하에서, 이상적으로는 오프(Off) 상태에서 각 스테이지에 부하되는 전압이 개별 스테이지에 균등하게 분배되어야 하나 기판으로 흐르는 누설 전류 발생에 의하여 전압 불균형이 발생한다. 상세하게는 RF 신호가 입력되는 입력 단 측 스테이지(S)에 가장 많은 전류가 전달되고, 출력단 측 스테이지(S)에 가장 적은 전류가 전달된다. 따라서, 입력단 측 스테이지(S)에 전압 과부하 발생하며, RF 신호 진행 방향(길이 방향)을 따라 각 스테이지(S)에 부하되는 전압이 점차 감소한다. 이와 같이 입력단 측 스테이지(S)에 이미 전압 과부하가 발생하므로, 소자(9)가 견딜 수 있는 최대 전력 특성이 저하될 수밖에 없다.
도 2 내지 도 4를 참고하면, 이와 같은 문제점을 해결하고자, 본 발명에 따른 알에프 스위치 소자(1)는 각 스테이지(S)의 폭 크기를 조절하는 것을 특징으로 한다. 즉, 적어도 하나 이상의 스테이지(S)의 폭 크기(W)가 상이하게 형성될 수 있는 것이다. 더욱 상세하게는, 신호 입력단 측 제1 스테이지(S1)의 폭 크기(W1)가 출력단 측 스테이지(예를 들어 제9 스테이지(S9))의 폭 크기(W9)보다 작게 형성되도록 할 수 있다.
이에 대한 제1 실시예를 상세하게 설명하면, 입력단 측 제1 스테이지(S1)의 폭 크기(W1)를 출력단 측 스테이지(예를 들어 제9 스테이지; S9)의 폭 크기(W9) 대비 작게 형성되도록 하며, 길이 방향을 따라 각 스테이지들(S2 내지 S9)의 폭 크기가 점차 커지도록 형성할 수 있다. 일 예로 입력단 측 제1 스테이지(S1)의 폭 크기(W1)를 제9 스테이지(S9)의 폭 크기(W9) 대비 대략 절반 이하로 형성하여, 제1 스테이지로(S1)부터 길이 방향으로 진행될수록 각 스테이지의 폭 크기가 점차 커지도록 형성할 수 있다. 이 때 제1 스테이지(S1)의 줄어든 폭 크기(W1-α)만큼 출력 측 스테이지(S9)의 폭 크기의 폭 크기(W9+α)를 길게 형성하는 것이 바람직하다. 이와 같은 구조에 의하여, 제1 스테이지(S1)에 전달되는 전류를 감소시킴과 동시에, 전압 불균형 상태를 해소할 수 있는 것이다.
상기 제1 실시예와 같이 소자(1)를 구성하는 경우, 개별 스테이지(S)의 좁아진 폭 크기(W)에 대응하여, 트랜지스터(110)가 어레이되지 않는 공백 영역(A)이 발생하며, 상기 공백 영역(A)은 칩 사이즈 측면에서 비효율적인 공간에 해당한다. 이러한 공백 영역(A)은 입력단 측 또는 상기 입력단과 인접한 측 스테이지(S)의 행(R)에 위치할 수 있다.
도 5는 본 발명의 제2 실시예에 따른 알에프 스위치 소자에 대한 개략적인 평면도이고; 도 6은 도 5에 따른 알에프 스위치 소자의 CC' 단면도이다.
도 5 및 도 6을 참고하면, 제1 실시예의 단점을 보완하고자, 제2 실시예에서는 각 스테이지(S)가 배열되는 단일 행(R) 내에 두 개 이상의 스테이지(S)가 어레이되는 행(R)을 포함하도록 할 수 있다. 즉, 각 행(R)의 공백 영역(A)에 상기 공백 영역(A)의 폭보다 작은 폭 크기(W)를 가지는 개별 스테이지(S)를 어레이하는 것이다. 예를 들어, 제1 행(R1)에 제3 스테이지(S3)가, 제2 행(R2)에 제4 스테이지(S4)가 어레이되며, 상기 제4 스테이지(S4)가 제3 스테이지(S3) 대비 더욱 큰 폭 크기를 가지고 있을 때, 상대적으로 작은 폭 크기를 가지는 제1 스테이지(S1)를 제2 행(R2) 측 공백 영역(A)에, 상대적으로 큰 폭 크기를 가지는 제2 스테이지(S2)를 제1 행(R1) 측 공백 영역(A)에 어레이할 수 있다. 이와 같은 구조에 의하여 전체 칩 사이즈를 최소화하는 것이 가능하다.
도 7은 본 발명의 제3 실시예에 따른 알에프 스위치 소자에 대한 개략적인 평면도이고; 도 8은 도 7에 따른 알에프 스위치 소자의 DD' 단면도이다.
또는, 도 7 및 도 8을 참고하여 제3 실시예를 설명하면, 입력단 측 또는 상기 입력단과 인접한 측 스테이지를 폭 방향을 따라 n 분할한다(n은 자연수). 예를 들어, 제1 스테이지(S1) 내지 제3 스테이지(S3)를 폭 방향을 따라 4 분할하여, 폭 크기(1/4*W1)를 줄일 수 있다. 또한, n 분할된 스테이지들의 다음 스테이지(들)을 m 분할한다(m은 자연수). 이 때 m ＜ n인 것이 바람직하다. 예를 들어, 제4 스테이지(S4) 내지 제6 스테이지(S6)를 2분할하여 폭 크기(1/2*W4)를 줄이되, 상기 제1 스테이지(S1) 내지 제3 스테이지(S3)보다 크게 형성되도록 한다. 이와 같은 구조에 의하여 공백 영역(A)이 미형성되도록 함과 동시에, 전압 불균형을 해소할 수 있다. 이와 같이 입력단 측 스테이지(S1)를 n 분할하며, 출력단 측으로 진행됨에 따라 m 분할되는 스테이지를 가지도록 형성할 수 있다. 제1 실시예 내지 제3 실시예는 RF 신호가 제1 스테이지(S1) 측으로 입력되어 제9 스테이지(S9) 측으로 진행되는 것을 상정한 것이다.
도 9는 본 발명의 제4 실시예에 따른 알에프 스위치 소자에 대한 개략적인 평면도이다.
또 다른 예시로, 도 9를 참고하여 제4 실시예를 설명하면, 제1 스테이지(S1)로부터 다음 스테이지로 진행됨에 따라 각 스테이지의 폭 크기가 점차 크게 형성되도록 하되, 특정 스테이지(예를 들어 S5, 이하 '기준 스테이지'라 함)에서 다음 스테이지로 진행됨에 따라 각 스테이지 폭 크기가 다시 점차 감소하도록 형성될 수도 있다. 이 때, 도 9와 같이 첫 번째 스테이지인 제1 스테이지(S1)의 폭 크기(W1)와 마지막 스테이지인 제9 스테이지(S9)의 폭 크기(W9)가 실질적으로 동일하게 구성될 수도 있으나 이에 별도의 제한이 있는 것은 아니다. 도 9에서는 제1 스테이지(S1)로부터 제5 스테이지(S5)까지 진행될수록 개별 스테이지의 폭 크기가 커지며, 다시 제5 스테이지(S5; 기준 스테이지)로부터 제9 스테이지(S9)로 진행될수록 개별 스테이지 폭 크기가 작아지도록 도시되어 있으나, 반드시 가장 중앙에 배치된 스테이지(도 9의 제5 스테이지(S5))가 기준 스테이지인 것은 아니며 본 발명의 범위가 도시된 도면에 의하여 제한되지 않는다. 종합하면, 기준 스테이지는 길이 방향을 따라 첫 단 또는 마지막 스테이지가 될 수 없으며, 상기 기준 스테이지를 기준으로 하여 길이 방향을 따라 양 측으로 진행될수록 개별 스테이지들의 폭 크기가 작아지도록 배치될 수 있다.
이와 같은 구조에 의하여, 제1 실시예 대비 RF 신호가 제1 스테이지(S1) 측으로 입력되는 경우 뿐만 아니라 제9 스테이지(S9) 측으로 입력되는 경우에도 전압 불균형 상태를 해소할 수 있는 이점이 발생한다. 제4 실시예에 따른 단일 스테이지(S) 내 소자 구조는 도 3 및 도 4로 갈음한다.
또한, 도 3, 도 4 및 도 6을 참고하면, 각 스테이지(S)의 폭은 DPW(140) 영역, DNW 영역(142) 및 PW 영역(144)의 폭 크기를 조절함으로써 가변적으로 형성될 수 있다. 예를 들어, 제1 실시예에서, 제1 스테이지(S1)에서의 DPW 영역(140), DNW 영역(142) 및 PW 영역(144)의 폭은 제2 스테이지(S1)에서의 DPW 영역(140), DNW 영역(142) 및 PW 영역(144)의 폭보다 작은 크기로 형성될 수 있다. 이 때 제1 스테이지(S1)에서는 제2 스테이지(S2) 대비 게이트 구조물(110), 소스 영역(132) 및 드레인 영역(134)의 개수 역시 적게 형성된다. 또한, 폭 방향 및 길이 방향을 따라 각 스테이지의 이격 공간 내에는 아이솔레이션막(170)이 형성되며, 제3 실시예와 같이 개별 행(R) 내 단일 스테이지(S) 분할 시, 분할된 이격 공간 내에도 아이솔레이션막(170)이 형성된다.
도 10은 본 발명의 제3 실시예에 따른 알에프 스위치 소자와 종래의 알에프 스위치 소자에서, 각 스테이지에 부하되는 전압값을 비교하여 보여주는 그래프이다.
이와 같이 구성함으로써 다음과 같은 효과를 가질 수 있다. 도 10을 참고하면, 제3 실시예에 따른 소자의 경우, 오프 상태에서 각 스테이지(S)에 부하되는 전압을 기존 소자(9)와 비교하면, 입력단 측 스테이지(S)에 부하되는 전압이 낮아지며, 출력단으로 측으로 진행될수록 각 스테이지(S)에 부하되는 전압이 상대적으로 완만하게 감소하게 된다. 즉, 전압 과부하를 방지하면서 동시에 이상적인 전압 평형 상태에 보다 접근할 수 있는 것이다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한, 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내어 설명하는 것이며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예는 본 발명의 기술적 사상을 구현하기 위한 최선의 상태를 설명하는 것이며, 본 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다.
1 : 알에프 스위치 소자
101 : 고저항 기판
110 : 트랜지스터
120 : 게이트 구조물
121 : 게이트 전극 123 : 게이트 산화막
132 : 소스 영역 134 : 드레인 영역
140 : DPW 영역 142 : DNW 영역
144 : PW 영역
150 : 가드링
151 : 제1 링 영역 153 : 제2 링 영역
160 : 제1 도전형 영역
170 : 아이솔레이션막
9 : 종래의 알에프 스위치 소자
S : 스테이지
S1 내지 S9 : 제1 스테이지 내지 제9 스테이지
W : 스테이지 폭 크기
W1 내지 W9 : 제1 스테이지 내지 제9 스테이지 폭 크기
R : 행 C : 공백 영역

Claims (18)

  1. 고저항 기판;
    상기 기판 상의 게이트 구조물;
    상기 기판 내 제1 도전형의 DPW 영역;
    상기 DPW 영역 상에서 상기 DPW 영역에 의하여 둘러싸이는 제2 도전형의 DNW 영역;
    소스 영역 및 드레인 영역을 둘러싸며, 상기 DNW 상의 제1 도전형의 PW 영역;
    상기 게이트 구조물의 양 측면과 인접한 측 기판 표면 부위의 제2 도전형의 소스 영역 및 드레인 영역;
    을 포함하는 다수의 스테이지들을 포함하고,
    적어도 하나 이상의 스테이지 폭이 나머지 스테이지(들)의 폭과 상이한 크기를 가지는 것을 특징으로 하는 알에프 스위치 소자.
  2. 제1항에 있어서,
    입력단 측 스테이지의 폭이 나머지 스테이지 폭 대비 가장 작은 크기를 가지는 것을 특징으로 하는 알에프 스위치 소자.
  3. 제1항에 있어서,
    입력단 측 스테이지의 DPW 영역 폭이 나머지 스테이지의 DPW 영역 폭 대비 작은 크기를 가지는 것을 특징으로 하는 알에프 스위치 소자.
  4. 제1항에 있어서,
    입력단으로부터 출력단으로 진행될수록 개별 스테이지 폭이 커지도록 구성되는 것을 특징으로 하는 알에프 스위치 소자.
  5. 고저항 기판;
    상기 기판 상의 게이트 구조물;
    상기 기판 내 제1 도전형의 DPW 영역;
    상기 DPW 영역 상에서 상기 DPW 영역에 의하여 둘러싸이는 제2 도전형의 DNW 영역;
    소스 영역 및 드레인 영역을 둘러싸며, 상기 DNW 상의 제1 도전형의 PW 영역;
    상기 게이트 구조물의 양 측면과 인접한 측 기판 표면 부위의 제2 도전형의 소스 영역 및 드레인 영역;
    을 포함하는 다수의 스테이지들을 포함하고,
    두 개 이상의 스테이지들이 어레이되는 행;을 포함하는 것을 특징으로 하는 알에프 스위치 소자.
  6. 제5항에 있어서,
    입력단으로부터 출력단으로 진행될수록 개별 스테이지 폭이 커지도록 구성되며,
    상기 입력단 측 스테이지는 다른 스테이지가 어레이되는 행의 공백 영역 상에 있는 것을 특징으로 하는 알에프 스위치 소자.
  7. 제5항에 있어서,
    상기 스테이지들은 적어도 3개 이상의 폭 크기 중 어느 하나의 폭 크기를 가지며,
    입력단 측 스테이지의 폭이 나머지 스테이지 폭 대비 가장 작은 크기를 가지고,
    상기 입력단 측 스테이지는 다른 스테이지가 어레이되는 행의 공백 영역 상에 있는 것을 특징으로 하는 알에프 스위치 소자.
  8. 제5항에 있어서, 개별 스테이지는
    상기 PW 영역의 측면을 둘러싸는 가드링;을 추가로 포함하는 것을 특징으로 하는 알에프 스위치 소자.
  9. 제8항에 있어서, 상기 가드링은
    상기 기판 표면의 제2 도전형의 제1 링 영역; 및
    상기 제1 링 영역 하측에서 상기 제1 링 영역과 연결되는 제2 도전형의 제2 링 영역을 포함하는 것을 특징으로 하는 알에프 스위치 소자.
  10. 제6항에 있어서,
    개별 스테이지 사이의 이격 공간의 아이솔레이션막;을 추가로 포함하는 것을 특징으로 하는 알에프 스위치 소자.
  11. 고저항 기판;
    상기 기판 상의 게이트 구조물;
    상기 기판 내 제1 도전형의 DPW 영역;
    상기 DPW 영역 상에서 상기 DPW 영역에 의하여 둘러싸이는 제2 도전형의 DNW 영역;
    소스 영역 및 드레인 영역을 둘러싸며, 상기 DNW 상의 제1 도전형의 PW 영역;
    상기 게이트 구조물의 양 측면과 인접한 측 기판 표면 부위의 제2 도전형의 소스 영역 및 드레인 영역;
    을 포함하는 다수의 스테이지들을 포함하고,
    입력단 측 스테이지는
    폭 방향을 따라 n 분할되는 것을 특징으로 하는 알에프 스위치 소자.
  12. 제11항에 있어서,
    상기 입력단 측 스테이지와 출력단 스테이지 사이의 임의의 일 스테이지는 m 분할 되는 것을 특징으로 하는 알에프 스위치 소자.
  13. 제12항에 있어서,
    m ＜ n 인 것을 특징으로 하는 알에프 스위치 소자.
  14. 제13항에 있어서,
    분할된 단일 스테이지 내 이격 공간 내의 아이솔레이션막;을 추가로 포함하는 것을 특징으로 하는 알에프 스위치 소자.
  15. 제11항에 있어서,
    상기 입력단 측 스테이지와 인접한 측 스테이지(들)는 n 분할되며,
    상기 n 분할된 스테이지와 인접한 측 스테이지(들)는 m 분할되고,
    출력단 측 스테이지는 분할되지 않는 것을 특징으로 하는 알에프 스위치 소자.
  16. 고저항 기판;
    상기 기판 상의 게이트 구조물;
    상기 기판 내 제1 도전형의 DPW 영역;
    상기 DPW 영역 상에서 상기 DPW 영역에 의하여 둘러싸이는 제2 도전형의 DNW 영역;
    소스 영역 및 드레인 영역을 둘러싸며, 상기 DNW 상의 제1 도전형의 PW 영역;
    상기 게이트 구조물의 양 측면과 인접한 측 기판 표면 부위의 제2 도전형의 소스 영역 및 드레인 영역;
    을 포함하는 다수의 스테이지들을 포함하고,
    길이방향을 따라 첫 번째 배치된 스테이지와 마지막으로 배치된 스테이지를 제외한 임의의 스테이지를 기준 스테이지가 되며, 상기 기준 스테이지로부터 길이 방향을 따라 양 측으로 진행될수록 각 스테이지들의 폭 크기가 작아지도록 구성되는 것을 특징으로 하는 알에프 스위치 소자
  17. 제16항에 있어서, 상기 기준 스테이지는
    다수의 스테이지들 중 길이 방향을 따라 가운데 배치되는 것을 특징으로 하는 알에프 스위치 소자.
  18. 제17항에 있어서,
    상기 첫 번째 배치된 스테이지와 마지막으로 배치된 스테이지는 실질적으로 동일한 폭 크기를 가지는 것을 특징으로 하는 알에프 스위치 소자.
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