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KR20220125827A - 표시 장치와 그를 포함하는 타일형 표시 장치 - Google Patents

표시 장치와 그를 포함하는 타일형 표시 장치 Download PDF

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Publication number
KR20220125827A
KR20220125827A KR1020210027996A KR20210027996A KR20220125827A KR 20220125827 A KR20220125827 A KR 20220125827A KR 1020210027996 A KR1020210027996 A KR 1020210027996A KR 20210027996 A KR20210027996 A KR 20210027996A KR 20220125827 A KR20220125827 A KR 20220125827A
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KR
South Korea
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scan
driving circuit
stam
disposed
clock
Prior art date
Application number
KR1020210027996A
Other languages
English (en)
Inventor
신동희
손선권
차나현
기동현
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority to US17/454,185 priority patent/US11699386B2/en
Priority to CN202210150280.9A priority patent/CN115101000A/zh
Publication of KR20220125827A publication Critical patent/KR20220125827A/ko
Priority to US18/349,937 priority patent/US12027109B2/en

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Abstract

본 발명은 제1 표시 장치와 제2 표시 장치 사이의 이음부가 인지되는 것을 방지함으로써, 이음부로 인하여 제1 표시 장치의 영상과 제2 표시 장치의 영상이 끊어져 보이는 것을 방지하거나 줄일 수 있는 표시 장치 및 그를 포함하는 타일형 표시 장치에 관한 것이다. 일 실시예에 따른 표시 장치는 스캔 배선들, 데이터 배선들, 및 상기 스캔 배선들과 상기 데이터 배선들에 연결되는 화소들을 갖는 복수의 표시 영역들을 포함하는 표시 패널, 상기 복수의 표시 영역들의 제1 표시 영역의 데이터 배선들에 연결되는 제1 소스 구동 회로, 상기 복수의 표시 영역들의 제2 표시 영역의 데이터 배선들에 연결되는 제2 소스 구동 회로, 상기 제1 소스 구동 회로로부터 제1 클럭 신호를 입력 받고, 상기 제1 클럭 신호에 따라 상기 스캔 배선들 중에서 제1 그룹의 스캔 배선들에 제1 스캔 신호들을 출력하는 제1 스캔 구동 회로, 및 상기 제2 소스 구동 회로로부터 제2 클럭 신호를 입력 받고, 상기 제2 클럭 신호에 따라 상기 스캔 배선들 중에서 제2 그룹의 스캔 배선들에 제2 스캔 신호들을 출력하는 제2 스캔 구동 회로를 구비한다.

Description

표시 장치와 그를 포함하는 타일형 표시 장치{DISPLAY DEVICE AND TILED DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 표시 장치와 그를 포함하는 타일형 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display Device), 전계 방출 표시 장치(Field Emission Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device) 등과 같은 평판 표시 장치일 수 있다. 이러한 평판 표시 장치 중에서 발광 표시 장치는 표시 패널의 화소들 각각이 스스로 발광할 수 있는 발광 소자를 포함함으로써, 표시 패널에 광을 제공하는 백라이트 유닛 없이도 화상을 표시할 수 있다.
표시 장치를 대형 크기로 제조하는 경우, 화소 개수의 증가로 인하여 발광 소자의 불량률이 증가할 수 있고, 생산성 또는 신뢰성이 저하될 수 있다. 이를 해결하기 위해, 타일형 표시 장치는 상대적으로 작은 크기를 갖는 복수의 표시 장치를 연결하여 대형 크기의 화면을 구현할 수 있다. 타일형 표시 장치는 서로 인접한 표시 장치들을 연결하기 위한 이음부(seam)를 포함할 수 있다. 이음부의 두께가 두꺼운 경우, 서로 인접한 표시 장치들 중에서 제1 표시 장치의 화소와 제2 표시 장치의 화소 사이의 거리가 증가할 수 있다. 이로 인해, 타일형 표시 장치에서 하나의 영상을 표시하는 경우, 이음부로 인하여 제1 표시 장치의 영상과 제2 표시 장치의 영상이 끊어져 보일 수 있다.
본 발명이 해결하고자 하는 과제는 타일형 표시 장치에서 제1 표시 장치와 제2 표시 장치 사이의 이음부가 인지되는 것을 방지함으로써, 이음부로 인하여 제1 표시 장치의 영상과 제2 표시 장치의 영상이 끊어져 보이는 것을 방지하거나 줄일 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 제1 표시 장치와 제2 표시 장치 사이의 이음부가 인지되는 것을 방지함으로써, 이음부로 인하여 제1 표시 장치의 영상과 제2 표시 장치의 영상이 끊어져 보이는 것을 방지하거나 줄일 수 있는 타일형 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 스캔 배선들, 데이터 배선들, 및 상기 스캔 배선들과 상기 데이터 배선들에 연결되는 화소들을 갖는 복수의 표시 영역들을 포함하는 표시 패널, 상기 복수의 표시 영역들의 제1 표시 영역의 데이터 배선들에 연결되는 제1 소스 구동 회로, 상기 복수의 표시 영역들의 제2 표시 영역의 데이터 배선들에 연결되는 제2 소스 구동 회로, 상기 제1 소스 구동 회로로부터 제1 클럭 신호를 입력 받고, 상기 제1 클럭 신호에 따라 상기 스캔 배선들 중에서 제1 그룹의 스캔 배선들에 제1 스캔 신호들을 출력하는 제1 스캔 구동 회로, 및 상기 제2 소스 구동 회로로부터 제2 클럭 신호를 입력 받고, 상기 제2 클럭 신호에 따라 상기 스캔 배선들 중에서 제2 그룹의 스캔 배선들에 제2 스캔 신호들을 출력하는 제2 스캔 구동 회로를 구비한다.
상기 다른 과제를 해결하기 위한 일 실시예에 따른 타일형 표시 장치는 복수의 표시 장치들과 상기 복수의 표시 장치들 사이에 배치되는 이음부를 구비한다. 상기 복수의 표시 장치들 각각은 스캔 배선들, 데이터 배선들, 및 상기 스캔 배선들과 상기 데이터 배선들에 연결되는 화소들을 갖는 복수의 표시 영역들을 포함하는 표시 패널, 상기 표시 영역들 중에서 제1 표시 영역에 배치되는 제1 스캔 구동 회로, 및 상기 표시 영역들 중에서 제2 표시 영역에 배치되는 제2 스캔 구동 회로를 포함한다. 상기 제1 스캔 구동 회로의 제1 스테이지와 상기 제2 스캔 구동 회로의 제2 스테이지는 동일한 행에 배치된다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치와 그를 포함한 타일형 표시 장치에 의하면, 복수의 기수 스테이지가 제1 표시 영역에 배치되고, 복수의 우수 스테이지가 제n 표시 영역에 배치되는 경우, 모든 스테이지들이 하나의 표시 영역에 배치될 때보다 제1 표시 영역에 배치되는 스테이지의 개수가 적어진다. 그러므로, 제1 표시 영역의 마지막 스테이지를 제m 행에 배치할 수 있으므로, 제m 행의 제1 화소와 표시 패널의 가장자리까지 거리는 짧아질 수 있다. 따라서, 이음부에도 불구하고, 타일형 표시 장치의 표시 장치들 사이의 영상이 끊어져 보이는 것을 방지할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 타일형 표시 장치를 보여주는 평면도이다.
도 2는 도 1의 A 영역에서 제1 표시 장치의 제1 화소들, 제2 표시 장치의 제2 화소들, 제3 표시 장치의 제3 화소들, 및 제4 표시 장치의 제4 화소들을 보여주는 레이아웃 도이다.
도 3은 일 실시예에 따른 제1 표시 장치를 보여주는 레이아웃 도이다.
도 4는 도 3의 제1 표시 영역의 제1 스테이지, 제2 스테이지, 제3 스테이지, 제4 스테이지, 제m-3 스테이지, 제m-2 스테이지, 제m-1 스테이지, 제m 스테이지, 제m+1 스테이지, 및 제1 화소들을 보여주는 레이아웃 도이다.
도 5는 또 다른 실시예에 따른 제1 표시 장치를 보여주는 레이아웃 도이다.
도 6a는 도 5의 제1 표시 영역의 제1 스테이지, 제3 스테이지, 제m-3 스테이지, 제m-1 스테이지, 제m+1 스테이지, 및 제1 화소들을 보여주는 레이아웃 도이다.
도 6b는 도 5의 제n 표시 영역의 제2 스테이지, 제4 스테이지, 제m-2 스테이지, 제m 스테이지, 및 제1 화소들을 보여주는 레이아웃 도이다.
도 7은 도 5의 제1 내지 제m+1 스테이지들을 보여주는 일 예시 도면이다.
도 8은 도 7의 제1 스테이지를 상세히 보여주는 회로도이다.
도 9는 도 8의 제1 스테이지와 서브 화소들의 배치를 보여주는 레이아웃 도이다.
도 10은 도 9에서 서로 인접한 제1 화소들을 보여주는 레이아웃 도이다.
도 11은 도 10의 제1 서브 화소를 상세히 보여주는 레이아웃 도이다.
도 12는 도 10의 제2 서브 화소를 상세히 보여주는 레이아웃 도이다.
도 13은 도 10의 제3 서브 화소를 상세히 보여주는 레이아웃 도이다.
도 14는 도 9에서 제k 스테이지의 제1 트랜지스터를 상세히 보여주는 레이아웃 도이다.
도 15는 도 9에서 제1 커패시터를 상세히 보여주는 레이아웃 도이다.
도 16은 도 11의 A-A’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 17은 도 14의 B-B’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 18은 도 15의 C-C’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 19는 또 다른 실시예에 따른 제1 표시 장치를 보여주는 레이아웃 도이다.
도 20은 또 다른 실시예에 따른 제1 표시 장치를 보여주는 레이아웃 도이다.
도 21a와 도 21b은 도 20의 제1 내지 제m+1 스테이지들을 보여주는 일 예시 도면이다.
도 22는 또 다른 실시예에 따른 제1 표시 장치를 보여주는 레이아웃 도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 타일형 표시 장치를 보여주는 평면도이다.
도 1을 참조하면, 타일형 표시 장치(TD)는 복수의 표시 장치(11, 12, 13, 14)를 포함할 수 있다. 예를 들어, 타일형 표시 장치(TD)는 제1 표시 장치(11), 제2 표시 장치(12), 제3 표시 장치(13), 및 제4 표시 장치(14)를 포함할 수 있다.
복수의 표시 장치(11, 12, 13, 14)는 격자 형태로 배열될 수 있다. 예를 들어, 제1 표시 장치(11)와 제2 표시 장치(12)는 제1 방향(DR1)으로 배치될 수 있다. 제1 표시 장치(11)와 제3 표시 장치(13)는 제2 방향(DR2)으로 배치될 수 있다. 제3 표시 장치(13)와 제4 표시 장치(14)는 제1 방향(DR1)으로 배치될 수 있다. 제2 표시 장치(12)와 제4 표시 장치(14)는 제2 방향(DR2)으로 배치될 수 있다.
타일형 표시 장치(TD)에서 복수의 표시 장치(11, 12, 13, 14)의 개수 및 배치는 도 1에 도시된 바에 한정되지 않는다. 타일형 표시 장치(TD)에서 표시 장치(11, 12, 13, 14)의 개수 및 배치는 표시 장치(10)와 타일형 표시 장치(TD) 각각의 크기 및 타일형 표시 장치(TD)의 형상에 따라 결정될 수 있다.
복수의 표시 장치(11, 12, 13, 14)는 서로 동일한 크기를 가질 수 있으나, 이에 한정되지 않는다. 예를 들어, 복수의 표시 장치(11, 12, 13, 14)는 서로 다른 크기를 가질 수 있다.
복수의 표시 장치(11, 12, 13, 14) 각각은 장변과 단변을 포함하는 직사각형 형상일 수 있다. 복수의 표시 장치(11, 12, 13, 14)는 장변 또는 단변이 서로 연결되며 배치될 수 있다. 복수의 표시 장치(11, 12, 13, 14) 중 일부 또는 전부는 타일형 표시 장치(TD)의 가장자리에 배치되며, 타일형 표시 장치(TD)의 일변을 이룰 수 있다. 복수의 표시 장치(11, 12, 13, 14) 중 적어도 하나의 표시 장치는 타일형 표시 장치(TD)의 적어도 하나의 모서리에 배치될 수 있고, 타일형 표시 장치(TD)의 인접한 두 개의 변을 형성할 수 있다. 복수의 표시 장치(11, 12, 13, 14) 중 적어도 하나의 표시 장치는 다른 표시 장치들에 의해 둘러싸일 수 있다.
타일형 표시 장치(TD)는 전체적으로 평면적 형상을 가질 수 있으나, 이에 한정되지 않는다. 타일형 표시 장치(TD)는 입체적 형상을 가짐으로써, 사용자에게 입체감을 줄 수 있다. 예를 들어, 타일형 표시 장치(TD)가 입체적 형상을 갖는 경우, 복수의 표시 장치(11, 12, 13, 14) 중 적어도 하나의 표시 장치는 커브드(Curved) 형상을 가질 수 있다. 또는, 복수의 표시 장치(11, 12, 13, 14) 각각이 평면 형상을 갖더라도, 복수의 표시 장치(11, 12, 13, 14)가 서로 소정의 각도로 연결됨으로써, 타일형 표시 장치(TD)는 입체적 형상을 가질 수 있다.
타일형 표시 장치(TD)는 복수의 표시 장치(11, 12, 13, 14) 사이에 배치되는 이음부(SM)를 포함할 수 있다. 예를 들어, 이음부(SM)는 제1 표시 장치(11)와 제2 표시 장치(12) 사이, 제1 표시 장치(11)와 제3 표시 장치(13) 사이, 제2 표시 장치(12)와 제4 표시 장치(14) 사이, 및 제3 표시 장치(13)와 제4 표시 장치(14) 사이에 배치될 수 있다.
이음부(SM)는 결합 부재 또는 접착 부재를 포함할 수 있다. 이 경우, 복수의 표시 장치(11, 12, 13, 14)는 이음부(SM)의 결합 부재 또는 접착 부재를 통해 서로 연결될 수 있다.
복수의 표시 장치(11, 12, 13, 14) 각각의 외광 반사율은 이음부(SM)의 외광 반사율과 실질적으로 동일하거나 유사할 수 있다. 그러므로, 타일형 표시 장치(TD)에서 복수의 표시 장치(11, 12, 13, 14)가 영상을 표시하지 않는 경우, 이음부(SM)가 사용자에게 인지되는 것을 방지할 수 있다. 따라서, 이음부(SM)에도 불구하고, 복수의 표시 장치(11, 12, 13, 14)의 영상들이 끊어져 보이는 것을 방지할 수 있으므로, 타일형 표시 장치의 영상의 몰입감을 높일 수 있다.
도 2는 도 1의 A 영역에서 제1 표시 장치의 제1 화소들, 제2 표시 장치의 제2 화소들, 제3 표시 장치의 제3 화소들, 및 제4 표시 장치의 제4 화소들을 보여주는 레이아웃 도이다.
도 2를 참조하면, 이음부(SM)는 제1 표시 장치(11), 제2 표시 장치(12), 제3 표시 장치(13), 및 제4 표시 장치(14)가 인접하는 타일형 표시 장치(TD)의 중앙 영역에서 열 십자, 십자가, 또는 덧셈 부호의 평면 형태를 가질 수 있다. 이음부(SM)는 제1 표시 장치(11)와 제2 표시 장치(12) 사이, 제1 표시 장치(11)와 제3 표시 장치(13) 사이, 제2 표시 장치(12)와 제4 표시 장치(14) 사이, 및 제3 표시 장치(13)와 제4 표시 장치(14) 사이에 배치될 수 있다.
제1 표시 장치(11)는 화상을 표시하기 위해 제1 방향(DR1)과 제2 방향(DR2)에서 매트릭스 형태로 배열되는 제1 화소(PX1)들을 포함할 수 있다. 제2 표시 장치(12)는 화상을 표시하기 위해 제1 방향(DR1)과 제2 방향(DR2)에서 매트릭스 형태로 배열되는 제2 화소(PX2)들을 포함할 수 있다. 제3 표시 장치(13)는 화상을 표시하기 위해 제1 방향(DR1)과 제2 방향(DR2)에서 매트릭스 형태로 배열되는 제3 화소(PX3)들을 포함할 수 있다. 제4 표시 장치(14)는 화상을 표시하기 위해 제1 방향(DR1)과 제2 방향(DR2)에서 매트릭스 형태로 배열되는 제4 화소(PX4)들을 포함할 수 있다.
제1 방향(DR1)에서 이웃하는 제1 화소(PX1)들은 제1 수평 이격 거리(GH1)로 이격되고, 제1 방향(DR1)에서 이웃하는 제2 화소(PX2)들은 제2 수평 이격 거리(GH2)로 이격될 수 있다. 제1 수평 이격 거리(GH1)와 제2 수평 이격 거리(GH2)는 실질적으로 동일할 수 있다.
제1 방향(DR1)에서 이웃하는 제1 화소(PX1)와 제2 화소(PX2) 사이에는 이음부(SM)가 배치될 수 있다. 제1 방향(DR1)에서 이웃하는 제1 화소(PX1)와 제2 화소(PX2) 사이의 거리(G12)는 제1 방향(DR1)에서 제1 화소(PX1)와 이음부(SM) 사이의 거리(GHS1), 제1 방향(DR1)에서 제2 화소(PX2)와 이음부(SM) 사이의 거리(GHS2), 및 제1 방향(DR1)에서 이음부(SM)의 거리(GSM1)의 합일 수 있다.
제1 방향(DR1)에서 제1 화소(PX1)와 이음부(SM) 사이의 거리(GHS1), 제1 방향(DR1)에서 제2 화소(PX2)와 이음부(SM) 사이의 거리(GHS2), 또는 제1 방향(DR1)에서 이음부(SM)의 거리(GSM1)가 커질수록 제1 방향(DR1)에서 이웃하는 제1 화소(PX1)와 제2 화소(PX2) 사이의 거리(G12)는 커질 수 있다. 그러므로, 제1 방향(DR1)에서 이웃하는 제1 화소(PX1)와 제2 화소(PX2) 사이의 거리(G12)를 최소화하기 위해, 제1 방향(DR1)에서 제1 화소(PX1)와 이음부(SM) 사이의 거리(GHS1)가 제1 수평 이격 거리(GH1)보다 작고, 제1 방향(DR1)에서 제2 화소(PX2)와 이음부(SM) 사이의 거리(GHS2)가 제2 수평 이격 거리(GH2)보다 작을 수 있다.
제1 방향(DR1)에서 이웃하는 제3 화소(PX3)들은 제3 수평 이격 거리(GH3)로 이격되고, 제1 방향(DR1)에서 이웃하는 제4 화소(PX4)들은 제4 수평 이격 거리(GH4)로 이격될 수 있다. 제3 수평 이격 거리(GH3)와 제4 수평 이격 거리(GH4)는 실질적으로 동일할 수 있다.
제1 방향(DR1)에서 이웃하는 제3 화소(PX3)와 제4 화소(PX4) 사이에는 이음부(SM)가 배치될 수 있다. 제1 방향(DR1)에서 이웃하는 제3 화소(PX3)와 제4 화소(PX4) 사이의 거리(G34)는 제1 방향(DR1)에서 제3 화소(PX3)와 이음부(SM) 사이의 거리(GHS3), 제1 방향(DR1)에서 제4 화소(PX4)와 이음부(SM) 사이의 거리(GHS4), 및 제1 방향(DR1)에서 이음부(SM)의 거리(GSM1)의 합일 수 있다.
제1 방향(DR1)에서 제3 화소(PX3)와 이음부(SM) 사이의 거리(GHS3), 제1 방향(DR1)에서 제4 화소(PX4)와 이음부(SM) 사이의 거리(GHS4), 또는 제1 방향(DR1)에서 이음부(SM)의 거리(GSM1)가 커질수록 제1 방향(DR1)에서 이웃하는 제3 화소(PX3)와 제4 화소(PX4) 사이의 거리(G34)는 커질 수 있다. 그러므로, 제1 방향(DR1)에서 이웃하는 제3 화소(PX3)와 제4 화소(PX4) 사이의 거리(G34)를 최소화하기 위해, 제1 방향(DR1)에서 제3 화소(PX3)와 이음부(SM) 사이의 거리(GHS3)가 제3 수평 이격 거리(GH3)보다 작고, 제1 방향(DR1)에서 제4 화소(PX4)와 이음부(SM) 사이의 거리(GHS4)가 제4 수평 이격 거리(GH4)보다 작을 수 있다.
제2 방향(DR2)에서 이웃하는 제1 화소(PX1)들은 제1 수직 이격 거리(GV1)로 이격되고, 제2 방향(DR2)에서 이웃하는 제3 화소(PX3)들은 제3 수직 이격 거리(GV3)로 이격될 수 있다. 제1 수직 이격 거리(GV1)와 제3 수직 이격 거리(GV3)는 실질적으로 동일할 수 있다.
제2 방향(DR2)에서 이웃하는 제1 화소(PX1)와 제3 화소(PX3) 사이에는 이음부(SM)가 배치될 수 있다. 제2 방향(DR2)에서 이웃하는 제1 화소(PX1)와 제3 화소(PX3) 사이의 거리(G13)는 제2 방향(DR2)에서 제1 화소(PX1)와 이음부(SM) 사이의 거리(GVS1), 제2 방향(DR2)에서 제3 화소(PX3)와 이음부(SM) 사이의 거리(GVS3), 및 제2 방향(DR2)에서 이음부(SM)의 거리(GSM2)의 합일 수 있다.
제2 방향(DR2)에서 제1 화소(PX1)와 이음부(SM) 사이의 거리(GVS1), 제2 방향(DR2)에서 제3 화소(PX3)와 이음부(SM) 사이의 거리(GVS2), 또는 제2 방향(DR2)에서 이음부(SM)의 거리(GSM2)가 커질수록 제2 방향(DR2)에서 이웃하는 제1 화소(PX1)와 제3 화소(PX3) 사이의 거리(G13)는 커질 수 있다. 그러므로, 제2 방향(DR2)에서 이웃하는 제1 화소(PX1)와 제3 화소(PX3) 사이의 거리(G13)를 최소화하기 위해, 제2 방향(DR2)에서 제1 화소(PX1)와 이음부(SM) 사이의 거리(GVS1)가 제1 수직 이격 거리(GV1)보다 작고, 제2 방향(DR2)에서 제3 화소(PX3)와 이음부(SM) 사이의 거리(GVS3)가 제3 수직 이격 거리(GV3)보다 작을 수 있다.
제2 방향(DR2)에서 이웃하는 제2 화소(PX2)들은 제2 수직 이격 거리(GV2)로 이격되고, 제2 방향(DR2)에서 이웃하는 제4 화소(PX4)들은 제4 수직 이격 거리(GV4)로 이격될 수 있다. 제2 수직 이격 거리(GV2)와 제4 수직 이격 거리(GV4)는 실질적으로 동일할 수 있다.
제2 방향(DR2)에서 이웃하는 제2 화소(PX2)와 제4 화소(PX4) 사이에는 이음부(SM)가 배치될 수 있다. 제2 방향(DR2)에서 이웃하는 제2 화소(PX2)와 제4 화소(PX4) 사이의 거리(G24)는 제2 방향(DR2)에서 제2 화소(PX2)와 이음부(SM) 사이의 거리(GVS2), 제2 방향(DR2)에서 제4 화소(PX4)와 이음부(SM) 사이의 거리(GVS4), 및 제2 방향(DR2)에서 이음부(SM)의 거리(GSM4)의 합일 수 있다.
제2 방향(DR2)에서 제2 화소(PX2)와 이음부(SM) 사이의 거리(GVS2), 제2 방향(DR2)에서 제4 화소(PX4)와 이음부(SM) 사이의 거리(GVS4), 또는 제2 방향(DR2)에서 이음부(SM)의 거리(GSM2)가 커질수록 제2 방향(DR2)에서 이웃하는 제2 화소(PX2)와 제4 화소(PX4) 사이의 거리(G24)는 커질 수 있다. 그러므로, 제2 방향(DR2)에서 이웃하는 제2 화소(PX2)와 제4 화소(PX4) 사이의 거리(G24)를 최소화하기 위해, 제2 방향(DR2)에서 제2 화소(PX2)와 이음부(SM) 사이의 거리(GVS2)가 제2 수직 이격 거리(GV2)보다 작고, 제4 방향(DR4)에서 제4 화소(PX4)와 이음부(SM) 사이의 거리(GVS4)가 제4 수직 이격 거리(GV4)보다 작을 수 있다.
도 2와 같이, 복수의 표시 장치(11, 12, 13, 14)가 표시하는 영상들 사이에 이음부(SM)가 시인되지 않도록 하기 위해, 복수의 표시 장치(11, 12, 13, 14) 각각에서 가장자리에 배치되는 화소와 이음부(SM) 사이의 거리는 화소들 사이의 거리보다 작을 수 있다.
도 3은 일 실시예에 따른 제1 표시 장치를 보여주는 레이아웃 도이다.
도 3을 참조하면, 제1 표시 장치(11)는 제1 표시 패널(100), 복수의 회로 기판(CB1, CB2, …, CBn), 복수의 소스 구동 회로(SDC1, SDC2, …, SDCn), 및 스캔 구동 회로(GDC)를 포함할 수 있다. 제1 표시 패널(100)은 복수의 표시 영역(DA1, DA2, …, DAn)을 포함할 수 있다.
복수의 회로 기판(CB1, CB2, …, CBn)은 제1 표시 패널(100)의 일 측, 예를 들어 상 측에 배치될 수 있다. 복수의 회로 기판(CB1, CB2, …, CBn)은 이방성 도전 필름(anisotropic conductive film)과 같은 도전성 접착 부재를 통해 표시 패널(100)의 일 측에 배치된 패드들 상에 부착될 수 있다. 이로 인해, 복수의 회로 기판(CB1, CB2, …, CBn)은 제1 표시 패널(100)에 전기적으로 연결될 수 있다. 복수의 회로 기판(CB1, CB2, …, CBn)은 연성 필름(flexible film), 칩 온 필름(chip on film), 연성 인쇄 회로 기판(flexible printed circuit board), 또는 인쇄 회로 기판(printed circuit board)일 수 있다.
복수의 소스 구동 회로(SDC1, SDC2, …, SDCn)는 복수의 회로 기판(CB1, CB2, …, CBn)에 대응되도록 배치될 수 있다. 예를 들어, 제1 소스 구동 회로(SDC1)는 제1 회로 기판(CB1) 상에 배치되고, 제2 소스 구동 회로(SDC2)는 제2 회로 기판(CB2) 상에 배치되며, 제n(n은 3 이상의 양의 정수) 소스 구동 회로(SDC3)는 제n 회로 기판(CBn) 상에 배치될 수 있다. 복수의 소스 구동 회로(SDC1, SDC2, …, SDCn)는 집적 회로(integrated circuit)로 형성될 수 있다. 복수의 소스 구동 회로(SDC1, SDC2, …, SDCn)는 이방성 도전 필름과 같은 도전성 접착 부재를 통해 복수의 회로 기판(CB1, CB2, …, CBn)에 각각 부착될 수 있다.
복수의 소스 구동 회로(SDC1, SDC2, …, SDCn) 각각은 디지털 비디오 데이터를 입력 받고, 디지털 비디오 데이터에 따라 데이터 전압들을 생성하여 제1 표시 패널(100)의 데이터 배선들로 출력할 수 있다. 제1 소스 구동 회로(SDC1)는 스캔 구동 회로(GDC)를 구동하기 위한 스캔 제어 신호를 생성하여 스캔 구동 회로(GDC)로 출력할 수 있다.
제1 표시 영역(DA1)은 제1 회로 기판(CB1)을 통해 제1 소스 구동 회로(SDC1)에 연결되는 데이터 배선들을 포함할 수 있다. 이 경우, 제1 표시 영역(DA1)의 데이터 배선들은 제1 소스 구동 회로(SDC1)로부터 데이터 전압들을 인가받을 수 있다. 그러므로, 제1 표시 영역(DA1)의 제1 화소(PX1)들은 제1 소스 구동 회로(SDC1)로부터 데이터 전압들을 공급받음으로써 영상을 표시할 수 있다. 즉, 제1 표시 영역(DA1)은 제1 소스 구동 회로(SDC1)로부터 데이터 전압들을 공급받는 영역으로 정의될 수 있다.
제2 표시 영역(DA2)은 제2 회로 기판(CB2)을 통해 제2 소스 구동 회로(SDC2)에 연결되는 데이터 배선들을 포함할 수 있다. 이 경우, 제2 표시 영역(DA2)의 데이터 배선들은 제2 소스 구동 회로(SDC2)로부터 데이터 전압들을 인가받을 수 있다. 그러므로, 제2 표시 영역(DA2)의 제1 화소(PX1)들은 제2 소스 구동 회로(SDC2)로부터 데이터 전압들을 공급받음으로써 영상을 표시할 수 있다. 즉, 제2 표시 영역(DA2)은 제2 소스 구동 회로(SDC2)로부터 데이터 전압들을 공급받는 영역으로 정의될 수 있다.
제n 표시 영역(DAn)은 제n 회로 기판(CBn)을 통해 제n 소스 구동 회로(SDCn)에 연결되는 데이터 배선들을 포함할 수 있다. 이 경우, 제n 표시 영역(DAn)의 데이터 배선들은 제n 소스 구동 회로(SDCn)로부터 데이터 전압들을 인가받을 수 있다. 그러므로, 제n 표시 영역(DAn)의 제1 화소(PX1)들은 제n 소스 구동 회로(SDCn)로부터 데이터 전압들을 공급받음으로써 영상을 표시할 수 있다. 즉, 제n 표시 영역(DAn)은 제n 소스 구동 회로(SDCn)로부터 데이터 전압들을 공급받는 영역으로 정의될 수 있다.
스캔 구동 회로(GDC)는 제1 표시 영역(DA1)에 배치될 수 있다. 스캔 구동 회로(GDC)는 제1 소스 구동 회로(SDC1)로부터 스캔 제어 신호를 입력 받을 수 있다. 스캔 제어 신호는 복수의 클럭 신호, 복수의 클럭 바 신호 등을 포함할 수 있다.
스캔 구동 회로(GDC)는 제1 표시 영역(DA1)의 일부 영역에 배치될 수 있다. 예를 들어, 스캔 구동 회로(GDC)는 제1 표시 영역(DA1)의 일 측 가장자리, 예를 들어 도 3과 같이 좌측 가장자리에 배치될 수 있으나, 이에 한정되지 않는다. 스캔 구동 회로(GDC)는 제1 표시 영역(DA1)의 우측 가장자리 또는 제1 표시 영역(DA1)의 중앙에 배치될 수 있다.
스캔 구동 회로(GDC)는 복수의 스테이지(STA1, STA2, STA3, STA4, …, STAm-1, STAm, STAm+1)를 포함할 수 있다. 복수의 스테이지(STA1, STA2, STA3, STA4, …, STAm-1, STAm, STAm+1)는 제1 방향(DR1)으로 연장되고, 제2 방향(DR2)으로 배열될 수 있다. 복수의 스테이지(STA1, STA2, STA3, STA4, …, STAm-1, STAm, STAm+1)는 제1 소스 구동 회로(SDC1)의 스캔 제어 신호에 따라 스캔 신호들을 생성할 수 있다. 복수의 스테이지(STA1, STA2, STA3, STA4, …, STAm-1, STAm, STAm+1)는 스캔 배선들에 연결되어 스캔 신호들을 순차적으로 출력할 수 있다.
도 4는 도 3의 제1 표시 영역의 제1 스테이지, 제2 스테이지, 제3 스테이지, 제4 스테이지, 제m-3 스테이지, 제m-2 스테이지, 제m-1 스테이지, 제m 스테이지, 제m+1 스테이지, 및 제1 화소들을 보여주는 레이아웃 도이다.
도 4를 참조하면, 제1 표시 영역(DA1)에는 스캔 배선(SL)들, 데이터 배선들(RDL, GDL, BDL), 및 제1 화소(PX1)들이 배치될 수 있다.
스캔 배선(SL)들은 제1 방향(DR1)으로 연장되고, 제2 방향(DR2)으로 배치될 수 있다. 데이터 배선들(RDL, GDL, BDL)은 제2 방향(DR2)으로 연장되고, 제1 방향(DR1)으로 배치될 수 있다.
제1 화소(PX1)들 각각은 복수의 서브 화소를 포함할 수 있다. 예를 들어, 제1 화소(PX1)는 3 개의 서브 화소, 즉 제1 서브 화소(도 10의 SPX1), 제2 서브 화소(도 10의 SPX2), 및 제3 서브 화소(도 10의 SPX3)를 포함할 수 있다. 이 경우, 제1 화소(PX1)들 각각은 스캔 배선들(SL1, SL2, SL3, SL4, …, SLm-1, SLm, SLm+1) 중 어느 하나와 3 개의 데이터 배선들(RDL, GDL, BDL)에 연결될 수 있다. 제1 서브 화소(도 10의 SPX1)는 스캔 배선들(SL1, SL2, SL3, SL4, …, SLm-1, SLm, SLm+1) 중 어느 하나와 제1 색의 데이터 배선(RDL)에 연결될 수 있다. 제2 서브 화소(도 10의 SPX2)는 스캔 배선들(SL1, SL2, SL3, SL4, …, SLm-1, SLm, SLm+1) 중 어느 하나와 제2 색의 데이터 배선(GDL)에 연결될 수 있다. 제3 서브 화소(도 10의 SPX3)는 스캔 배선들(SL1, SL2, SL3, SL4, …, SLm-1, SLm, SLm+1) 중 어느 하나와 제3 색의 데이터 배선(BDL)에 연결될 수 있다.
제1 방향(DR1)에서 이웃하는 제1 화소(PX1)들 사이에는 데이터 배선들(RDL, GDL, BDL), 또는 스캔 구동 회로(GDC)의 복수의 스테이지(STA1, STA2, STA3, STA4, …, STAm-3, STAm-2, STAm-1, STAm, STAm+1) 각각의 스캔 트랜지스터(도 8의 GT1), 커패시터(도 8의 GC1), 클럭 신호 입력부(도 8의 CKT), 클럭 바 신호 입력부(도 8의 CBT), 및 캐리 클럭 신호 입력부(도 8의 RT) 중 어느 하나가 배치될 수 있다.
제1 방향(DR1)에서 이웃하는 제1 화소(PX1)들은 서로 다른 스캔 배선에 연결될 수 있다. 제1 방향(DR1)에서 이웃하는 제1 화소(PX1)들은 동일한 데이터 배선들(RDL, GDL, BDL)에 연결될 수 있다. 예를 들어, 제1 행에 배치되며, 제1 방향(DR1)에서 이웃하는 제1 화소(PX1)들 중 어느 하나는 제1 스캔 배선(SL1)에 연결되고, 다른 하나는 제2 스캔 배선(SL2)에 연결될 수 있다. 이 경우, 제1 방향(DR1)에서 이웃하는 제1 화소(PX1)들 중 어느 하나는 제1 스캔 배선(SL1)에 스캔 신호가 인가되는 경우, 데이터 배선들(RDL, GDL, BDL)로부터 데이터 전압들을 인가받을 수 있다. 또한, 제1 방향(DR1)에서 이웃하는 제1 화소(PX1)들 중 다른 하나는 제2 스캔 배선(SL2)에 스캔 신호가 인가되는 경우, 데이터 배선들(RDL, GDL, BDL)로부터 데이터 전압들을 인가받을 수 있다.
복수의 스테이지(STA1, STA2, STA3, STA4, …, STAm-3, STAm-2, STAm-1, STAm, STAm+1) 각각은 어느 한 스캔 배선에 연결되어 스캔 신호를 출력할 수 있다.
제m+1 스테이지(STAm+1)를 제외한 복수의 스테이지(STA1, STA2, STA3, STA4, …, STAm-3, STAm-2, STAm-1, STAm) 각각은 어느 한 행에 배치될 수 있다. 제m+1 스테이지(STAm+1)를 제외한 복수의 스테이지(STA1, STA2, STA3, STA4, …, STAm-3, STAm-2, STAm-1, STAm) 각각은 그에 대응되는 행에 배치되는 제1 화소(PX1)들의 주변에 배치될 수 있다. 이 경우, 제m+1 스테이지(STAm+1)를 제외한 복수의 스테이지(STA1, STA2, STA3, STA4, …, STAm-3, STAm-2, STAm-1, STAm) 각각은 그에 대응되는 행에 배치되는 제1 화소(PX1)들과 중첩하지 않을 수 있다. 즉, 제m+1 스테이지(STAm+1)를 제외한 복수의 스테이지(STA1, STA2, STA3, STA4, …, STAm-3, STAm-2, STAm-1, STAm) 각각은 그에 대응되는 행에서 제1 화소(PX1)들이 배치되지 않는 영역에 배치될 수 있다.
예를 들어, 도 4와 같이, 제1 스테이지(STA1)는 제1 행에 배치되는 제1 화소(PX1)들의 주변에 배치될 수 있다. 제1 스테이지(STA1)는 제1 스캔 배선(SL1)에 연결되어 스캔 신호를 출력할 수 있다. 제1 스테이지(STA1)는 제1 행에 배치되는 제1 화소(PX1)들과 중첩하지 않을 수 있다. 즉, 제1 스테이지(STA1)는 제1 행에서 제1 화소(PX1)들이 배치되지 않는 영역에 배치될 수 있다. 구체적으로, 제1 스테이지(STA1)의 스캔 트랜지스터(도 8의 GT1), 커패시터(도 8의 GC1), 클럭 신호 입력부(도 8의 CKT), 클럭 바 신호 입력부(도 8의 CBT), 및 캐리 클럭 신호 입력부(도 8의 RT)는 제1 방향(DR1)에서 제1 화소(PX1)들 사이의 남는 공간, 제2 방향(DR2)에서 제1 화소(PX1)들과 제2 화소(PX2)들 사이의 남는 공간, 및 제2 방향(DR2)에서 제1 화소(PX1)들의 상측의 남는 공간에 배치될 수 있다.
제2 스테이지(STA2), 제3 스테이지(STA3), 제4 스테이지(STA4), 제m-3 스테이지(STAm-3), 제m-2 스테이지(STAm-2), 제m-1 스테이지(STAm-1), 제m 스테이지(STAm)에 대한 설명은 제1 스테이지(STA1)에 대한 설명과 실질적으로 동일하므로, 생략한다.
제m+1 행에 배치되는 제1 화소(PX1)들은 존재하지 않으나, 제m+1 스캔 배선(SLm+1)은 필요하므로, 제m+1 스캔 배선(SLm+1)에 연결되어 스캔 신호를 출력하는 제m+1 스테이지(STAm+1)는 필수적이다. 제m+1 스테이지(STAm+1)는 제m 행의 스테이지(STAm)의 하측에 배치될 수 있다. 즉, 제m+1 스테이지(STAm+1)는 제m 행에 배치되는 제1 화소(PX1)들의 하측에 배치될 수 있다. 그러므로, 제m+1 스테이지(STAm+1)로 인해, 제2 방향(DR2)에서 제m 행에 배치되는 제1 화소(PX1)와 제1 표시 패널(100)의 가장자리까지 거리(GVS1)는 길어질 수 있다. 제2 방향(DR2)에서 제m 행에 배치되는 제1 화소(PX1)와 제1 표시 패널(100)의 가장자리까지 거리(GVS1)가 길어질수록, 제1 표시 장치(11)의 제1 화소(PX1)와 제3 표시 장치(13)의 제3 화소 간의 거리가 멀어질 수 있다. 그러므로, 제1 표시 장치(11)의 영상과 제3 표시 장치(13)의 영상이 이음부(SM)로 인하여 끊어져 보일 수 있다.
도 5는 또 다른 실시예에 따른 제1 표시 장치를 보여주는 레이아웃 도이다.
도 5의 실시예는 스캔 구동 회로(GDC)가 제1 스캔 구동 회로(GDC1)와 제2 스캔 구동 회로(GDC2)를 포함하는 것에서 도 3의 실시예와 차이가 있다. 도 5에서는 도 3의 실시예와 차이점 위주로 설명한다.
도 5를 참조하면, 스캔 구동 회로(GDC)는 제1 표시 영역(DA1)에 배치되는 제1 스캔 구동 회로(GDC1)와 제n 표시 영역(DAn)에 배치되는 제2 스캔 구동 회로(GDC2)를 포함할 수 있다.
제1 스캔 구동 회로(GDC1)는 제1 소스 구동 회로(SDC1)로부터 제1 스캔 제어 신호를 입력 받을 수 있다. 제1 스캔 제어 신호는 제1 클럭 신호, 제1 클럭 바 신호 등을 포함할 수 있다. 제1 클럭 신호와 제1 클럭 바 신호는 서로 반대되는 위상을 가질 수 있다. 예를 들어, 제1 클럭 신호가 제1 레벨 전압을 갖는 경우, 제1 클럭 바 신호는 제2 레벨 전압을 가질 수 있다. 또한, 제1 클럭 신호가 제2 레벨 전압을 갖는 경우, 제1 클럭 바 신호는 제1 레벨 전압을 가질 수 있다.
제1 스캔 구동 회로(GDC1)는 제1 표시 영역(DA1)의 일부 영역에 배치될 수 있다. 예를 들어, 제1 스캔 구동 회로(GDC1)는 제1 표시 영역(DA1)의 일 측 가장자리, 예를 들어 도 5와 같이 좌측 가장자리에 배치될 수 있으나, 이에 한정되지 않는다. 제1 스캔 구동 회로(GDC1)는 제1 표시 영역(DA1)의 우측 가장자리 또는 제1 표시 영역(DA1)의 중앙에 배치될 수 있다.
제1 스캔 구동 회로(GDC1)는 복수의 기수 스테이지(STA1, STA3, …, STAm-3, STAm-1, STAm+1)를 포함할 수 있다. 복수의 기수 스테이지(STA1, STA3, …, STAm-3, STAm-1, STAm+1)는 제1 그룹의 스테이지로 정의될 수 있다. 복수의 기수 스테이지(STA1, STA3, …, STAm-3, STAm-1, STAm+1)는 제1 방향(DR1)으로 연장되고, 제2 방향(DR2)으로 배열될 수 있다. 복수의 기수 스테이지(STA1, STA3, …, STAm-3, STAm-1, STAm+1)는 제1 소스 구동 회로(SDC1)의 제1 스캔 제어 신호에 따라 기수 스캔 신호들을 생성할 수 있다. 복수의 기수 스테이지(STA1, STA3, …, STAm-3, STAm-1, STAm+1)는 기수 스캔 배선들에 연결되어 기수 스캔 신호들을 순차적으로 출력할 수 있다.
제2 스캔 구동 회로(GDC2)는 제n 소스 구동 회로(SDCn)로부터 제2 스캔 제어 신호를 입력 받을 수 있다. 제2 스캔 제어 신호는 제2 클럭 신호, 제2 클럭 바 신호 등을 포함할 수 있다. 예를 들어, 제2 클럭 신호가 제1 레벨 전압을 갖는 경우, 제2 클럭 바 신호는 제2 레벨 전압을 가질 수 있다. 또한, 제2 클럭 신호가 제2 레벨 전압을 갖는 경우, 제2 클럭 바 신호는 제1 레벨 전압을 가질 수 있다.
제2 스캔 구동 회로(GDC2)는 제n 표시 영역(DAn)의 일부 영역에 배치될 수 있다. 예를 들어, 제2 스캔 구동 회로(GDC2)는 제n 표시 영역(DAn)의 일 측 가장자리, 예를 들어 도 5와 같이 우측 가장자리에 배치될 수 있으나, 이에 한정되지 않는다. 제2 스캔 구동 회로(GDC2)는 제n 표시 영역(DAn)의 우측 가장자리 또는 제n 표시 영역(DAn)의 중앙에 배치될 수 있다.
제2 스캔 구동 회로(GDC2)는 복수의 우수 스테이지(STA2, STA4, …, STAm-2, STAm)를 포함할 수 있다. 복수의 우수 스테이지(STA2, STA4, …, STAm-2, STAm)는 제2 그룹의 스테이지로 정의될 수 있다. 복수의 우수 스테이지(STA2, STA4, …, STAm-2, STAm)는 제1 방향(DR1)으로 연장되고, 제2 방향(DR2)으로 배열될 수 있다. 복수의 우수 스테이지(STA2, STA4, …, STAm-2, STAm)는 제n 소스 구동 회로(SDCn)의 제2 스캔 제어 신호에 따라 우수 스캔 신호들을 생성할 수 있다. 복수의 우수 스테이지(STA2, STA4, …, STAm-2, STAm)는 우수 스캔 배선들에 연결되어 우수 스캔 신호들을 순차적으로 출력할 수 있다.
도 5와 같이, 제1 스캔 구동 회로(GDC1)가 제1 표시 영역(DA1)에 배치되는 경우, 제1 스캔 구동 회로(GDC1)에 연결된 스캔 배선들은 제1 표시 영역(DA1)으로부터 제n 표시 영역(DAn)으로 연장된다. 또한, 제2 스캔 구동 회로(GDC2)가 제n 표시 영역(DAn)에 배치되는 경우, 제2 스캔 구동 회로(GDC2)에 연결된 스캔 배선들은 제n 표시 영역(DAn)으로부터 제1 표시 영역(DA1)으로 연장된다. 이 경우, 제1 스캔 구동 회로(GDC1)로부터 스캔 배선의 우측 끝 단까지의 거리가 제2 스캔 구동 회로(GDC2)로부터 스캔 배선의 좌측 끝 단까지의 거리가 실질적으로 동일할 수 있다. 그러므로, 제1 스캔 구동 회로(GDC1)의 스캔 신호의 RC 지연과 제2 스캔 구동 회로(GDC2)의 스캔 신호의 RC 지연 간의 차이를 최소화할 수 있다.
도 6a는 도 5의 제1 표시 영역의 제1 스테이지, 제3 스테이지, 제m-1 스테이지, 제m+1 스테이지, 및 제1 화소들을 보여주는 레이아웃 도이다. 도 6b는 도 5의 제n 표시 영역의 제2 스테이지, 제4 스테이지, 제m-2 스테이지, 제m 스테이지, 및 제1 화소들을 보여주는 레이아웃 도이다.
도 6a 및 도 6b의 실시예는 제1 스테이지(STA1), 제3 스테이지(STA3), 제m-3 스테이지(STAm-3), 제m-1 스테이지(STAm-1), 및 제m+1 스테이지(STAm+1)를 포함하는 제1 스캔 구동 회로(SDC1)가 제1 표시 영역(DA1)에 배치되고, 제2 스테이지(STA2), 제4 스테이지(STA4), 제m-2 스테이지(STAm-2), 및 제m 스테이지(STAm)를 포함하는 제2 스캔 구동 회로(SDC2)가 제n 표시 영역(DAn)에 배치되는 것에서 도 4의 실시예와 차이가 있다.
도 6a 및 도 6b를 참조하면, 복수의 기수 스테이지(STA1, STA3, …, STAm-3, STAm-1, STAm+1) 각각은 어느 한 스캔 배선에 연결되어 스캔 신호를 출력할 수 있다. 복수의 기수 스테이지(STA1, STA3, …, STAm-3, STAm-1, STAm+1) 각각은 어느 한 행에 배치될 수 있다. 복수의 기수 스테이지(STA1, STA3, …, STAm-3, STAm-1, STAm+1) 각각은 그에 대응되는 행에 배치되는 제1 화소(PX1)들의 주변에 배치될 수 있다. 이 경우, 복수의 기수 스테이지(STA1, STA3, …, STAm-3, STAm-1, STAm+1) 각각은 그에 대응되는 행에 배치되는 제1 화소(PX1)들과 중첩하지 않을 수 있다. 즉, 복수의 기수 스테이지(STA1, STA3, …, STAm-3, STAm-1, STAm+1) 각각은 그에 대응되는 행에서 제1 화소(PX1)들이 배치되지 않는 영역에 배치될 수 있다.
예를 들어, 도 6a와 같이, 제1 스테이지(STA1)는 제1 행에 배치되는 제1 화소(PX1)들의 주변에 배치되고, 제3 스테이지(STA3)는 제3 행에 배치되는 제1 화소(PX1)들의 주변에 배치될 수 있다. 제m-3 스테이지(STAm-3)는 제m-3 행에 배치되는 제1 화소(PX1)들의 주변에 배치되고, 제m-1 스테이지(STAm-1)는 제m-1 행에 배치되는 제1 화소(PX1)들의 주변에 배치될 수 있다. 제m+1 스테이지(STAm+1)가 제m 행에 배치되는 제1 화소(PX1)들의 주변에 배치될 수 있다.
복수의 우수 스테이지(STA2, STA4, …, STAm-2, STAm) 각각은 어느 한 스캔 배선에 연결되어 스캔 신호를 출력할 수 있다. 복수의 우수 스테이지(STA2, STA4, …, STAm-2, STAm) 각각은 어느 한 행에 배치될 수 있다. 복수의 우수 스테이지(STA2, STA4, …, STAm-2, STAm) 각각은 그에 대응되는 행에 배치되는 제1 화소(PX1)들의 주변에 배치될 수 있다. 이 경우, 복수의 우수 스테이지(STA2, STA4, …, STAm-2, STAm) 각각은 그에 대응되는 행에 배치되는 제1 화소(PX1)들과 중첩하지 않을 수 있다. 즉, 복수의 우수 스테이지(STA2, STA4, …, STAm-2, STAm) 각각은 그에 대응되는 행에서 제1 화소(PX1)들이 배치되지 않는 영역에 배치될 수 있다.
예를 들어, 도 6b와 같이, 복수의 우수 스테이지(STA2, STA4, …, STAm-2, STAm)는 제m+1 스테이지(STAm+1)를 제외하고, 복수의 기수 스테이지(STA1, STA3, …, STAm-3, STAm-1, STAm+1)와 동일한 행에 배치될 수 있다. 이 경우, 제2 스테이지(STA2)는 제1 행에 배치되는 제1 화소(PX1)들의 주변에 배치되고, 제4 스테이지(STA4)는 제3 행에 배치되는 제1 화소(PX1)들의 주변에 배치될 수 있다. 제m-2 스테이지(STAm-2)는 제m-3 행에 배치되는 제1 화소(PX1)들의 주변에 배치되고, 제m 스테이지(STAm)는 제m-1 행에 배치되는 제1 화소(PX1)들의 주변에 배치될 수 있다.
또는, 복수의 우수 스테이지(STA2, STA4, …, STAm-2, STAm)는 제m+1 스테이지(STAm+1)를 제외하고, 복수의 기수 스테이지(STA1, STA3, …, STAm-3, STAm-1, STAm+1)와 다른 행에 배치될 수 있다. 이 경우, 제2 스테이지(STA2)는 제2 행에 배치되는 제1 화소(PX1)들의 주변에 배치되고, 제4 스테이지(STA4)는 제4 행에 배치되는 제1 화소(PX1)들의 주변에 배치될 수 있다. 제m-2 스테이지(STAm-2)는 제m-2 행에 배치되는 제1 화소(PX1)들의 주변에 배치되고, 제m 스테이지(STAm)는 제m 행에 배치되는 제1 화소(PX1)들의 주변에 배치될 수 있다.
도 6a 및 도 6b와 같이, 복수의 기수 스테이지(STA1, STA3, …, STAm-3, STAm-1, STAm+1)가 제1 표시 영역(DA1)에 배치되고, 복수의 우수 스테이지(STA2, STA4, …, STAm-2, STAm)가 제n 표시 영역(DAn)에 배치되는 경우, 제1 스캔 구동 회로(SDC1)가 제m 스테이지(STAm)를 포함하지 않는다. 그러므로, 제1 스캔 구동 회로(SDC1)의 제m+1 스테이지(STAm+1)는 제m 행에 배치되는 제1 화소(PX1)들의 주변에 배치될 수 있다. 이로 인해, 제2 방향(DR2)에서 제m 행에 배치되는 제1 화소(PX1)와 제1 표시 패널(100)의 가장자리까지 거리(GVS1)는 짧아질 수 있다. 제2 방향(DR2)에서 제m 행에 배치되는 제1 화소(PX1)와 제1 표시 패널(100)의 가장자리까지 거리(GVS1)가 짧아질수록, 제1 표시 장치(11)의 제1 화소(PX1)와 제3 표시 장치(13)의 제3 화소 간의 거리가 가까워질 수 있다. 그러므로, 이음부(SM)에도 불구하고, 제1 표시 장치(11)의 영상과 제3 표시 장치(13)의 영상이 끊어져 보이는 것을 방지할 수 있다.
한편, 제2 표시 장치(12), 제3 표시 장치(13), 및 제4 표시 장치(14)는 도 5와 도 6a 및 도 6b를 결부하여 설명한 제1 표시 장치(11)와 실질적으로 동일할 수 있다. 그러므로, 제2 표시 장치(12), 제3 표시 장치(13), 및 제4 표시 장치(14)에 대한 설명은 생략한다.
도 7은 도 5의 제1 내지 제m+1 스테이지들을 보여주는 일 예시 도면이다.
도 7을 참조하면, 복수의 기수 스테이지(STA1, STA3, STA5, …, STAm-3, STAm-1)와 복수의 우수 스테이지(STA2, STA4, STA6, …, STAm-2, STAm) 각각은 스타트 신호 입력부(ST), 리셋 신호 입력부(RT), 클럭 신호 입력부(CKT), 클럭 바 신호 입력부(CBT), 스캔 신호 출력부(SOUT), 및 캐리 신호 출력부(COUT)를 포함할 수 있다.
스타트 신호 입력부(ST)는 제1 스타트 배선(STRL1), 제2 스타트 배선(STRL2), 또는 이전 스테이지의 캐리 신호 출력부(COUT)에 연결될 수 있다. 예를 들어, 제1 스테이지(STA1)의 스타트 신호 입력부(ST)는 제1 스타트 배선(STRL1)에 연결되고, 제2 스테이지(STA2)의 스타트 신호 입력부(ST)는 제2 스타트 배선(STRL2)에 연결될 수 있다. 또한, 제1 스테이지(STA1)를 제외한 복수의 기수 스테이지(STA1, STA3, STA5, …, STAm-3, STAm-1, STAm+1) 각각의 스타트 신호 입력부(ST)는 이전 스테이지의 캐리 신호 출력부(COUT)에 연결될 수 있다. 예를 들어, 제3 스테이지(STA3)의 스타트 신호 입력부(ST)는 제1 스테이지(STA1)의 캐리 신호 출력부(COUT)에 연결될 수 있다. 또한, 제2 스테이지(STA2)를 제외한 복수의 우수 스테이지(STA2, STA4, STA6, …, STAm-2, STAm) 각각의 스타트 신호 입력부(ST)는 이전 스테이지의 캐리 신호 출력부(COUT)에 연결될 수 있다. 예를 들어, 제4 스테이지(STA4)의 스타트 신호 입력부(ST)는 제2 스테이지(STA2)의 캐리 신호 출력부(COUT)에 연결될 수 있다.
제m+1 스테이지(STAm+1)를 제외한 복수의 기수 스테이지(STA1, STA3, STA5, …, STAm-3, STAm-1) 각각의 리셋 신호 입력부(RT)는 이후 스테이지의 캐리 신호 출력부(COUT)에 연결될 수 있다. 예를 들어, 제1 스테이지(STA1)의 리셋 신호 입력부(RT)는 제3 스테이지(STA3)의 캐리 신호 출력부(COUT)에 연결될 수 있다. 제m 스테이지(STAm)를 제외한 복수의 우수 스테이지(STA2, STA4, STA6, …, STAm-2)는 이후 스테이지의 캐리 신호 출력부(COUT)에 연결될 수 있다. 예를 들어, 제2 스테이지(STA2)의 리셋 신호 입력부(RT)는 제4 스테이지(STA4)의 캐리 신호 출력부(COUT)에 연결될 수 있다. 제m+1 스테이지(STAm+1)의 리셋 신호 입력부(RT)는 제1 스타트 배선(STRL1)에 연결되거나 기수 더미 스테이지(미도시)의 캐리 신호 출력부(COUT)에 연결될 수 있다. 제m 스테이지(STAm)의 리셋 신호 입력부(RT)는 제2 스타트 배선(STRL2)에 연결되거나 우수 더미 스테이지(미도시)의 캐리 신호 출력부(COUT)에 연결될 수 있다.
복수의 기수 스테이지(STA1, STA3, STA5, …, STAm-3, STAm-1, STAm+1)는 제1 클럭 배선(CKL1)과 제1 클럭 바 배선(CBL1)에 공통적으로 연결될 수 있다. 즉, 복수의 기수 스테이지(STA1, STA3, STA5, …, STAm-3, STAm-1, STAm+1) 각각의 클럭 신호 입력부(CKT)는 제1 클럭 배선(CKL1)에 연결되고, 클럭 바 신호 입력부(CBT)는 제2 클럭 배선(CKL2)에 연결될 수 있다.
복수의 우수 스테이지(STA2, STA4, STA6, …, STAm-2, STAm)는 제2 클럭 배선(CKL2)과 제2 클럭 바 배선(CBL2)에 공통적으로 연결될 수 있다. 즉, 복수의 우수 스테이지(STA2, STA4, STA6, …, STAm-2, STAm) 각각의 클럭 신호 입력부(CKT)는 제2 클럭 배선(CKL2)에 연결되고, 클럭 바 신호 입력부(CBT)는 제2 클럭 바 배선(CBL2)에 연결될 수 있다.
복수의 기수 스테이지(STA1, STA3, STA5, …, STAm-3, STAm-1, STAm+1)는 기수 스캔 배선들(SL1, SL3, SL5, …, SLm-3, SLm-1)에 연결될 수 있다. 기수 스캔 배선들(SL1, SL3, SL5, …, SLm-3, SLm-1)은 제1 그룹의 스캔 배선들로 정의될 수 있다. 복수의 기수 스테이지(STA1, STA3, STA5, …, STAm-3, STAm-1, STAm+1) 각각의 스캔 신호 출력부(SOUT)는 그에 대응되는 기수 스캔 배선에 연결될 수 있다. 예를 들어, 제1 스테이지(STA1)는 제1 스캔 배선(SL1)에 연결되고, 제3 스테이지(STA3)는 제3 스캔 배선(SL3)에 연결되며, 제5 스테이지(STA5)는 제5 스캔 배선(SL5)에 연결될 수 있다. 제m-3 스테이지(STAm-3)는 제m-3 스캔 배선(SLm-3)에 연결되고, 제m-1 스테이지(STAm-1)는 제m-1 스캔 배선(SLm-1)에 연결되며, 제m+1 스테이지(STAm+1)는 제m+1 스캔 배선(SLm+1)에 연결될 수 있다.
복수의 우수 스테이지(STA2, STA4, STA6, …, STAm-2, STAm)는 우수 스캔 배선들(SL2, SL4, SL6, …, SLm-2, SLm)에 연결될 수 있다. 우수 스캔 배선들(SL2, SL4, SL6, …, SLm-2, SLm)은 제2 그룹의 스캔 배선들로 정의될 수 있다. 복수의 우수 스테이지(STA2, STA4, STA6, …, STAm-2, STAm) 각각의 스캔 신호 출력부(SOUT)는 그에 대응되는 우수 스캔 배선에 연결될 수 있다. 예를 들어, 제2 스테이지(STA2)는 제2 스캔 배선(SL2)에 연결되고, 제4 스테이지(STA4)는 제4 스캔 배선(SL4)에 연결되며, 제6 스테이지(STA6)는 제6 스캔 배선(SL6)에 연결될 수 있다. 제m-2 스테이지(STAm-2)는 제m-2 스캔 배선(SLm-2)에 연결되고, 제m 스테이지(STAm)는 제m 스캔 배선(SLm)에 연결될 수 있다.
복수의 기수 스테이지(STA1, STA3, STA5, …, STAm-3, STAm-1, STAm+1) 각각의 캐리 신호 출력부(COUT)는 이전 스테이지의 리셋 신호 입력부(RT)와 이후 스테이지의 스타트 신호 입력부(ST)에 연결될 수 있다. 다만, 제1 스테이지(STA1)의 캐리 신호 출력부(COUT)는 이후 스테이지의 스타트 신호 입력부(ST)에 연결되고, 제m+1 스테이지(STAm+1)의 캐리 신호 출력부(COUT)는 이전 스테이지의 리셋 신호 입력부(RT)와 제1 스타트 신호 배선(STRL) 또는 기수 더미 스테이지(미도시)의 캐리 신호 출력부(COUT)에 연결될 수 있다.
복수의 우수 스테이지(STA2, STA4, STA6, …, STAm-2, STAm) 각각의 캐리 신호 출력부(COUT)는 이전 스테이지의 리셋 신호 입력부(RT)와 이후 스테이지의 스타트 신호 입력부(ST)에 연결될 수 있다. 다만, 제2 스테이지(STA2)의 캐리 신호 출력부(COUT)는 이후 스테이지의 스타트 신호 입력부(ST)에 연결되고, 제m 스테이지(STAm)의 캐리 신호 출력부(COUT)는 이전 스테이지의 리셋 신호 입력부(RT)와 제2 스타트 신호 배선(STRL) 또는 우수 더미 스테이지(미도시)의 캐리 신호 출력부(COUT)에 연결될 수 있다.
도 8은 도 7의 제1 스테이지를 상세히 보여주는 회로도이다.
도 8을 참조하면, 제1 스테이지(STA1)는 스캔 제어 신호를 입력 받고, 스캔 신호를 출력할 수 있다. 예를 들어, 제1 스테이지(STA1)는 스캔 제어 신호로서, 클럭 신호 입력부(CKT)에 입력되는 클럭 신호, 클럭 바 입력부(CBT)에 입력되는 클럭 바 신호, 캐리 클럭 신호 입력부(CCT)에 입력되는 캐리 클럭 신호, 제1 입력부(S1)에 입력되는 제1 입력 신호, 제2 입력부(S2)에 입력되는 제2 입력 신호, 제5 입력부(S5)에 입력되는 제5 입력 신호, 제6 입력부(S6)에 입력되는 제6 입력 신호, 제1 전원 입력부(VSS1)에 입력되는 제1 전원 전압, 및 제2 전원 입력부(VSS2)에 입력되는 제2 전원 전압을 입력 받을 수 있다. 하지만, 스캔 제어 신호는 이에 한정되지 않는다.
제1 스테이지(STA1)는 복수의 스캔 트랜지스터와 복수의 스캔 커패시터를 포함할 수 있다. 예를 들어, 제1 스테이지(STA1)는 제1 내지 제13 스캔 트랜지스터(GT1~GT13) 및 제1 내지 제3 스캔 커패시터(GC1~GC3)를 포함할 수 있다.
제1 스캔 트랜지스터(GT1)는 제1 노드(N1)의 전압에 따라 턴-온되어 클럭 신호 입력부(CKT)에 입력되는 클럭 신호를 스캔 신호 출력부(SOUT)에 공급할 수 있다. 예를 들어, 제1 스캔 트랜지스터(GT1)는 제1 스테이지(STA1)의 풀-업 트랜지스터일 수 있으나, 이에 한정되지 않는다. 제1 스캔 트랜지스터(GT1)의 게이트 전극은 제1 노드(N1)에 접속되고, 드레인 전극은 클럭 신호 입력부(CKT)에 접속되며, 소스 전극은 스캔 신호 출력부(SOUT)에 접속될 수 있다.
제1 스캔 커패시터(GC1)는 제1 노드(N1)와 스캔 신호 출력부(SOUT) 사이에 접속될 수 있다. 제1 스캔 커패시터(GC1)는 제1 스캔 트랜지스터(GT1)의 게이트 전극과 소스 전극 사이에 접속될 수 있다. 따라서, 제1 스캔 커패시터(GC1)는 제1 스캔 트랜지스터(GT1)의 게이트 전극과 소스 전극 사이의 전위 차를 유지할 수 있다.
제2 스캔 트랜지스터(GT2)는 클럭 바 입력부(CBT)에 입력되는 클럭 바 신호(SCB)에 따라 턴-온되어 스캔 신호 출력부(SOUT)를 제1 전원 입력부(VSS1)에 입력되는 제1 전원 전압으로 방전시킬 수 있다. 예를 들어, 제2 스캔 트랜지스터(GT2)는 제1 스테이지(STA1)의 풀-다운 트랜지스터일 수 있으나, 이에 한정되지 않는다. 제2 스캔 트랜지스터(GT2)의 게이트 전극은 클럭 바 신호 입력부(CBT)에 접속되고, 드레인 전극은 스캔 신호 출력부(SOUT)에 접속되며, 소스 전극은 제1 전원 입력부(VSS1)에 접속될 수 있다.
제3 스캔 트랜지스터(GT3)는 스타트 신호 입력부(ST)에 입력되는 스타트 신호 또는 이전 스테이지의 캐리 신호에 따라 턴-온되어 스타트 신호 또는 이전 스테이지의 캐리 신호를 제1 노드(N1)에 공급할 수 있다. 제3 스캔 트랜지스터(GT3)는 제3-1 스캔 트랜지스터(GT3-1) 및 제3-2 스캔 트랜지스터(GT3-2)를 포함하는 듀얼 트랜지스터일 수 있다. 제3-1 스캔 트랜지스터(GT3-1)의 게이트 전극과 드레인 전극은 스타트 신호 입력부(ST)에 접속되고, 소스 전극은 제3-2 스캔 트랜지스터(GT3-2)의 드레인 전극에 접속될 수 있다. 제3-2 스캔 트랜지스터(GT3-2)의 게이트 전극은 스타트 신호 입력부(ST)에 접속되고 드레인 전극은 제3-1 스캔 트랜지스터(GT3-1)의 소스 전극에 접속되며, 소스 전극은 제1 노드(N1)에 접속될 수 있다. 제3-1 스캔 트랜지스터(GT3-1)의 소스 전극과 제3-2 스캔 트랜지스터(GT3-2)의 드레인 전극은 제2 노드(N2)에 접속됨으로써, 제3-1 스캔 트랜지스터(GT3-1)와 제3-2 스캔 트랜지스터(GT3-2) 사이의 누설 전류를 최소화할 수 있다.
제4 스캔 트랜지스터(GT4)는 제5 입력부(S5)의 제5 입력 신호에 따라 턴-온되어 제1 노드(N1)를 방전시킬 수 있다. 제4 스캔 트랜지스터(GT4)는 제4-1 스캔 트랜지스터(GT4-1) 및 제4-2 스캔 트랜지스터(GT4-2)를 포함하는 듀얼 트랜지스터일 수 있다. 제4-1 스캔 트랜지스터(GT4-1)의 게이트 전극은 제5 입력부(S5)에 접속되고, 드레인 전극은 제1 노드(N1)에 접속되며, 소스 전극은 제4-2 스캔 트랜지스터(GT4-2)의 드레인 전극에 접속될 수 있다. 제4-2 스캔 트랜지스터(GT4-2)의 게이트 전극은 제5 입력부(S5)에 접속되고, 드레인 전극은 제4-1 스캔 트랜지스터(GT4-1)의 소스 전극에 접속되며, 소스 전극은 제2 전원 입력부(VSS2)에 접속될 수 있다. 제4-1 스캔 트랜지스터(GT4-1)의 소스 전극과 제4-2 스캔 트랜지스터(GT4-2)의 드레인 전극은 제2 노드(N2)에 접속됨으로써, 제4-1 스캔 트랜지스터(GT4-1)와 제4-2 스캔 트랜지스터(GT4-2) 사이의 누설 전류를 최소화할 수 있다.
제5 스캔 트랜지스터(GT5)는 리셋 입력부(RT)의 이후 스테이지의 캐리 신호에 따라 턴-온되어 제1 노드(N1)를 방전시킬 수 있다. 제5 스캔 트랜지스터(GT5)는 제5-1 스캔 트랜지스터(GT5-1) 및 제5-2 스캔 트랜지스터(GT5-2)를 포함하는 듀얼 트랜지스터일 수 있다. 제5-1 스캔 트랜지스터(GT5-1)의 게이트 전극은 리셋 입력부(RT)에 접속되고, 제1 노드(N1)에 접속되며, 소스 전극은 제5-2 스캔 트랜지스터(GT5-2)의 드레인 전극에 접속될 수 있다. 제5-2 스캔 트랜지스터(GT5-2)의 게이트 전극은 리셋 입력부(RT)에 접속되고, 드레인 전극은 제5-1 스캔 트랜지스터(GT5-1)의 소스 전극에 접속되며, 소스 전극은 제2 전원 입력부(VSS2)에 접속될 수 있다. 제5-1 스캔 트랜지스터(GT5-1)의 소스 전극과 제5-2 스캔 트랜지스터(GT5-2)의 드레인 전극은 제2 노드(N2)에 접속됨으로써, 제5-1 스캔 트랜지스터(GT5-1)와 제5-2 스캔 트랜지스터(GT5-2) 사이의 누설 전류를 최소화할 수 있다.
제6 스캔 트랜지스터(GT6)는 제1 노드(N1)의 전압을 기초로 턴-온되어 제6 입력부(S6)의 제6 입력 신호를 제2 노드(N2)에 공급할 수 있다. 제6 스캔 트랜지스터(GT6)는 제6-1 스캔 트랜지스터(GT6-1) 및 제6-2 스캔 트랜지스터(GT6-2)를 포함하는 듀얼 트랜지스터일 수 있다. 제6-1 스캔 트랜지스터(GT6-1)의 게이트 전극은 제1 노드(N1)에 접속되고, 드레인 전극은 제6 입력부(S6)에 접속되며, 소스 전극은 제6-2 스캔 트랜지스터(GT6-2)의 드레인 전극에 접속될 수 있다. 제6-2 스캔 트랜지스터(GT6-2)의 게이트 전극은 제1 노드(N1)에 접속되고, 제6-2 스캔 트랜지스터(GT6-2)의 드레인 전극은 제6-1 스캔 트랜지스터(GT6-1)의 소스 전극에 접속되며, 제6-2 스캔 트랜지스터(GT6-2)의 소스 전극은 제2 노드(N2)에 접속될 수 있다.
제7 스캔 트랜지스터(GT7)는 캐리 클럭 신호 입력부(CCK)의 캐리 클럭 신호에 따라 턴-온되어 제1 노드(N1)의 전압을 캐리 신호 출력부(COUT)로 출력할 수 있다. 제7 스캔 트랜지스터(GT7)는 제7-1 스캔 트랜지스터(GT7-1) 및 제7-2 스캔 트랜지스터(GT7-2)를 포함하는 듀얼 트랜지스터일 수 있다. 제7-1 스캔 트랜지스터(GT7-1)의 게이트 전극은 캐리 클럭 신호 입력부(CCK)에 접속되고, 드레인 전극은 제1 노드(N1)에 접속되며, 소스 전극은 제7-2 스캔 트랜지스터(GT7-2)의 드레인 전극에 접속될 수 있다. 제7-2 스캔 트랜지스터(GT7-2)의 게이트 전극은 캐리 클럭 신호 입력부(CCK)에 접속되고, 드레인 전극은 제7-1 스캔 트랜지스터(GT7-1)의 소스 전극에 접속되며, 소스 전극은 캐리 신호 출력부(COUT)에 접속될 수 있다. 제7-1 스캔 트랜지스터(GT7-1)의 소스 전극과 제7-2 스캔 트랜지스터(GT7-2)의 드레인 전극은 제2 노드(N2)에 접속됨으로써, 제7-1 스캔 트랜지스터(GT7-1)와 제7-2 스캔 트랜지스터(GT7-2) 사이의 누설 전류를 최소화할 수 있다.
제8 스캔 트랜지스터(GT8)는 제1 노드(N1)의 전압을 기초로 턴-온되어 캐리 클럭 신호 입력부(CCK)의 캐리 클럭 신호를 캐리 신호 출력부(COUT)에 공급할 수 있다. 제8 스캔 트랜지스터(GT8)의 게이트 전극은 제1 노드(N1)에 접속되고, 제8 스캔 트랜지스터(GT8)의 드레인 전극은 캐리 클럭 신호 입력부(CCK)에 접속되며, 제8 스캔 트랜지스터(GT8)의 소스 전극은 캐리 신호 출력부(COUT)에 접속될 수 있다.
제2 스캔 커패시터(GC2)는 제1 노드(N1)와 캐리 신호 출력부(COUT) 사이에 접속될 수 있다. 제2 스캔 커패시터(GC2)는 제8 스캔 트랜지스터(GT8)의 게이트 전극과 소스 전극 사이에 접속될 수 있다. 따라서, 제2 스캔 커패시터(GC2)는 제8 스캔 트랜지스터(GT8)의 게이트 전극과 소스 전극 사이의 전위 차를 유지할 수 있다.
제9 스캔 트랜지스터(GT9)는 제2 입력부(S2)의 제2 입력 신호에 따라 턴-온되어 제10 스캔 트랜지스터(GT10)의 소스 전극을 제1 노드(N1)에 접속시킬 수 있다. 제9 스캔 트랜지스터(GT9)는 제9-1 스캔 트랜지스터(GT9-1) 및 제9-2 스캔 트랜지스터(GT9-2)를 포함하는 듀얼 트랜지스터일 수 있다. 제9-1 스캔 트랜지스터(GT9-1)의 게이트 전극은 제2 입력부(S2)에 접속되고, 드레인 전극은 제10 스캔 트랜지스터(GT10)의 소스 전극에 접속되며, 소스 전극은 제9-2 스캔 트랜지스터(GT9-2)의 드레인 전극에 접속될 수 있다. 제9-2 스캔 트랜지스터(GT9-2)의 게이트 전극은 제2 입력부(S2)에 접속되고, 드레인 전극은 제9-1 스캔 트랜지스터(GT9-1)의 소스 전극에 접속되며, 제1 노드(N1)에 접속될 수 있다. 제9-1 스캔 트랜지스터(GT9-1)의 소스 전극과 제9-2 스캔 트랜지스터(GT9-2)의 드레인 전극은 제2 노드(N2)에 접속됨으로써, 제9-1 스캔 트랜지스터(GT9-1)와 제9-2 스캔 트랜지스터(GT9-2) 사이의 누설 전류를 최소화할 수 있다.
제10 스캔 트랜지스터(GT10)는 제3 노드(N3)의 전압을 기초로 턴-온되어 제6 입력부(S6)로 입력되는 제6 입력 신호를 제9-1 스캔 트랜지스터(GT9-1)의 드레인 전극에 공급할 수 있다. 제10 스캔 트랜지스터(GT10)의 게이트 전극은 제3 노드(N3)에 접속되고, 드레인 전극은 제6 입력부(S6)에 접속되며, 소스 전극은 제9-1 스캔 트랜지스터(GT9-1)의 드레인 전극에 접속될 수 있다.
제3 스캔 커패시터(GC3)는 제3 노드(N3)와 제6 입력 신호의 입력 단자 사이에 접속될 수 있다. 제3 스캔 커패시터(GC3)는 제10 스캔 트랜지스터(GT10)의 게이트 전극과 드레인 전극 사이에 접속될 수 있다. 따라서, 제3 스캔 커패시터(GC3)는 제10 스캔 트랜지스터(GT10)의 게이트 전극과 드레인 전극 사이의 전위 차를 유지할 수 있다.
제11 스캔 트랜지스터(GT11)는 제1 입력부(S1)에 입력되는 제1 입력 신호에 따라 턴-온되어 캐리 신호 출력부(COUT)를 제3 노드(N3)에 연결할 수 있다. 제11 스캔 트랜지스터(GT11)는 제11-1 스캔 트랜지스터(GT11-1) 및 제11-2 스캔 트랜지스터(GT11-2)를 포함하는 듀얼 트랜지스터일 수 있다. 제11-1 스캔 트랜지스터(GT11-1)의 게이트 전극은 제1 입력부(S1)에 접속되고, 드레인 전극은 캐리 신호 출력부(COUT)에 접속되며, 소스 전극은 제11-2 스캔 트랜지스터(GT11-2)의 드레인 전극에 접속될 수 있다. 제11-2 스캔 트랜지스터(GT11-2)의 게이트 전극은 제1 입력부(S1)에 접속되고, 드레인 전극은 제11-1 스캔 트랜지스터(GT11-1)의 소스 전극에 접속되며, 소스 전극은 제3 노드(N3)에 접속될 수 있다. 제11-1 스캔 트랜지스터(GT11-1)의 소스 전극과 제11-2 스캔 트랜지스터(GT11-2)의 드레인 전극은 제12 스캔 트랜지스터(GT12)의 소스 전극에 접속됨으로써, 제11-1 스캔 트랜지스터(GT11-1)와 제11-2 스캔 트랜지스터(GT11-2) 사이의 누설 전류를 최소화할 수 있다.
제12 스캔 트랜지스터(GT12)는 제3 노드(N3)의 전압을 기초로 턴-온되어 제6 입력부(S6)의 제6 입력 신호를 제11-1 스캔 트랜지스터(GT11-1)의 소스 전극 또는 제11-2 스캔 트랜지스터(GT11-2)의 드레인 전극에 공급할 수 있다. 제12 스캔 트랜지스터(GT12)의 게이트 전극은 제3 노드(N3)에 접속되고, 드레인 전극은 제6 입력부(S6)에 접속되며, 소스 전극은 제11-1 스캔 트랜지스터(GT11-1)의 소스 전극 및 제11-2 스캔 트랜지스터(GT11-2)의 드레인 전극에 접속될 수 있다. 따라서, 제12 스캔 트랜지스터(GT12)는 제11-1 스캔 트랜지스터(GT11-1)와 제11-2 스캔 트랜지스터(GT11-2) 사이의 누설 전류를 최소화할 수 있다.
제13 스캔 트랜지스터(GT13)는 제5 입력부(S5)의 제5 입력 신호에 따라 턴-온되어 캐리 신호 출력부(COUT)를 제2 전압 입력부(VSS2)에 연결할 수 있다. 제13 스캔 트랜지스터(GT13)의 게이트 전극은 제5 입력부(S5)에 접속되고, 드레인 전극은 캐리 신호 출력부(COUT)에 접속되며, 소스 전극은 제2 전원 입력부(VSS2)에 접속될 수 있다.
도 8과 같이, 제1 스테이지(STA1)는 표시 영역(DA)에 배치되어 스캔 제어 신호로서, 클럭 신호, 클럭 바 신호, 캐리 클럭 신호, 제1 입력 신호, 제2 입력 신호, 제5 입력 신호, 제6 입력 신호, 제1 전원 전압, 및 제2 전원 전압을 입력 받을 수 있다. 제1 스테이지(STA1)는 제1 내지 제13 스캔 트랜지스터(GT1~GT13)와 제1 내지 제3 스캔 커패시터(GC1~GC3)를 포함함으로써, 스캔 신호와 캐리 신호를 출력할 수 있다.
한편, 제1 스테이지(STA1)를 제외한 복수의 기수 스테이지(STA3, …, STAm-3, STAm-1, STAm+1)와 복수의 우수 스테이지(STA2, STA4, …, STAm-2, STAm)는 도 8을 결부하여 설명한 바와 실질적으로 동일할 수 있다. 그러므로, 제1 스테이지(STA1)를 제외한 복수의 기수 스테이지(STA3, …, STAm-3, STAm-1, STAm+1)와 복수의 우수 스테이지(STA2, STA4, …, STAm-2, STAm)에 대한 설명은 생략한다.
도 9는 도 8의 제1 스테이지의 구성들과 제1 화소들의 배치를 보여주는 레이아웃 도이다.
도 6에서는 제1 스테이지(STA1)가 하나의 행, 즉 제1 행에 배치된 것을 예시하였으나, 도 9에서는 설명의 편의를 위해 제1 스테이지(STA1)의 구성들이 도 6의 두 개의 행들, 즉 제1 행과 제2 행에 걸쳐 배치된 것을 중심으로 설명한다.
도 9를 참조하면, 제1 스테이지(STA1)의 구성들 각각은 제1 화소(PX1)들이 배치되지 않는 영역에 배치될 수 있다. 예를 들어, 제1 스테이지(STA1)의 구성들 각각은 제1 화소(PX1)들이 배치되지 않는 영역에 배치될 수 있다. 제1 스테이지(STA1)의 구성들 각각은 제1 방향(DR1)에서 제1 화소(PX1)들 사이의 남는 공간에 배치될 수 있으나, 이에 한정되지 않는다. 즉, 제2 방향(DR2)에서 제1 화소(PX1)들과 제2 화소(PX2)들 사이의 남는 공간, 및 제2 방향(DR2)에서 제1 화소(PX1)들의 상측의 남는 공간에 배치될 수 있다. 제1 스테이지(STA1)의 구성들은 도 8을 결부하여 설명한 제1 내지 제13 스캔 트랜지스터(GT1~GT13)와 제1 내지 제3 스캔 커패시터(GC1~GC3)를 가리킨다.
제1 행에서 제1 화소(PX1)들 사이의 남는 공간들에는 좌측에서부터 우측으로 순차적으로 제1 스테이지(STA1)의 클럭 신호 입력부(CKT), 스캔 출력 단자(SOUT), 제1 스캔 트랜지스터(GT1), 제9, 제11, 제12 및 제13 스캔 트랜지스터(GT9, GT11, GT12, GT13), 제5 스캔 트랜지스터(GT5), 제7 및 제8 스캔 트랜지스터(GT7, GT8), 제2 스캔 트랜지스터(GT2), 및 캐리 클럭 신호 입력부(CCK)가 배치될 수 있다.
제2 행에서 제1 화소(PX1)들 사이의 남는 공간들에는 좌측에서부터 우측으로 순차적으로 제1 스테이지(STA1)의 클럭 신호 입력부(CKT), 스캔 출력 단자(SOUT), 제1 스캔 커패시터(GC1), 제9 및 제10 스캔 트랜지스터(GT9, GT10)와 제3 스캔 커패시터(GC3), 제3 스캔 트랜지스터(GT3), 제6 스캔 트랜지스터(GT6), 빈 공간, 및 캐리 클럭 신호 입력부(CCK)가 배치될 수 있다.
한편, 제1 스테이지(STA1)를 제외한 복수의 기수 스테이지(STA3, …, STAm-3, STAm-1, STAm+1)와 복수의 우수 스테이지(STA2, STA4, …, STAm-2, STAm) 각각은 도 9을 결부하여 설명한 바와 실질적으로 동일하게 배치될 수 있다. 그러므로, 제1 스테이지(STA1)를 제외한 복수의 기수 스테이지(STA3, …, STAm-3, STAm-1, STAm+1)와 복수의 우수 스테이지(STA2, STA4, …, STAm-2, STAm) 각각의 배치에 대한 설명은 생략한다.
도 9와 같이, 복수의 기수 스테이지(STA1, STA3, …, STAm-3, STAm-1, STAm+1)와 복수의 우수 스테이지(STA2, STA4, …, STAm-2, STAm)의 구성들 각각은 제1 화소(PX1)들 사이의 남는 공간에 적절하게 분배하여 배치될 수 있다. 그러므로, 복수의 기수 스테이지(STA1, STA3, …, STAm-3, STAm-1, STAm+1)와 복수의 우수 스테이지(STA2, STA4, …, STAm-2, STAm)의 구성들을 배치하기 위한 별도의 공간이 필요 없으므로, 복수의 기수 스테이지(STA1, STA3, …, STAm-3, STAm-1, STAm+1)와 복수의 우수 스테이지(STA2, STA4, …, STAm-2, STAm)가 배치되는 비표시 영역을 없앨 수 있다. 따라서, 이음부(SM)에도 불구하고, 제1 표시 장치(11)의 영상과 제2 표시 장치(12)의 영상 또는 제1 표시 장치(11)와 제3 표시 장치(13)의 영상이 끊어져 보이는 것을 방지할 수 있다.
도 10은 도 9에서 데이터 배선들을 사이에 두고 이웃하는 제1 화소들을 보여주는 레이아웃 도이다. 도 11은 도 10의 제1 서브 화소를 상세히 보여주는 레이아웃 도이다. 도 12는 도 10의 제2 서브 화소를 상세히 보여주는 레이아웃 도이다. 도 13은 도 10의 제3 서브 화소를 상세히 보여주는 레이아웃 도이다.
도 10 내지 도 13을 참조하면, 제1 스캔 배선(SL1), 제2 스캔 배선(SL2), 제1 수평 전원 배선(HVSL), 및 제2 수평 전원 배선(HVDL)은 제1 방향(X축 방향)으로 연장될 수 있다. 제1 스캔 배선(SL1), 제2 스캔 배선(SL2), 제1 수평 전원 배선(HVSL), 및 제2 수평 전원 배선(HVDL)은 서로 나란하게 배치될 수 있다. 제1 스캔 배선(SL1), 제2 스캔 배선(SL2), 제1 수평 전원 배선(HVSL), 및 제2 수평 전원 배선(HVDL)은 제2 방향(Y축 방향)으로 이격될 수 있다.
데이터 배선들(RDL, GDL, BDL), 제1 전원 배선(VSL), 제2 전원 배선(VDL), 센싱 배선(SNL), 및 제1 전원 배면 배선(VSBL)은 제2 방향(Y축 방향)으로 연장될 수 있다. 데이터 배선들(RDL, GDL, BDL), 제1 전원 배선(VSL), 제2 전원 배선(VDL), 및 센싱 배선(SNL)은 서로 나란하게 배치될 수 있다. 데이터 배선들(RDL, GDL, BDL), 제1 전원 배선(VSL), 제2 전원 배선(VDL), 및 센싱 배선(SNL)은 제1 방향(X축 방향)으로 이격될 수 있다.
제1 전원 배선(VSL)은 적어도 하나의 제1 전원 콘택홀(VSCT1)을 통해 제1 수평 전원 배선(HVSL)에 연결될 수 있다. 그러므로, 제1 수평 전원 배선(HVSL)은 제1 전원 배선(VSL)과 실질적으로 동일한 전위를 가질 수 있다. 즉, 제1 수평 전원 배선(HVSL)은 제1 전원 전압을 공급받을 수 있다.
제2 전원 배선(VDL)은 적어도 하나의 제2 전원 콘택홀(VDCT1)을 통해 제2 수평 전원 배선(HVDL)에 연결될 수 있다. 그러므로, 제2 수평 전원 배선(HVDL)은 제2 전원 배선(VDL)과 실질적으로 동일한 전위를 가질 수 있다. 즉, 제2 수평 전원 배선(HVDL)은 제2 전원 전압을 공급받을 수 있다.
제1 스캔 배선(SL1)과 제2 스캔 배선(SL2) 각각은 제1 스캔 콘택홀(SCT1)과 제2 스캔 콘택홀(SCT2)을 통해 제2 게이트 전극(GE2)에 연결될 수 있다. 제1 스캔 콘택홀(SCT1)과 제2 스캔 콘택홀(SCT2)은 떨어져 배치될 수 있다. 제1 스캔 콘택홀(SCT1)과 제2 스캔 콘택홀(SCT2) 중에 어느 하나는 생략될 수 있다. 제2 게이트 전극(GE2)은 제1 방향(X축 방향)으로 연장되는 제1 연장부와 제2 방향(Y축 방향)으로 연장되는 제2 연장부를 포함할 수 있다. 제2 게이트 전극(GE2)의 제1 연장부는 제3 방향(DR3)에서 제1 스캔 배선(SL1) 또는 제2 스캔 배선(SL2)과 중첩할 수 있다. 제3 게이트 전극(GE3)의 제2 연장부는 데이터 배선들(RDL, GDL, BDL) 중 가장 좌측에 배치된 데이터 라인에 인접하게 배치될 수 있다.
제1 스캔 배선(SL1)과 제2 스캔 배선(SL2) 각각은 제3 스캔 콘택홀(SCT3)을 통해 제3 게이트 전극(GE3)에 연결될 수 있다. 제3 게이트 전극(GE3)은 제2 방향(Y축 방향)으로 연장될 수 있다.
데이터 배선들(RDL, GDL, BDL)을 사이에 두고 이웃하는 제1 화소(PX1)들 중 어느 하나는 제1 스캔 배선(SL1)에 연결되고, 다른 하나는 제2 스캔 배선(SL2)에 연결될 수 있다. 예를 들어, 데이터 배선들(RDL, GDL, BDL)의 좌측에 배치되는 제1 화소(PX1)는 제1 스캔 배선(SL1)에 연결되고, 우측에 배치되는 제1 화소(PX1)는 제2 스캔 배선(SL2)에 연결될 수 있다.
제1 화소(PX1)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)를 포함할 수 있다. 제1 서브 화소(SPX1)는 적색 데이터 배선(RDL)의 데이터 전압에 따라 적색 광을 출력할 수 있다. 제2 서브 화소(SPX2)는 녹색 데이터 배선(GDL)의 데이터 전압에 따라 녹색 광을 출력할 수 있다. 제3 서브 화소(SPX3)는 청색 데이터 배선(BDL)의 데이터 전압에 따라 청색 광을 출력할 수 있다. 하지만, 제1 서브 화소(SPX1)의 출력 광, 제2 서브 화소(SPX2)의 출력 광, 및 제3 서브 화소(SPX3)의 출력 광은 이에 한정되지 않는다.
제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)는 제2 방향(Y축 방향)으로 배치될 수 있다. 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)는 제3 방향(DR3)에서 데이터 배선들(RDL, GDL, BDL) 중 적어도 하나, 제1 전원 배선(VSL), 제2 전원 배선(VDL), 및 센싱 배선(SNL)과 중첩할 수 있다.
제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)는 제3 방향(DR3)에서 제1 전원 배선(VSL) 및 제1 전원 배면 배선(VSBL)과 중첩하지 않을 수 있다. 또한, 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)는 제3 방향(DR3)에서 제1 스캔 배선(SL1), 제2 스캔 배선(SL2), 제1 수평 전원 배선(HVSL), 및 제2 수평 전원 배선(HVDL)과 중첩하지 않을 수 있다. 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)는 제2 방향(DR2)에서 제1 스캔 배선(SL1)과 제2 스캔 배선(SL2) 사이에 배치될 수 있다.
데이터 배선들(RDL, GDL, BDL)을 사이에 두고 이웃하는 제1 서브 화소(SPX1)들은 동일한 데이터 배선, 즉 적색 데이터 배선(RDL)에 연결될 수 있다. 데이터 배선들(RDL, GDL, BDL)을 사이에 두고 이웃하는 제2 서브 화소(SPX2)들은 동일한 데이터 배선, 즉 녹색 데이터 배선(GDL)에 연결될 수 있다. 데이터 배선들(RDL, GDL, BDL)을 사이에 두고 이웃하는 제3 서브 화소(SPX3)들은 동일한 데이터 배선, 즉 청색 데이터 배선(BDL)에 연결될 수 있다.
또는, 데이터 배선들(RDL, GDL, BDL)을 사이에 두고 이웃하는 제1 서브 화소(SPX1)들은 서로 다른 데이터 배선들에 연결될 수 있다. 예를 들어, 데이터 배선들(RDL, GDL, BDL)의 좌측에 배치되는 제1 화소(PX1)의 제1 서브 화소(SPX1)는 청색 데이터 배선(BDL)에 연결되고, 데이터 배선들(RDL, GDL, BDL)의 우측에 배치되는 제1 화소(PX1)의 제1 서브 화소(SPX1)는 적색 데이터 배선(RDL)에 연결될 수 있다.
또는, 데이터 배선들(RDL, GDL, BDL)을 사이에 두고 이웃하는 제2 서브 화소(SPX2)들은 서로 다른 데이터 배선들에 연결될 수 있다. 예를 들어, 데이터 배선들(RDL, GDL, BDL)의 좌측에 배치되는 제1 화소(PX1)의 제2 서브 화소(SPX2)는 적색 데이터 배선(RDL)에 연결되고, 데이터 배선들(RDL, GDL, BDL)의 우측에 배치되는 제1 화소(PX1)의 제1 서브 화소(SPX1)는 청색 데이터 배선(BDL)에 연결될 수 있다.
유사하게, 데이터 배선들(RDL, GDL, BDL)을 사이에 두고 이웃하는 제3 서브 화소(SPX3)들은 서로 다른 데이터 배선들에 연결될 수 있다.
제1 서브 화소(SPX1)는 제1 트랜지스터(ST1), 제2 트랜지스터(ST2), 제3 트랜지스터(ST3), 및 커패시터(CST)를 포함할 수 있다. 이하에서는, 도 11을 참조하여 제1 서브 화소(SPX1)에 대하여 상세히 설명한다.
제1 트랜지스터(ST1)는 제1 게이트 전극(GE1), 제1 액티브층(ACT1), 제1 소스 전극(SE1), 및 제1 드레인 전극(DE1)을 포함할 수 있다. 제1 게이트 전극(GE1)은 커패시터(CST)의 제1 전극(CE1)과 일체로 형성될 수 있다. 제1 액티브층(ACT1)은 제3 방향(DR3)에서 제1 게이트 전극(GE1)과 중첩할 수 있다. 제1 소스 전극(SE1)은 제1 액티브층(ACT1)의 일 측, 예를 들어 우측에 배치될 수 있다. 제1 소스 전극(SE1)은 제1 소스 콘택홀(SST1)을 통해 제1 애노드 연결 전극(ANDE) 및 커패시터(CST)의 제2 전극(CE2)의 제1 서브 전극(CE21)에 연결될 수 있다. 제1 드레인 전극(DE1)은 제1 액티브층(ACT1)의 타 측, 예를 들어 좌측에 배치될 수 있다. 제1 드레인 전극(DE1)은 제1 드레인 콘택홀(DDT1)을 통해 제2 전원 배선(VDL)에 연결될 수 있다. 애노드 연결 전극(ANDE)은 애노드 콘택홀(ANCT)을 통해 발광 소자(LE)에 전기적으로 연결되는 제1 전극(171)에 연결될 수 있다.
제2 트랜지스터(ST2)는 제2 게이트 전극(GE2), 제2 액티브층(ACT2), 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)을 포함할 수 있다. 제2 액티브층(ACT2)은 제3 방향(DR3)에서 제2 게이트 전극(GE2)과 중첩할 수 있다. 제2 소스 전극(SE2)은 제2 액티브층(ACT2)의 일 측, 예를 들어 우측에 배치될 수 있다. 제2 소스 전극(SE2)은 제2 데이터 콘택홀(DCT2)을 통해 데이터 연결 전극(DCE)에 연결될 수 있다. 데이터 연결 전극(DCE)은 제1 데이터 콘택홀(DCT1)을 통해 데이터 배선들(RDL, GDL, BDL) 중 어느 하나에 연결될 수 있다. 제2 드레인 전극(DE2)은 제2 액티브층(ACT2)의 타 측, 예를 들어 좌측에 배치될 수 있다. 제2 드레인 전극(DE2)은 제1 전원 연결 홀(BCT1)을 연결 전극(BE1)에 연결될 수 있다. 연결 전극(BE1)은 제2 전원 연결 홀(BCT2)을 통해 제1 게이트 전극(GE1) 및 커패시터(CST)의 제1 전극(CE1)에 연결될 수 있다.
제3 트랜지스터(ST3)는 제3 게이트 전극(GE3), 제3 액티브층(ACT3), 제3 소스 전극(SE3), 및 제3 드레인 전극(DE3)을 포함할 수 있다. 제3 액티브층(ACT3)은 제3 방향(DR3)에서 제3 게이트 전극(GE3)과 중첩할 수 있다. 제3 소스 전극(SE3)은 제3 액티브층(ACT3)의 일 측, 예를 들어 우측에 배치될 수 있다. 제3 소스 전극(SE3)은 제2 소스 콘택홀(SST2)을 통해 제1 애노드 연결 전극(ANDE) 및 커패시터(CST)의 제2 전극(CE2)의 제1 서브 전극(CE21)에 연결될 수 있다. 제3 드레인 전극(DE3)은 제3 액티브층(ACT3)의 타 측, 예를 들어 좌측에 배치될 수 있다. 제3 드레인 전극(DE3)은 제2 드레인 콘택홀(DDT2)을 통해 센싱 연결 전극(SNE)에 연결될 수 있다.
커패시터(CST)는 제1 전극(CE1) 및 제2 전극(CE2)을 포함할 수 있다. 제1 전극(CE1)은 제1 게이트 전극(GE1)과 일체로 형성될 수 있다. 제2 전극(CE2)은 제1 서브 전극(CE21)과 제2 서브 전극(CE22)을 포함할 수 있다. 제1 서브 전극(CE21)은 애노드 연결 전극(ANDE)과 일체로 형성될 수 있다. 제2 서브 전극(CE22)은 커패시터 콘택홀(CET)을 통해 제1 서브 전극(CE21)에 연결될 수 있다. 커패시터(CST)의 제1 전극(CE1), 제1 서브 전극(CE21), 및 제2 서브 전극(CE22)은 제3 방향(DR3)에서 중첩할 수 있다. 커패시터(CST)의 제1 전극(CE1)은 제3 방향(DR3)에서 제1 서브 전극(CE21)과 제2 서브 전극(CE22) 사이에 배치될 수 있다. 커패시터(CST)는 제1 전극(CE1)과 제1 서브 전극(CE21)의 중첩, 및 제1 전극(CE1)과 제2 서브 전극(CE22)의 중첩에 의해 형성될 수 있다.
제2 서브 화소(SPX2)는 제1 트랜지스터(ST1’), 제2 트랜지스터(ST2’), 제3 트랜지스터(ST3’), 및 커패시터(CST’)를 포함할 수 있다. 이하에서는, 도 12를 결부하여 제2 서브 화소(SPX2)에 대하여 설명한다.
제1 트랜지스터(ST1’)는 제1 게이트 전극(GE1’), 제1 액티브층(ACT1’), 제1 소스 전극(SE1’), 및 제1 드레인 전극(DE1’)을 포함할 수 있다. 제1 트랜지스터(ST1’)의 제1 게이트 전극(GE1’), 제1 액티브층(ACT1’), 제1 소스 전극(SE1’), 및 제1 드레인 전극(DE1’)은 도 11을 결부하여 설명한 제1 트랜지스터(ST1)의 제1 게이트 전극(GE1), 제1 액티브층(ACT1), 제1 소스 전극(SE1), 및 제1 드레인 전극(DE1)과 실질적으로 동일하므로, 이들에 대한 설명은 생략한다.
제2 트랜지스터(ST2’)는 제2 게이트 전극(GE2’), 제2 액티브층(ACT2’), 제2 소스 전극(SE2’), 및 제2 드레인 전극(DE2’)을 포함할 수 있다. 제2 트랜지스터(ST2’)의 제2 게이트 전극(GE2’), 제2 액티브층(ACT2’), 제2 소스 전극(SE2’), 및 제2 드레인 전극(DE2’)은 도 11을 결부하여 설명한 제2 트랜지스터(ST2)의 제2 게이트 전극(GE2), 제2 액티브층(ACT2), 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)과 실질적으로 동일하므로, 이들에 대한 설명은 생략한다.
제3 트랜지스터(ST3’)는 제3 게이트 전극(GE3’), 제3 액티브층(ACT3’), 제3 소스 전극(SE3’), 및 제3 드레인 전극(DE3’)을 포함할 수 있다. 제3 트랜지스터(ST3’)의 제3 게이트 전극(GE3’), 제3 액티브층(ACT3’), 제3 소스 전극(SE3’), 및 제3 드레인 전극(DE3’)은 도 11을 결부하여 설명한 제3 트랜지스터(ST3)의 제3 게이트 전극(GE3), 제3 액티브층(ACT3), 제3 소스 전극(SE3), 및 제3 드레인 전극(DE3)과 실질적으로 동일하므로, 이들에 대한 설명은 생략한다.
커패시터(CST’)는 제1 전극(CE1’), 제2 전극(CE2’)의 제1 서브 전극(CE21’) 및 제2 서브 전극(CE22’)을 포함할 수 있다. 커패시터(CST’)의 제1 전극(CE1’), 제2 전극(CE2’)의 제1 서브 전극(CE21’) 및 제2 서브 전극(CE22’)은 도 11을 결부하여 설명한 커패시터(CST)는 제1 전극(CE1), 제2 전극(CE2)의 제1 서브 전극(CE21) 및 제2 서브 전극(CE22)과 실질적으로 동일하므로, 이들에 대한 설명은 생략한다.
그 밖에, 제2 서브 화소(SPX2)의 연결 전극(BE1’), 데이터 연결 전극(DCE’), 애노드 연결 전극(ANDE’), 및 콘택홀들(DCT1’, DCT2’, BCT1’, BCT2’, SST1’, SST2’, DDT1’, DDT2’, ANCT’, CET’) 역시 도 11을 결부하여 설명한 제1 서브 화소(SPX1)의 연결 전극(BE1), 데이터 연결 전극(DCE), 애노드 연결 전극(ANDE), 및 콘택홀들(DCT1, DCT2, BCT1, BCT2, SST1, SST2, DDT1, DDT2, ANCT, CET)과 실질적으로 동일하므로, 이들에 대한 설명은 생략한다.
제3 서브 화소(SPX3)는 제1 트랜지스터(ST1”), 제2 트랜지스터(ST2”), 제3 트랜지스터(ST3”), 및 커패시터(CST”)를 포함할 수 있다. 이하에서는, 도 13을 결부하여 제3 서브 화소(SPX3)에 대하여 설명한다.
제1 트랜지스터(ST1”)는 제1 게이트 전극(GE1”), 제1 액티브층(ACT1”), 제1 소스 전극(SE1”), 및 제1 드레인 전극(DE1”)을 포함할 수 있다. 제1 트랜지스터(ST1”)의 제1 게이트 전극(GE1”), 제1 액티브층(ACT1”), 제1 소스 전극(SE1”), 및 제1 드레인 전극(DE1”)은 도 11을 결부하여 설명한 제1 트랜지스터(ST1)의 제1 게이트 전극(GE1), 제1 액티브층(ACT1), 제1 소스 전극(SE1), 및 제1 드레인 전극(DE1)과 실질적으로 동일하므로, 이들에 대한 설명은 생략한다.
제2 트랜지스터(ST2”)는 제2 게이트 전극(GE2”), 제2 액티브층(ACT2”), 제2 소스 전극(SE2”), 및 제2 드레인 전극(DE2”)을 포함할 수 있다. 제2 트랜지스터(ST2”)의 제2 게이트 전극(GE2”), 제2 액티브층(ACT2”), 제2 소스 전극(SE2”), 및 제2 드레인 전극(DE2”)은 도 11을 결부하여 설명한 제2 트랜지스터(ST2)의 제2 게이트 전극(GE2), 제2 액티브층(ACT2), 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)과 실질적으로 동일하므로, 이들에 대한 설명은 생략한다.
제3 트랜지스터(ST3”)는 제3 게이트 전극(GE3”), 제3 액티브층(ACT3”), 제3 소스 전극(SE3”), 및 제3 드레인 전극(DE3”)을 포함할 수 있다. 제3 트랜지스터(ST3”)의 제3 게이트 전극(GE3”), 제3 액티브층(ACT3”), 제3 소스 전극(SE3”), 및 제3 드레인 전극(DE3”)은 도 11을 결부하여 설명한 제3 트랜지스터(ST3)의 제3 게이트 전극(GE3), 제3 액티브층(ACT3), 제3 소스 전극(SE3), 및 제3 드레인 전극(DE3)과 실질적으로 동일하므로, 이들에 대한 설명은 생략한다.
커패시터(CST”)는 제1 전극(CE1”), 제2 전극(CE2”)의 제1 서브 전극(CE21”) 및 제2 서브 전극(CE22”)을 포함할 수 있다. 커패시터(CST”)의 제1 전극(CE1”), 제2 전극(CE2”)의 제1 서브 전극(CE21”) 및 제2 서브 전극(CE22”)은 도 11을 결부하여 설명한 커패시터(CST)는 제1 전극(CE1), 제2 전극(CE2)의 제1 서브 전극(CE21) 및 제2 서브 전극(CE22)과 실질적으로 동일하므로, 이들에 대한 설명은 생략한다.
그 밖에, 제3 서브 화소(SPX3)의 연결 전극(BE1”), 데이터 연결 전극(DCE”), 애노드 연결 전극(ANDE”), 및 콘택홀들(DCT1”, DCT2”, BCT1”, BCT2”, SST1”, SST2”, DDT1”, DDT2”, ANCT”, CET”) 역시 도 11을 결부하여 설명한 제1 서브 화소(SPX1)의 연결 전극(BE1), 데이터 연결 전극(DCE), 애노드 연결 전극(ANDE), 및 콘택홀들(DCT1, DCT2, BCT1, BCT2, SST1, SST2, DDT1, DDT2, ANCT, CET)과 실질적으로 동일하므로, 이들에 대한 설명은 생략한다.
도 14는 도 9의 제1 스캔 트랜지스터를 상세히 보여주는 레이아웃 도이다. 도 15는 도 9의 제1 스캔 커패시터를 상세히 보여주는 레이아웃 도이다.
도 14 및 도 15를 참조하면, 제1 스캔 트랜지스터(GT1)는 제2 방향(DR2)에서 제1 스캔 배선(SL1)과 제2 스캔 배선(SL2) 사이에 배치될 수 있다. 제1 스캔 트랜지스터(GT1)는 스캔 게이트 전극(GGE)들, 스캔 소스 전극(GSE)들, 스캔 드레인 전극(GDE)들, 및 스캔 액티브층(GACT)들을 포함할 수 있다.
제1 스캔 커패시터(GC1)는 제2 방향(DR2)에서 제2 스캔 배선(SL2)과 제3 스캔 배선(SL3) 사이에 배치될 수 있다. 제1 스캔 커패시터(GC1)는 제1 스캔 커패시터 전극(GCAE1)과 제2 스캔 커패시터 전극(GACE2)을 포함할 수 있다.
스캔 게이트 전극(CGE)들 각각은 제1 방향(DR1)으로 연장될 수 있다. 스캔 게이트 전극(CGE)들 각각은 게이트 연결 전극(GCE)에 연결될 수 있다. 게이트 연결 전극(GCE)은 제1 게이트 연결 전극(GCE1), 제2 게이트 연결 전극(GCE2), 제3 게이트 연결 전극(GCE3)들, 및 제4 게이트 연결 전극(GCE4)을 포함할 수 있다. 제1 게이트 연결 전극(GCE1)과 제2 게이트 연결 전극(GCE2)은 제2 방향(DR2)으로 연장되고, 제3 게이트 연결 전극(GCE3)은 제1 방향(DR1)으로 연장될 수 있다. 이 경우, 스캔 게이트 전극(CGE)들 각각의 일 단은 제1 게이트 연결 전극(GCE1)에 연결되고, 타 단은 제2 게이트 연결 전극(GCE2)에 연결될 수 있다. 또한, 제3 게이트 연결 전극(GCE3)들 각각의 일 단은 제1 게이트 연결 전극(GCE1)에 연결되고, 타 단은 제2 게이트 연결 전극(GCE2)에 연결될 수 있다. 제4 게이트 연결 전극(GCE4)은 제1 게이트 연결 전극(GCE1)에 연결되며, 게이트 연결 콘택홀(GCT4)을 통해 제1 노드(N1)에 연결될 수 있다.
스캔 액티브층(GACT)들 각각은 제3 방향(DR3)에서 스캔 게이트 전극(CGE)과 중첩할 수 있다. 스캔 액티브층(GACT)들 각각은 제3 게이트 연결 전극(GCE3)과 제3 방향(DR3)에서 중첩하지 않을 수 있다.
스캔 소스 전극(GSE)들 각각은 스캔 액티브층(GACT)의 일 측, 예를 들어 하 측에 배치되고, 스캔 드레인 전극(GDE)들 각각은 스캔 액티브층(GACAT)의 상 측, 예를 들어 하 측에 배치될 수 있다.
제2 방향(DR2)에서 서로 이웃하는 스캔 소스 전극(GSE)과 스캔 드레인 전극(GDE)은 서로 떨어져 배치될 수 있다. 제2 방향(DR2)에서 이웃하는 스캔 소스 전극(GSE)과 스캔 드레인 전극(GDE) 사이에는 제3 게이트 연결 전극(HGE)이 배치될 수 있다. 스캔 소스 전극(GSE)과 스캔 드레인 전극(GDE)은 제3 방향(DR3)에서 제3 게이트 연결 전극(HGE)과 중첩하지 않을 수 있다.
스캔 소스 전극(GSE)들 각각은 스캔 소스 콘택홀(GSCT)을 통해 소스 연결 전극(SCE)에 연결되고, 스캔 드레인 콘택홀(GDCT)을 통해 드레인 연결 전극(DCE)에 연결될 수 있다.
소스 연결 전극(SCE)은 줄기 소스 연결 전극(SSE)과 가지 소스 연결 전극(BSE)들을 포함할 수 있다. 줄기 소스 연결 전극(SSE)은 제2 방향(DR2)으로 연장되고, 가지 소스 연결 전극(BSE)들은 제1 방향(DR1)으로 연장될 수 있다. 스캔 소스 전극(GSE)들 각각은 스캔 소스 콘택홀(GSCT)을 통해 가지 소스 연결 전극(BSE)에 연결될 수 있다.
줄기 소스 연결 전극(SSE)은 소스 연결 콘택홀(GCT3)을 통해 커패시터 연결 전극(CCE)에 연결될 수 있다. 커패시터 연결 전극(CCE)은 제1 방향(DR1)으로 연장될 수 있다. 커패시터 연결 전극(CCE)은 제2 스캔 배선(SL2), 제1 수평 전원 배선(HVSL), 제1 노드(N1), 제2 수평 전원 배선(HVDL), 및 제2 스캔 배선(SL2)과 교차할 수 있다. 커패시터 연결 전극(CCE)은 출력 콘택홀(OCT)을 통해 스캔 신호 출력부(SOT)에 연결되는 출력 연결 배선(SOCL)에 연결될 수 있다. 커패시터 연결 전극(CCE)은 커패시터 콘택홀(CACT)을 통해 제1 스캔 커패시터 전극(GCAE1)에 연결될 수 있다.
제1 스캔 커패시터 전극(GCAE1)은 제3 방향(DR3)에서 제4 게이트 연결 전극(GCE4)에 연결되는 제2 스캔 커패시터 전극(GCAE2)과 중첩할 수 있다. 이로 인해, 제1 스캔 커패시터 전극(GCAE1)과 제2 스캔 커패시터 전극(GCAE2)에 의해 제1 스캔 커패시터(SC1)가 형성될 수 있다.
드레인 연결 전극(DCE)은 줄기 드레인 연결 전극(SDE)와 가지 드레인 연결 전극(BDE)들을 포함할 수 있다. 줄기 드레인 연결 전극(SDE)은 제2 방향(DR2)으로 연장되고, 가지 드레인 연결 전극(BDE)들은 제1 방향(DR1)으로 연장될 수 있다. 가지 소스 연결 전극(BSE)들과 가지 드레인 연결 전극(BDE)들은 제2 방향(DR2)에서 교대로 배열될 수 있다. 스캔 드레인 전극(GDE)들 각각은 스캔 드레인 콘택홀(GDCT)을 통해 가지 드레인 연결 전극(BDE)에 연결될 수 있다.
줄기 드레인 연결 전극(SDE)은 드레인 연결 콘택홀(GCT2)을 통해 클럭 연결 전극(CKCE)에 연결될 수 있다. 클럭 연결 전극(CKCE)은 제2 스캔 배선(SL2) 및 제1 수평 전원 배선(HVSL)과 교차할 수 있다. 클럭 연결 전극(CKCE)은 클럭 연결 콘택홀(GCT1)을 통해 클럭 신호 입력부(CKT)에 연결되는 스캔 클럭 연결 배선(CKCL)에 연결될 수 있다.
도 14와 같이, 제1 스캔 트랜지스터(GT1)의 복수의 스캔 소스 전극(GSE)들 각각은 그에 대응되는 가지 소스 연결 전극(BSE)에 연결되고, 복수의 스캔 드레인 전극(GDE)들 각각은 그에 대응되는 가지 드레인 연결 전극(DSE)에 연결되므로, 스캔 액티브층(GACT)들 각각은 채널로 역할을 한다. 그러므로, 제1 스캔 트랜지스터(GT1)는 복수의 채널들을 통해 클럭 신호 입력부(CKT)로 입력되는 클럭 신호를 스캔 신호 출력부(SOUT)로 안정적으로 출력할 수 있다.
도 16은 도 11의 A-A’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 17은 도 14의 B-B’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 18은 도 15의 C-C’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 16 내지 도 18을 참조하면, 제1 기판(SUB1)은 절연 물질로 이루어질 수 있다. 예를 들어, 제1 기판(SUB1)은 폴리이미드(polyimide)와 같은 유기 물질을 포함할 수 있다.
제1 기판(SUB1) 상에는 제1 배리어막(BR1)이 배치될 수 있다. 제1 배리어막(BR1)은 투습에 취약한 제1 기판(SUB1)을 통해 침투하는 수분으로부터 트랜지스터(ST1)들과 발광 소자(LE)들을 보호하기 위한 막이다. 제1 배리어막(BR1)은 적어도 하나의 무기막을 포함할 수 있다. 예를 들어, 제1 배리어막(BR1)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON) 중 적어도 어느 하나를 포함하는 무기막이 교번하여 적층된 다중막으로 형성될 수 있다.
제1 배리어막(BR1) 상에는 제2 기판(SUB2)이 배치될 수 있다. 제2 기판(SUB2)은 절연 물질로 이루어질 수 있다. 예를 들어, 제2 기판(SUB2)은 폴리이미드(polyimide)와 같은 유기 물질을 포함할 수 있다.
제2 기판(SUB2) 상에는 제1 전원 배선(VSL), 제2 전원 배선(VDL), 및 커패시터(CST)의 제2 전극(CE2)의 제2 서브 전극(CE22)을 포함하는 제1 금속층이 배치될 수 있다. 제1 금속층은 데이터 배선(DL)들과 센싱 배선(SNL)들을 더 포함할 수 있다. 제1 금속층은 커패시터 연결 전극(CCE)과 클럭 연결 전극(CKCE)을 더 포함할 수 있다. 제1 금속층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 금속층 상에는 제2 배리어막(BR2)이 배치될 수 있다. 제2 배리어막(BR2)은 투습에 취약한 제2 기판(SUB2)을 통해 침투하는 수분으로부터 트랜지스터(ST1)들과 발광 소자(LE)들을 보호하기 위한 막이다. 제2 배리어막(BR2)은 적어도 하나의 무기막을 포함할 수 있다. 예를 들어, 제2 배리어막(BR2)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON) 중 적어도 어느 하나를 포함하는 무기막이 교번하여 적층된 다중막으로 형성될 수 있다.
제2 배리어막(BR2) 상에는 제1 트랜지스터(ST1)의 제1 액티브층(ACT1), 제1 소스 전극(SE1), 및 제1 드레인 전극(DE1)과, 제1 스캔 트랜지스터(GT1)의 스캔 액티브층(GACT)들, 스캔 소스 전극(GSE)들, 및 스캔 드레인 전극(GDE)들을 포함하는 반도체층이 배치될 수 있다. 반도체층은 제2 트랜지스터(ST2)의 제2 액티브층(ACT2), 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)을 더 포함할 수 있다. 또한, 반도체층은 제3 트랜지스터(ST3)의 제3 액티브층(ACT3), 제3 소스 전극(SE3), 및 제3 드레인 전극(DE3)을 더 포함할 수 있다. 제1 드레인 전극(DE1)은 제2 배리어막(BR2)을 관통하는 제1 드레인 콘택홀(DDT1)을 통해 제2 전원 배선(VDL)에 연결될 수 있다.
반도체층은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘, 또는 산화물 반도체를 포함한다. 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 스캔 소스 전극(GSE), 및 스캔 드레인 전극(GDE)은 실리콘 반도체 또는 산화물 반도체에 이온 또는 불순물이 도핑되어 도전성을 가질 수 있다. 제1 액티브층(ACT1)은 제1 기판(SUB1)의 두께 방향 또는 제2 기판(SUB2)의 두께 방향인 제3 방향(DR3)에서 제1 게이트 전극(GE1)과 중첩하며, 제1 소스 전극(SE1)과 제1 드레인 전극(DE1)은 제3 방향(DR3)에서 제1 게이트 전극(GE1)과 중첩하지 않을 수 있다. 스캔 액티브층(GACT)은 제3 방향(DR3)에서 스캔 게이트 전극(GGE)과 중첩하며, 스캔 소스 전극(GSE)과 스캔 드레인 전극(GDE)은 제3 방향(DR3)에서 스캔 게이트 전극(GGE)과 중첩하지 않을 수 있다.
반도체층 상에는 게이트 절연막(130)이 배치될 수 있다. 게이트 절연막(130)은 무기막, 예를 들어 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON)을 포함할 수 있다.
게이트 절연막(130) 상에는 제1 트랜지스터(ST1)의 제1 게이트 전극(GE1), 커패시터(CST)의 제1 전극(CE1), 제1 스캔 트랜지스터(GT1)의 스캔 게이트 전극(SGE), 및 제1 스캔 커패시터(GC1)의 제2 스캔 커패시터 전극(GACE2)을 포함하는 제2 금속층이 배치될 수 있다. 제2 금속층은 제2 트랜지스터(ST2)의 제2 게이트 전극(GE2), 제3 트랜지스터(ST3)의 제3 게이트 전극(GE3), 및 게이트 연결 전극(GCE)을 더 포함할 수 있다. 제2 금속층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 금속층 상에는 층간 절연막(140)이 배치될 수 있다. 층간 절연막(140)은 무기막, 예를 들어 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON)을 포함할 수 있다.
층간 절연막(140) 상에는 애노드 연결 전극(ANDE), 커패시터(CST)의 제2 전극(CE2)의 제1 서브 전극(CE21), 소스 연결 전극(SCE), 드레인 연결 전극(DCE), 및 제1 스캔 커패시터(GC1)의 제1 스캔 커패시터 전극(GCAE1)을 포함하는 제3 금속층이 배치될 수 있다. 제3 금속층은 제1 수평 전원 배선(HVSL), 제2 수평 전원 배선(HVDL), 스캔 배선들(SL1, SL2), 데이터 연결 전극(DCE), 및 연결 전극(BE1)을 더 포함할 수 있다. 또한, 제3 금속층은 스캔 클럭 연결 배선(CKCL)과 출력 연결 배선(SOCL)을 더 포함할 수 있다.
애노드 연결 전극(ANDE)은 게이트 절연막(130)과 층간 절연막(140)을 관통하는 제1 소스 콘택홀(SST1)을 통해 제1 소스 전극(SE1)에 연결될 수 있다. 제3 금속층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제3 금속층 상에는 제1 트랜지스터(ST1)들로 인한 단차를 평탄화하기 위한 평탄화막(160)이 배치될 수 있다. 평탄화막(160)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
평탄화막(160) 상에는 제1 발광부(PEU1)가 배치될 수 있다. 제1 발광부(PEU1)는 화소 전극(171), 공통 전극(173), 제1 접촉 전극(174), 제2 접촉 전극(175), 및 발광 소자(LE)들을 포함할 수 있다.
화소 전극(171), 공통 전극(173), 및 제1 뱅크(191)는 평탄화막(160) 상에 배치될 수 있다.
제1 뱅크(191)는 제2 뱅크(192)에 의해 정의되는 개구부(OA) 내에 배치될 수 있다. 발광 소자(LE)들은 서로 인접한 제1 뱅크(191)들 사이에 배치될 수 있다. 제1 뱅크(191)는 평탄화막(160)과 접하는 하면, 하면과 마주보는 상면, 상면과 하면 사이의 측면들을 포함할 수 있다. 제1 뱅크(191)는 사다리꼴의 단면 형태를 가질 수 있으나, 이에 한정되지 않는다.
제1 뱅크(191)는 감광성 수지, 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다. 예를 들어, 제1 뱅크(191)가 감광성 수지로 형성되는 경우, 포지티브 포토 레지스트 또는 네거티브 포토 레지스트일 수 있다.
화소 전극(171)과 공통 전극(173)은 평탄화막(160)과 제1 뱅크(191) 상에 배치될 수 있다. 화소 전극(171)과 공통 전극(173)은 서로 떨어져 배치되며, 서로 전기적으로 분리될 수 있다.
화소 전극(171)은 제1 뱅크(191)의 적어도 하나의 측면과 상면 상에 배치될 수 있다. 화소 전극(171)은 평탄화막(160)을 관통하는 애노드 콘택홀(ANCT)을 통해 연결 전극(ANDE)에 연결될 수 있다. 공통 전극(173)은 제1 뱅크(191)의 적어도 하나의 측면과 상면 상에 배치될 수 있다.
화소 전극(171)과 공통 전극(173)은 반사율이 높은 도전 물질을 포함할 수 있다. 예를 들어, 화소 전극(171)과 공통 전극(173)은 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함할 수 있다. 이로 인해, 발광 소자(LE)로부터 발광한 광 중에서 화소 전극(171)과 공통 전극(173)으로 진행하는 광은 화소 전극(171)과 공통 전극(173)에서 반사되어 발광 소자(LE)들의 상부로 진행할 수 있다.
화소 전극(171)과 공통 전극(173) 상에는 제1 절연막(181)이 배치될 수 있다. 제1 절연막(181)은 화소 전극(171)과 공통 전극(173)에 의해 덮이지 않고 노출된 평탄화막(160) 상에 배치될 수 있다. 제1 절연막(181)은 무기막, 예를 들어 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON)을 포함할 수 있다.
제2 뱅크(192)는 제1 절연막(181) 상에 배치될 수 있다. 제2 뱅크(192)는 개구부(OA)를 정의할 수 있다. 제2 뱅크(192)는 제1 뱅크(191)와 중첩하지 않을 수 있다. 제2 뱅크(192)는 제1 절연막(181)과 접하는 하면, 하면과 마주보는 상면, 상면과 하면 사이의 측면들을 포함할 수 있다. 제2 뱅크(192)는 사다리꼴의 단면 형태를 가질 수 있으나, 이에 한정되지 않는다.
제2 뱅크(192)는 감광성 수지, 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다. 예를 들어, 제1 뱅크(191)가 감광성 수지로 형성되는 경우, 포지티브 포토 레지스트 또는 네거티브 포토 레지스트일 수 있다.
발광 소자(LE)들은 제1 절연막(181) 상에 배치될 수 있다. 발광 소자(LE)들 각각은 무기 반도체 소자일 수 있다. 발광 소자(LE)들 각각은 로드(rod), 와이어(wire), 튜브(tube) 등의 형상을 가질 수 있다. 예를 들어, 발광 소자(LE)들 각각은 원기둥 형태 또는 로드(rod) 형태로 형성될 수 있다. 또는, 발광 소자(LE)들 각각은 정육면체 및 직육면체와 같은 다면체 형태, 육각기둥형 등 다각기둥의 형태를 가질 수 있다. 또는, 발광 소자(LE)들 각각은 원뿔대와 같이 일 방향으로 연장되며, 외면이 부분적으로 경사진 형태를 가질 수 있다. 발광 소자(LE)들 각각의 길이는 1㎛ 내지 10㎛ 또는 2㎛ 내지 6㎛의 범위를 가질 수 있으며, 바람직하게는 3㎛ 내지 5㎛의 길이를 가질 수 있다. 또한, 발광 소자(LE)들 각각의 직경은 300㎚ 내지 700㎚의 범위를 갖고, 발광 소자(LE)들 각각의 종횡비(Aspect ratio)는 1.2 내지 100일 수 있다.
발광 소자(LE)들 상에는 제2 절연막(182)이 배치될 수 있다. 또한, 제2 절연막(182)은 제2 뱅크(192) 상에 배치될 수 있다. 제2 절연막(182)은 무기막, 예를 들어 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON)을 포함할 수 있다.
제1 접촉 전극(174)은 제1 절연막(181)을 관통하는 제1 접촉 콘택홀(CCT1)을 통해 화소 전극(171)에 연결될 수 있다. 제1 접촉 콘택홀(CCT1)은 제3 방향(DR3)에서 제1 뱅크(191)와 중첩할 수 있다. 제1 접촉 전극(174)은 발광 소자(LE)의 일 단과 접촉할 수 있다. 이로 인해, 발광 소자(LE)의 일 단은 제1 접촉 전극(174)을 통해 화소 전극(171)에 전기적으로 연결될 수 있다. 제1 접촉 전극(174)은 제2 절연막(182) 상에 배치될 수 있다.
제1 접촉 전극(174) 상에는 제3 절연막(183)이 배치될 수 있다. 제3 절연막(183)은 제1 접촉 전극(174)과 제2 접촉 전극(175)을 전기적으로 분리하기 위해 제1 접촉 전극(174)을 덮도록 배치될 수 있다. 또한, 제3 절연막(183)은 제2 뱅크(192) 상에 배치된 제2 절연막(182)을 덮을 수 있다. 제3 절연막(183)은 무기막, 예를 들어 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON)을 포함할 수 있다.
제2 접촉 전극(175)은 제1 절연막(181)을 관통하는 제2 접촉 콘택홀(CCT2)을 통해 공통 전극(173)에 연결될 수 있다. 제2 접촉 콘택홀(CCT2)은 제3 방향(DR3)에서 제1 뱅크(191)와 중첩할 수 있다. 제2 접촉 전극(175)은 발광 소자(LE)의 일 단과 접촉할 수 있다. 이로 인해, 발광 소자(LE)의 일 단은 제2 접촉 전극(175)을 통해 공통 전극(173)에 전기적으로 연결될 수 있다. 제2 접촉 전극(175)은 제3 절연막(183) 상에 배치될 수 있다.
제1 접촉 전극(174)과 제2 접촉 전극(175)은 광을 투과시킬 수 있는 ITO(Induim Tin Oxide) 및 IZO(Induim Zinc Oxide)와 같은 투명한 도전성 산화물(TCO, Transparent Conductive Oxide)로 이루어질 수 있다. 발광 소자(LE)들에서 발광된 광이 제1 접촉 전극(174)과 제2 접촉 전극(175)에 의해 차단되는 것을 피할 수 있다.
발광 소자(LE)들 각각의 일 단은 제1 접촉 전극(174)과 화소 전극(171)을 통해 박막 트랜지스터의 드레인 전극(D)에 전기적으로 연결되고, 타 단은 제2 접촉 전극(175)과 공통 전극(173)을 통해 제1 전원 배선(VSL)에 연결된다. 그러므로, 발광 소자(LE)들 각각은 일 단으로부터 타 단으로 흐르는 전류에 따라 발광할 수 있다.
제1 파장 변환층(QDL1)은 제1 서브 화소(PX1)에 배치되고, 제2 파장 변환층은 제2 서브 화소에 배치되며, 투명 절연막(TIL)은 제3 서브 화소에 배치될 수 있다. 제1 서브 화소(PX1), 제2 서브 화소, 및 제3 서브 화소 각각의 발광 소자(LE)들은 제3 광을 발광할 수 있다. 제3 광은 중심 파장 대역이 370㎚ 내지 490㎚의 범위를 갖는 청색 광 또는 자외선 광과 같은 단파장의 광일 수 있다.
제1 파장 변환층(QDL1)은 제1 서브 화소(PX1)의 발광 소자(LE)들에서 발광된 제3 광을 제1 광으로 변환할 수 있다. 제1 광은 중심 파장 대역이 600㎚ 내지 750㎚의 범위를 갖는 적색 광일 수 있다.
제2 파장 변환층은 제2 서브 화소의 발광 소자(LE)들에서 발광된 제3 광을 제2 광으로 변환할 수 있다. 제2 광은 중심 파장 대역이 480㎚ 내지 560㎚의 범위를 갖는 녹색 광일 수 있다.
제1 파장 변환층(QDL)과 제2 파장 변환층 각각은 베이스 수지, 파장 시프터(shifter), 및 산란체를 포함할 수 있다.
베이스 수지는 광 투과율이 높고, 파장 시프터와 산란체에 대한 분산 특성이 우수한 재료일 수 있다. 예를 들어, 베이스 수지는 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등의 유기 재료를 포함할 수 있다.
파장 시프터는 입사 광의 파장 범위를 변환 또는 시프트할 수 있다. 파장 시프터는 양자점(quantum dot), 양자 막대, 또는 형광체일 수 있다. 제1 파장 변환층(QDL)의 양자점의 크기와 제2 파장 변환층의 양자점의 크기는 상이할 수 있다.
산란체는 제1 파장 변환층(QDL1) 또는 제2 파장 변환층을 통과하는 광의 파장을 실질적으로 변환시키지 않으면서 입사광을 랜덤한 방향으로 산란시킬 수 있다. 이를 통해, 제1 파장 변환층(QDL1) 또는 제2 파장 변환층을 통과하는 광의 경로 길이를 증가시킬 수 있으므로, 파장 시프터에 의한 색 변환 효율을 증가시킬 수 있다. 산란체는 광 산란 입자일 수 있다. 예를 들어, 산란체는 산화 티타늄(TiO2), 산화 규소(SiO2), 산화 지르코늄(ZrO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO) 또는 산화 주석(SnO2) 등과 같은 금속 산화물 입자일 수 있다. 또는, 산란체는 아크릴계 수지 또는 우레탄계 수지와 같은 유기 입자일 수 있다.
투명 절연막은 청색 광 또는 자외선 광과 같은 단파장의 광을 그대로 통과시킬 수 있다. 투명 절연막은 투과율이 높은 유기막으로 형성될 수 있다. 예를 들어, 투명 절연막은 감광성 수지, 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제1 파장 변환층(QDL1)은 제1 서브 화소(PX1)에서 제2 접촉 전극(175)과 제3 절연막(183) 상에 배치될 수 있다. 한편, 제2 서브 화소에 배치되는 제2 파장 변환층의 배치는 제1 파장 변환층(QDL1)과 실질적으로 동일하므로, 제2 파장 변환층의 배치에 대한 설명은 생략한다.
제1 파장 변환층(QDL1), 제2 파장 변환층, 및 투명 절연막 상에는 저굴절막(LRL)이 배치될 수 있다. 저굴절막(LRL)의 굴절률은 제1 파장 변환층(QDL1)의 베이스 수지의 굴절률, 제2 파장 변환층의 베이스 수지의 굴절률, 및 투명 절연막의 굴절률에 비해 낮을 수 있다. 저굴절막(LRL)은 감광성 수지, 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
저굴절막(LRL) 상에는 제1 컬러필터(CF1), 제2 컬러필터, 제3 컬러필터(CF3), 및 블랙 매트릭스(BM)가 배치될 수 있다.
제1 컬러필터(CF1)는 제3 방향(DR3)에서 제1 파장 변환층(QDL1)과 중첩할 수 있다. 제1 컬러필터(CF1)는 제1 광, 예를 들어 적색 파장 대역의 광을 투과시킬 수 있다. 그러므로, 제1 서브 화소(PX1)의 발광 소자(LE)들로부터 발광된 단파장의 광 중에서 제1 광으로 변환되지 않은 광은 제1 컬러필터(CF1)를 투과하지 못할 수 있다. 이에 비해, 제1 파장 변환층(QDL1)에 의해 변환된 제1 광은 제1 컬러필터(CF1)를 투과할 수 있다.
제2 컬러필터는 제3 방향(DR3)에서 제2 파장 변환층과 중첩할 수 있다. 제2 컬러필터는 제2 광, 예를 들어 녹색 파장 대역의 광을 투과시킬 수 있다. 그러므로, 제2 서브 화소의 발광 소자(LE)들로부터 발광된 단파장의 광 중에서 제2 광으로 변환되지 않은 광은 제2 컬러필터를 투과하지 못할 수 있다. 이에 비해, 제2 파장 변환층에 의해 변환된 제2 광은 제2 컬러필터를 투과할 수 있다.
제3 컬러필터는 제3 방향(DR3)에서 투명 절연막과 중첩할 수 있다. 제3 컬러필터는 제3 광, 예를 들어 청색 파장 대역의 광을 투과시킬 수 있다. 그러므로, 제3 서브 화소의 발광 소자(LE)들로부터 발광된 단파장의 광은 제3 컬러필터를 투과할 수 있다.
블랙 매트릭스(BM)는 제1 컬러필터(CF1)와 제2 컬러필터(CF2) 사이, 제1 컬러필터(CF1)와 제3 컬러필터(CF3) 사이, 및 제2 컬러필터(CF2)와 제3 컬러필터(CF3) 사이에 배치될 수 있다. 블랙 매트릭스(BM)는 제1 컬러필터(CF1)의 가장자리, 제2 컬러필터의 가장자리, 및 제3 컬러필터(CF3)의 가장자리를 덮을 수 있다. 블랙 매트릭스(BM)는 광을 차단할 수 있는 차광 물질을 포함할 수 있다. 이 경우, 블랙 매트릭스(BM)는 카본 블랙 등의 무기 흑색 안료나 유기 흑색 안료(organic black pigment)를 포함할 수 있다.
제1 내지 제3 컬러필터들과 블랙 매트릭스(BM) 상에는 반사 방지층(ARL)이 배치될 수 있다. 반사 방지층(ARL)은 제1 무기막, 제2 무기막, 및 유기막을 포함할 수 있다. 이때, 제2 무기막은 제1 무기막 상에 배치되며, 제1 무기막과 제2 무기막은 서로 다른 물질을 포함할 수 있다. 예를 들어, 제1 무기막은 SiON을 포함하고, 제2 무기막은 SiOx를 포함할 수 있다. 이 경우, 제1 무기막과 유기막의 계면에서 반사된 광과 유기막과 제2 무기막의 계면에서 반사된 광은 상쇄 간섭에 의해 상쇄될 수 있다. 따라서, 반사 방지층(ARL)으로 인해 외부 광의 반사로 인한 화상의 시인성이 저하되는 것을 줄일 수 있다. 반사 방지층(ARL)은 생략될 수 있다. 또는, 반사 방지층(ARL)은 편광 필름으로 대체될 수 있으며, 이 경우 편광 필름은 오버코트층(OCL) 상에 배치될 수 있다.
오버코트층(OCL)은 반사 방지층(ARL) 상에 배치되며, 평탄화하기 위한 평탄화층일 수 있다. 오버코트층(OCL)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
도 16 내지 도 18과 같이, 제1 스캔 트랜지스터(GT1)와 제1 스캔 커패시터(GC1)는 제1 서브 화소(SPX1)의 제1 트랜지스터(TR1) 및 커패시터(CST)와 동일한 금속층에 동일한 물질로 형성되므로, 별도의 공정 추가 없이 형성될 수 있다.
도 19는 또 다른 실시예에 따른 제1 표시 장치를 보여주는 레이아웃 도이다.
도 19의 실시예는 제1 스캔 구동 회로(GDC1)가 제r(r은 2 이상의 양의 정수) 표시 영역(DAr)에 배치되고, 제2 스캔 구동 회로(GDC2)가 제r+1 표시 영역(DAr+1)에 배치되는 것에서 도 5의 실시예와 차이가 있다. 도 19에서는 도 5의 실시예와 차이점 위주로 설명한다.
도 19를 참조하면, 스캔 구동 회로(GDC)는 제r 표시 영역(DAr)에 배치되는 제1 스캔 구동 회로(GDC1)와 제r+1 표시 영역(DAr+1)에 배치되는 제2 스캔 구동 회로(GDC2)를 포함할 수 있다. 제r 표시 영역(DAr)과 제r+1 표시 영역(DAr+1)은 표시 패널(100)의 중앙에 배치되는 표시 영역들일 수 있다.
제1 스캔 구동 회로(GDC1)는 제r 소스 구동 회로(SDCr)로부터 제1 스캔 제어 신호를 입력 받을 수 있다. 제1 스캔 제어 신호는 제1 클럭 신호, 제1 클럭 바 신호 등을 포함할 수 있다. 예를 들어, 제1 클럭 신호가 제1 레벨 전압을 갖는 경우, 제1 클럭 바 신호는 제2 레벨 전압을 가질 수 있다. 또한, 제1 클럭 신호가 제2 레벨 전압을 갖는 경우, 제1 클럭 바 신호는 제1 레벨 전압을 가질 수 있다.
제1 스캔 구동 회로(GDC1)는 제r 표시 영역(DAr)의 일부 영역에 배치될 수 있다. 예를 들어, 제1 스캔 구동 회로(GDC1)는 제r 표시 영역(DAr)의 일 측 가장자리, 예를 들어 도 19와 같이 우측 가장자리에 배치될 수 있으나, 이에 한정되지 않는다. 제1 스캔 구동 회로(GDC1)는 제r 표시 영역(DAr)의 좌측 가장자리 또는 제r 표시 영역(DAr)의 중앙에 배치될 수 있다.
제2 스캔 구동 회로(GDC2)는 제r+1 소스 구동 회로(SDCr+1)로부터 제2 스캔 제어 신호를 입력 받을 수 있다. 제2 스캔 제어 신호는 제2 클럭 신호, 제2 클럭 바 신호 등을 포함할 수 있다. 예를 들어, 제2 클럭 신호가 제1 레벨 전압을 갖는 경우, 제2 클럭 바 신호는 제2 레벨 전압을 가질 수 있다. 또한, 제2 클럭 신호가 제2 레벨 전압을 갖는 경우, 제2 클럭 바 신호는 제1 레벨 전압을 가질 수 있다.
제2 스캔 구동 회로(GDC2)는 제r+1 표시 영역(DAr+1)의 일부 영역에 배치될 수 있다. 예를 들어, 제2 스캔 구동 회로(GDC2)는 제r+1 표시 영역(DAr+1)의 일 측 가장자리, 예를 들어 도 19와 같이 좌측 가장자리에 배치될 수 있으나, 이에 한정되지 않는다. 제2 스캔 구동 회로(GDC2)는 제r+1 표시 영역(DAr+1)의 좌측 가장자리 또는 제r+1 표시 영역(DAr+1)의 중앙에 배치될 수 있다.
한편, 제1 스캔 구동 회로(GDC1)의 복수의 기수 스테이지(STA1, STA3, …, STAm-3, STAm-1, STAm+1)와 제2 스캔 구동 회로(GDC2)의 복수의 우수 스테이지(STA2, STA4, …, STAm-2, STAm)는 도 6a 및 도 6b를 결부하여 설명한 바와 실질적으로 동일할 수 있으므로, 이들에 대한 설명은 생략한다.
도 19와 같이, 제1 스캔 구동 회로(GDC1)가 제r 표시 영역(DAr)에 배치되는 경우, 제1 스캔 구동 회로(GDC1)에 연결된 스캔 배선들은 제r 표시 영역(DAr)으로부터 제1 표시 영역(DA1)으로 연장되고, 제r 표시 영역(DAr)으로부터 제n 표시 영역(DAn)으로 연장된다. 또한, 제2 스캔 구동 회로(GDC2)가 제r+1 표시 영역(DAr+1)에 배치되는 경우, 제2 스캔 구동 회로(GDC2)에 연결된 스캔 배선들은 제r+1 표시 영역(DAr+1)으로부터 제1 표시 영역(DA1)으로 연장되고, 제r+1 표시 영역(DAr+1)으로부터 제n 표시 영역(DAn)으로 연장된다. 이 경우, 제1 스캔 구동 회로(GDC1)로부터 스캔 배선의 좌측 끝 단까지의 거리, 제1 스캔 구동 회로(GDC1)로부터 스캔 배선의 우측 끝 단까지의 거리, 제2 스캔 구동 회로(GDC2)로부터 스캔 배선의 좌측 끝 단까지의 거리, 및 제2 스캔 구동 회로(GDC2)로부터 스캔 배선의 우측 끝단 까지의 거리 간의 차이가 최소화될 수 있다. 그러므로, 제1 스캔 구동 회로(GDC1)의 스캔 신호의 RC 지연과 제2 스캔 구동 회로(GDC2)의 스캔 신호의 RC 지연 간의 차이를 최소화할 수 있다.
도 20은 또 다른 실시예에 따른 제1 표시 장치를 보여주는 레이아웃 도이다.
도 20의 실시예는 스캔 구동 회로(GDC)가 4 개의 스캔 구동 회로들(GDC1, GDC2, GDC3, GDC4)를 포함하는 것에서 도 5의 실시예와 차이가 있다. 도 20에서는 도 5의 실시예와 차이점 위주로 설명한다.
도 20을 참조하면, 스캔 구동 회로(GDC)는 제1 표시 영역(DA1)에 배치되는 제1 스캔 구동 회로(GDC1), 제2 표시 영역(DA2)에 배치되는 제2 스캔 구동 회로(GDC2), 제n-1 표시 영역(DAn-1)에 배치되는 제3 스캔 구동 회로(GDC3), 및 제n 표시 영역(DAn)에 배치되는 제4 스캔 구동 회로(GDC4)를 포함할 수 있다. 제1 표시 영역(DA1)과 제2 표시 영역(DA2)은 표시 패널(100)의 일 측(예를 들어, 좌 측)에 배치되고, 제n-1 표시 영역(DAn-1)과 제n 표시 영역(DAn)은 표시 패널(100)의 타 측(예를 들어, 우 측)에 배치될 수 있다. 제1 표시 영역(DA1)은 제2 표시 영역(DA2)보다 표시 패널(100)의 일 측에 인접하게 배치되고, 제n 표시 영역(DAn)은 제n-1 표시 영역(DAn-1)보다 표시 패널(100)의 타 측에 인접하게 배치될 수 있다.
제1 스캔 구동 회로(GDC1)는 복수의 제4s-3 (s는 양의 정수) 스테이지(STA1, STA5, STA9, STA13, …, STAm-7, STAm-3, STAm+1)를 포함할 수 있다. 복수의 제4s-3 스테이지(STA1, STA5, STA9, STA13, …, STAm-7, STAm-3, STAm+1)는 제1 그룹의 스테이지로 정의될 수 있다. 복수의 제4s-3 스테이지(STA1, STA5, STA9, STA13, …, STAm-7, STAm-3, STAm+1)는 제1 방향(DR1)으로 연장되고, 제2 방향(DR2)으로 배열될 수 있다. 복수의 제4s-3 스테이지(STA1, STA5, STA9, STA13, …, STAm-7, STAm-3, STAm+1)는 제1 소스 구동 회로(SDC1)의 제1 스캔 제어 신호에 따라 스캔 신호들을 생성할 수 있다. 복수의 제4s-3 스테이지(STA1, STA5, STA9, STA13, …, STAm-7, STAm-3, STAm+1)는 제4s-3 스캔 배선들에 연결되어 스캔 신호들을 순차적으로 출력할 수 있다.
제2 스캔 구동 회로(GDC2)는 제2 표시 영역(DA2)의 일부 영역에 배치될 수 있다. 예를 들어, 제2 스캔 구동 회로(GDC2)는 제2 표시 영역(DA2)의 일 측 가장자리, 예를 들어 도 20과 같이 좌측 가장자리에 배치될 수 있으나, 이에 한정되지 않는다. 제2 스캔 구동 회로(GDC2)는 제2 표시 영역(DA2)의 우측 가장자리 또는 제2 표시 영역(DA2)의 중앙에 배치될 수 있다.
제2 스캔 구동 회로(GDC2)는 복수의 제4s-2 스테이지(STA2, STA6, STA10, STA14, …, STAm-6, STAm-2)를 포함할 수 있다. 복수의 제4s-2 스테이지(STA2, STA6, STA10, STA14, …, STAm-6, STAm-2)는 제2 그룹의 스테이지로 정의될 수 있다. 복수의 제4s-2 스테이지(STA2, STA6, STA10, STA14, …, STAm-6, STAm-2)는 제1 방향(DR1)으로 연장되고, 제2 방향(DR2)으로 배열될 수 있다. 복수의 제4s-2 스테이지(STA2, STA6, STA10, STA14, …, STAm-6, STAm-2)는 제2 소스 구동 회로(SDC2)의 제2 스캔 제어 신호에 따라 스캔 신호들을 생성할 수 있다. 복수의 제4s-2 스테이지(STA2, STA6, STA10, STA14, …, STAm-6, STAm-2)는 제4s-2 스캔 배선들에 연결되어 스캔 신호들을 순차적으로 출력할 수 있다.
제3 스캔 구동 회로(GDC3)는 제n-1 소스 구동 회로(SDCn-1)로부터 제3 스캔 제어 신호를 입력 받을 수 있다. 제3 스캔 제어 신호는 제3 클럭 신호, 제3 클럭 바 신호 등을 포함할 수 있다. 예를 들어, 제3 클럭 신호가 제1 레벨 전압을 갖는 경우, 제3 클럭 바 신호는 제2 레벨 전압을 가질 수 있다. 또한, 제3 클럭 신호가 제2 레벨 전압을 갖는 경우, 제3 클럭 바 신호는 제1 레벨 전압을 가질 수 있다.
제3 스캔 구동 회로(GDC3)는 제n-1 표시 영역(DAn-1)의 일부 영역에 배치될 수 있다. 예를 들어, 제3 스캔 구동 회로(GDC3)는 제n-1 표시 영역(DAn-1)의 일 측 가장자리, 예를 들어 도 20과 같이 우측 가장자리에 배치될 수 있으나, 이에 한정되지 않는다. 제3 스캔 구동 회로(GDC3)는 제3 표시 영역(DA3)의 좌측 가장자리 또는 제3 표시 영역(DA3)의 중앙에 배치될 수 있다.
제3 스캔 구동 회로(GDC3)는 복수의 제4s-1 스테이지(STA3, STA7, STA11, STA15, …, STAm-5, STAm-1)를 포함할 수 있다. 복수의 제4s-1 스테이지(STA3, STA7, STA11, STA15, …, STAm-5, STAm-1)는 제3 그룹의 스테이지로 정의될 수 있다. 복수의 제4s-1 스테이지(STA3, STA7, STA11, STA15, …, STAm-5, STAm-1)는 제1 방향(DR1)으로 연장되고, 제2 방향(DR2)으로 배열될 수 있다. 복수의 제4s-1 스테이지(STA3, STA7, STA11, STA15, …, STAm-5, STAm-1)는 제n-1 소스 구동 회로(SDCn-1)의 제3 스캔 제어 신호에 따라 스캔 신호들을 생성할 수 있다. 복수의 제4s-1 스테이지(STA3, STA7, STA11, STA15, …, STAm-5, STAm-1)는 제4s-1 스캔 배선들에 연결되어 스캔 신호들을 순차적으로 출력할 수 있다.
제4 스캔 구동 회로(GDC4)는 제n 소스 구동 회로(SDCn)로부터 제4 스캔 제어 신호를 입력 받을 수 있다. 제4 스캔 제어 신호는 제4 클럭 신호, 제4 클럭 바 신호 등을 포함할 수 있다. 예를 들어, 제4 클럭 신호가 제1 레벨 전압을 갖는 경우, 제4 클럭 바 신호는 제2 레벨 전압을 가질 수 있다. 또한, 제4 클럭 신호가 제2 레벨 전압을 갖는 경우, 제4 클럭 바 신호는 제1 레벨 전압을 가질 수 있다.
제1 클럭 신호, 제2 클럭 신호, 제3 클럭 신호, 및 제4 클럭 신호는 순차적으로 위상이 지연되는 클럭 신호들일 수 있다. 제1 클럭 바 신호, 제2 클럭 바 신호, 제3 클럭 바 신호, 및 제4 클럭 바 신호는 순차적으로 위상이 지연되는 클럭 신호들일 수 있다.
제4 스캔 구동 회로(GDC4)는 제n 표시 영역(DAn)의 일부 영역에 배치될 수 있다. 예를 들어, 제4 스캔 구동 회로(GDC4)는 제n 표시 영역(DAn)의 일 측 가장자리, 예를 들어 도 20과 같이 우측 가장자리에 배치될 수 있으나, 이에 한정되지 않는다. 제4 스캔 구동 회로(GDC4)는 제4 표시 영역(DA4)의 좌측 가장자리 또는 제4 표시 영역(DA4)의 중앙에 배치될 수 있다.
제4 스캔 구동 회로(GDC4)는 복수의 제4s 스테이지(STA4, STA8, STA12, STA16, …, STAm-4, STAm)를 포함할 수 있다. 복수의 제4s 스테이지(STA4, STA8, STA12, STA16, …, STAm-4, STAm)는 제4 그룹의 스테이지로 정의될 수 있다. 복수의 제4s 스테이지(STA4, STA8, STA12, STA16, …, STAm-4, STAm)는 제1 방향(DR1)으로 연장되고, 제2 방향(DR2)으로 배열될 수 있다. 복수의 제4s 스테이지(STA4, STA8, STA12, STA16, …, STAm-4, STAm)는 제n 소스 구동 회로(SDCn)의 제4 스캔 제어 신호에 따라 스캔 신호들을 생성할 수 있다. 복수의 제4s 스테이지(STA4, STA8, STA12, STA16, …, STAm-4, STAm)는 제4s 스캔 배선들에 연결되어 스캔 신호들을 순차적으로 출력할 수 있다.
한편, 제1 스캔 구동 회로(GDC1)의 제4s-3 스테이지(STA1, STA5, STA9, STA13, …, STAm-7, STAm-3, STAm+1), 제2 스캔 구동 회로(GDC2)의 제4s-2 스테이지(STA2, STA6, STA10, STA14, …, STAm-6, STAm-2), 제3 스캔 구동 회로(GDC3)의 제4s-1 스테이지(STA3, STA7, STA11, STA15, …, STAm-5, STAm-1), 및 제4 스캔 구동 회로(GDC4)의 제4s 스테이지(STA4, STA8, STA12, STA16, …, STAm-4, STAm)는 도 6a 및 도 6b를 결부하여 설명한 바와 실질적으로 동일할 수 있으므로, 이들에 대한 설명은 생략한다.
도 20과 같이, 제1 스캔 구동 회로(GDC1)가 제1 표시 영역(DA1)에 배치되는 경우, 제1 스캔 구동 회로(GDC1)에 연결된 스캔 배선들은 제1 표시 영역(DA1)으로부터 제n 표시 영역(DAn)으로 연장된다. 제2 스캔 구동 회로(GDC2)가 제2 표시 영역(DA2)에 배치되는 경우, 제2 스캔 구동 회로(GDC2)에 연결된 스캔 배선들은 제2 표시 영역(DA2)으로부터 제1 표시 영역(DA1)으로 연장되고, 제2 표시 영역(DA2)으로부터 제n 표시 영역(DAn)으로 연장된다. 제3 스캔 구동 회로(GDC3)가 제n 표시 영역(DAn)에 배치되는 경우, 제3 스캔 구동 회로(GDC3)에 연결된 스캔 배선들은 제n 표시 영역(DAn)으로부터 제1 표시 영역(DA1)으로 연장된다. 제4 스캔 구동 회로(GDC4)가 제n-1 표시 영역(DAn-1)에 배치되는 경우, 제4 스캔 구동 회로(GDC4)에 연결된 스캔 배선들은 제n-1 표시 영역(DA2)으로부터 제n 표시 영역(DAn)으로 연장되고, 제n-1 표시 영역(DA2)으로부터 제n 표시 영역(DAn)으로 연장된다. 이 경우, 제1 스캔 구동 회로(GDC1)로부터 스캔 배선의 우측 끝 단까지의 거리, 제2 스캔 구동 회로(GDC2)로부터 스캔 배선의 우측 끝 단까지의 거리, 제3 스캔 구동 회로(GDC3)로부터 스캔 배선의 좌측 끝 단까지의 거리, 및 제4 스캔 구동 회로(GDC4)로부터 스캔 배선의 좌측 끝 단까지의 거리 간의 차이가 최소화될 수 있다. 그러므로, 제1 스캔 구동 회로(GDC1)의 스캔 신호의 RC 지연, 제2 스캔 구동 회로(GDC2)의 스캔 신호의 RC 지연, 제3 스캔 구동 회로(GDC3)의 스캔 신호의 RC 지연, 제4 스캔 구동 회로(GDC4)의 스캔 신호의 RC 지연 간의 차이를 최소화할 수 있다.
도 21은 도 20의 제1 내지 제m+1 스테이지들을 보여주는 일 예시 도면이다.
도 21의 실시예는 제1 내지 제m+1 스테이지들이 제1 스캔 구동 회로(GDC1)의 제4s-3 스테이지(STA1, STA5, STA9, STA13, …, STAm-7, STAm-3, STAm+1), 제2 스캔 구동 회로(GDC2)의 제4s-2 스테이지(STA2, STA6, STA10, STA14, …, STAm-6, STAm-2), 제3 스캔 구동 회로(GDC3)의 제4s-1 스테이지(STA3, STA7, STA11, STA15, …, STAm-5, STAm-1), 및 제4 스캔 구동 회로(GDC4)의 제4s 스테이지(STA4, STA8, STA12, STA16, …, STAm-4, STAm)로 구분되는 것에서 도 7의 실시예와 차이가 있다. 도 21에서는 도 7의 실시예와 차이점 위주로 설명한다.
도 21을 참조하면, 복수의 제4s-3 스테이지(STA1, STA5, STA9, STA13, …, STAm-7, STAm-3, STAm+1)와 복수의 제4s-2 스테이지(STA2, STA6, STA10, STA14, …, STAm-6, STAm-2), 제4s-1 스테이지(STA3, STA7, STA11, STA15, …, STAm-5, STAm-1), 및 제4s 스테이지(STA4, STA8, STA12, STA16, …, STAm-4, STAm) 각각은 스타트 신호 입력부(ST), 리셋 신호 입력부(RT), 클럭 신호 입력부(CKT), 클럭 바 신호 입력부(CBT), 스캔 신호 출력부(SOUT), 및 캐리 신호 출력부(COUT)을 포함할 수 있다.
스타트 신호 입력부(ST)는 제1 스타트 배선(STRL1), 제2 스타트 배선(STRL2), 제3 스타트 배선(STRL3), 제4 스타트 배선(STRL), 또는 이전 스테이지의 캐리 신호 출력부(COUT)에 연결될 수 있다. 예를 들어, 제1 스테이지(STA1)의 스타트 신호 입력부(ST)는 제1 스타트 배선(STRL1)에 연결되고, 제1 스테이지(STA1)를 제외한 복수의 제4s-3 스테이지(STA1, STA5, STA9, STA13, …, STAm-7, STAm-3, STAm+1) 각각의 스타트 신호 입력부(ST)는 이전 스테이지의 캐리 신호 출력부(COUT)에 연결될 수 있다. 제2 스테이지(STA2)의 스타트 신호 입력부(ST)는 제2 스타트 배선(STRL2)에 연결되고, 제2 스테이지(STA2)를 제외한 복수의 제4s-2 스테이지(STA2, STA6, STA10, STA14, …, STAm-6, STAm-2) 각각의 스타트 신호 입력부(ST)는 이전 스테이지의 캐리 신호 출력부(COUT)에 연결될 수 있다. 제3 스테이지(STA3)의 스타트 신호 입력부(ST)는 제3 스타트 배선(STRL3)에 연결되고, 제3 스테이지(STA3)를 제외한 복수의 제4s-1 스테이지(STA3, STA7, STA11, STA15, …, STAm-5, STAm-1) 각각의 스타트 신호 입력부(ST)는 이전 스테이지의 캐리 신호 출력부(COUT)에 연결될 수 있다. 제4 스테이지(STA4)의 스타트 신호 입력부(ST)는 제4 스타트 배선(STRL4)에 연결되고, 제4 스테이지(STA4)를 제외한 복수의 제4s 스테이지(STA4, STA8, STA12, STA16, …, STAm-4, STAm) 각각의 스타트 신호 입력부(ST)는 이전 스테이지의 캐리 신호 출력부(COUT)에 연결될 수 있다.
제m+1 스테이지(STAm+1)의 리셋 신호 입력부(RT)는 제1 스타트 배선(STRL1)에 연결되거나 더미 스테이지(미도시)의 캐리 신호 출력부(COUT)에 연결될 수 있다. 제m+1 스테이지(STAm+1)를 제외한 제4s-3 스테이지(STA1, STA5, STA9, STA13, …, STAm-7, STAm-3) 각각의 리셋 신호 입력부(RT)는 이후 스테이지의 캐리 신호 출력부(COUT)에 연결될 수 있다.
제m-2 스테이지(STAm-2)의 리셋 신호 입력부(RT)는 제2 스타트 배선(STRL2)에 연결되거나 더미 스테이지(미도시)의 캐리 신호 출력부(COUT)에 연결될 수 있다. 제m-2 스테이지(STAm-2)를 제외한 복수의 제4s-2 스테이지(STA2, STA6, STA10, STA14, …, STAm-6, STAm-2)는 이후 스테이지의 캐리 신호 출력부(COUT)에 연결될 수 있다.
제m-1 스테이지(STAm-1)의 리셋 신호 입력부(RT)는 제3 스타트 배선(STRL3)에 연결되거나 더미 스테이지(미도시)의 캐리 신호 출력부(COUT)에 연결될 수 있다. 제m-1 스테이지(STAm-1)를 제외한 복수의 제4s-1 스테이지(STA3, STA7, STA11, STA15, …, STAm-5, STAm-1)는 이후 스테이지의 캐리 신호 출력부(COUT)에 연결될 수 있다.
제m 스테이지(STAm)의 리셋 신호 입력부(RT)는 제4 스타트 배선(STRL4)에 연결되거나 더미 스테이지(미도시)의 캐리 신호 출력부(COUT)에 연결될 수 있다. 제m 스테이지(STAm)를 제외한 복수의 제4s 스테이지(STA4, STA8, STA12, STA16, …, STAm-4, STAm)는 이후 스테이지의 캐리 신호 출력부(COUT)에 연결될 수 있다.
복수의 제4s-3 스테이지(STA1, STA5, STA9, STA13, …, STAm-7, STAm-3, STAm+1)는 제1 클럭 배선(CKL1)과 제1 클럭 바 배선(CBL1)에 공통적으로 연결될 수 있다. 즉, 복수의 제4s-3 스테이지(STA1, STA5, STA9, STA13, …, STAm-7, STAm-3, STAm+1) 각각의 클럭 신호 입력부(CKT)는 제1 클럭 배선(CKL1)에 연결되고, 클럭 바 신호 입력부(CBT)는 제1 클럭 바 배선(CBL1)에 연결될 수 있다.
복수의 제4s-2 스테이지(STA2, STA6, STA10, STA14, …, STAm-6, STAm-2)는 제2 클럭 배선(CKL2)과 제2 클럭 바 배선(CBL2)에 공통적으로 연결될 수 있다. 즉, 복수의 제4s-2 스테이지(STA2, STA6, STA10, STA14, …, STAm-6, STAm-2) 각각의 클럭 신호 입력부(CKT)는 제2 클럭 배선(CKL2)에 연결되고, 클럭 바 신호 입력부(CBT)는 제2 클럭 바 배선(CBL2)에 연결될 수 있다.
복수의 제4s-1 스테이지(STA3, STA7, STA11, STA15, …, STAm-5, STAm-1)는 제3 클럭 배선(CKL3)과 제3 클럭 바 배선(CBL3)에 공통적으로 연결될 수 있다. 즉, 복수의 제4s-1 스테이지(STA3, STA7, STA11, STA15, …, STAm-5, STAm-1) 각각의 클럭 신호 입력부(CKT)는 제3 클럭 배선(CKL3)에 연결되고, 클럭 바 신호 입력부(CBT)는 제3 클럭 바 배선(CBL3)에 연결될 수 있다.
복수의 제4s 스테이지(STA4, STA8, STA12, STA16, …, STAm-4, STAm)는 제4 클럭 배선(CKL4)과 제4 클럭 바 배선(CBL4)에 공통적으로 연결될 수 있다. 즉, 복수의 제4s 스테이지(STA4, STA8, STA12, STA16, …, STAm-4, STAm) 각각의 클럭 신호 입력부(CKT)는 제4 클럭 배선(CKL4)에 연결되고, 클럭 바 신호 입력부(CBT)는 제4 클럭 바 배선(CBL4)에 연결될 수 있다.
복수의 제4s-3 스테이지(STA1, STA5, STA9, STA13, …, STAm-7, STAm-3, STAm+1)는 제4s-3 스캔 배선들(SL1, SL5, SL9, …, SLm-7, SLm-3, SLm+1)에 연결될 수 있다. 복수의 제4s-2 스테이지(STA2, STA6, STA10, STA14, …, STAm-6, STAm-2)는 제4s-2 스캔 배선들(SL2, SL6, SL10, …, SLm-6, SLm-2)에 연결될 수 있다. 복수의 제4s-1 스테이지(STA3, STA7, STA11, STA15, …, STAm-5, STAm-1)는 제4s-1 스캔 배선들(SL3, SL7, SL11, …, SLm-5, SLm-1)에 연결될 수 있다. 복수의 제4s 스테이지(STA4, STA8, STA12, STA16, …, STAm-4, STAm)는 제4s 스캔 배선들(SL4, SL8, SL12, …, SLm-4, SLm)에 연결될 수 있다.
한편, 제4s-3 스캔 배선들(SL1, SL5, SL9, …, SLm-7, SLm-3, SLm+1)은 제1 그룹의 스캔 배선들로 정의되고, 제4s-2 스캔 배선들(SL2, SL6, SL10, …, SLm-6, SLm-2)은 제2 그룹의 스캔 배선들로 정의될 수 있다. 또한, 제4s-1 스캔 배선들(SL3, SL7, SL11, …, SLm-5, SLm-1)은 제3 그룹의 스캔 배선들로 정의되고, 제4s 스캔 배선들(SL4, SL8, SL12, …, SLm-4, SLm)은 제4 그룹의 스캔 배선들로 정의될 수 있다.
복수의 제4s-3 스테이지(STA1, STA5, STA9, STA13, …, STAm-7, STAm-3, STAm+1) 각각의 캐리 신호 출력부(COUT)는 이전 스테이지의 리셋 신호 입력부(RT)와 이후 스테이지의 스타트 신호 입력부(ST)에 연결될 수 있다. 다만, 제1 스테이지(STA1)의 캐리 신호 출력부(COUT)는 이후 스테이지의 스타트 신호 입력부(ST)에 연결되고, 제m+1 스테이지(STAm+1)의 캐리 신호 출력부(COUT)는 이전 스테이지의 리셋 신호 입력부(RT)와 제1 스타트 신호 배선(STRL1) 또는 더미 스테이지의 캐리 신호 출력부(COUT)에 연결될 수 있다.
복수의 제4s-2 스테이지(STA2, STA6, STA10, STA14, …, STAm-6, STAm-2) 각각의 캐리 신호 출력부(COUT)는 이전 스테이지의 리셋 신호 입력부(RT)와 이후 스테이지의 스타트 신호 입력부(ST)에 연결될 수 있다. 다만, 제2 스테이지(STA2)의 캐리 신호 출력부(COUT)는 이후 스테이지의 스타트 신호 입력부(ST)에 연결되고, 제m-2 스테이지(STAm-1)의 캐리 신호 출력부(COUT)는 이전 스테이지의 리셋 신호 입력부(RT)와 제2 스타트 신호 배선(STRL2) 또는 더미 스테이지(미도시)의 캐리 신호 출력부(COUT)에 연결될 수 있다.
복수의 제4s-1 스테이지(STA3, STA7, STA11, STA15, …, STAm-5, STAm-1) 각각의 캐리 신호 출력부(COUT)는 이전 스테이지의 리셋 신호 입력부(RT)와 이후 스테이지의 스타트 신호 입력부(ST)에 연결될 수 있다. 다만, 제3 스테이지(STA3)의 캐리 신호 출력부(COUT)는 이후 스테이지의 스타트 신호 입력부(ST)에 연결되고, 제m-1 스테이지(STAm-11)의 캐리 신호 출력부(COUT)는 이전 스테이지의 리셋 신호 입력부(RT)와 제3 스타트 신호 배선(STRL3) 또는 더미 스테이지의 캐리 신호 출력부(COUT)에 연결될 수 있다.
복수의 제4s 스테이지(STA4, STA8, STA12, STA16, …, STAm-4, STAm) 각각의 캐리 신호 출력부(COUT)는 이전 스테이지의 리셋 신호 입력부(RT)와 이후 스테이지의 스타트 신호 입력부(ST)에 연결될 수 있다. 다만, 제4 스테이지(STA4)의 캐리 신호 출력부(COUT)는 이후 스테이지의 스타트 신호 입력부(ST)에 연결되고, 제m 스테이지(STAm)의 캐리 신호 출력부(COUT)는 이전 스테이지의 리셋 신호 입력부(RT)와 제4 스타트 신호 배선(STRL4) 또는 더미 스테이지(미도시)의 캐리 신호 출력부(COUT)에 연결될 수 있다.
도 22는 또 다른 실시예에 따른 제1 표시 장치를 보여주는 레이아웃 도이다.
도 22의 실시예는 제1 스캔 구동 회로(GDC1)가 제r-1 표시 영역(DAr-1)에 배치되고, 제2 스캔 구동 회로(GDC2)가 제r 표시 영역(DAr)에 배치되며, 제3 스캔 구동 회로(GDC3)가 제r+1 표시 영역(DAr+1)에 배치되고, 제4 스캔 구동 회로(GDC4)가 제r+2 표시 영역(DAr+2)에 배치되는 것에서 도 20의 실시예와 차이가 있다. 도 22에서는 도 20의 실시예와 차이점 위주로 설명한다.
도 22를 참조하면, 제r-1 표시 영역(DAr-1), 제r 표시 영역(DAr), 제r+1 표시 영역(DAr+1), 및 제r+2 표시 영역(DAr+2)은 표시 패널(100)의 중앙에 배치되는 표시 영역들일 수 있다. 제r 표시 영역(DAr)은 제r-1 표시 영역(DAr-1)보다 표시 패널(100)의 중앙에 배치되고, 제r+1 표시 영역(DAr+1)은 제r+2 표시 영역(DAr+2)보다 표시 패널(100)의 중앙에 배치될 수 있다.
제1 스캔 구동 회로(GDC1)는 제r-1 소스 구동 회로(SDCr-1)로부터 제1 스캔 제어 신호를 입력 받을 수 있다. 제1 스캔 제어 신호는 제1 클럭 신호, 제1 클럭 바 신호 등을 포함할 수 있다.
제1 스캔 구동 회로(GDC1)는 제r-1 표시 영역(DAr-1)의 일부 영역에 배치될 수 있다. 예를 들어, 제1 스캔 구동 회로(GDC1)는 제r-1 표시 영역(DAr-1)의 일 측 가장자리, 예를 들어 도 22와 같이 우측 가장자리에 배치될 수 있으나, 이에 한정되지 않는다. 제1 스캔 구동 회로(GDC1)는 제r 표시 영역(DAr)의 좌측 가장자리 또는 제r 표시 영역(DAr)의 중앙에 배치될 수 있다.
제2 스캔 구동 회로(GDC2)는 제r 소스 구동 회로(SDCr)로부터 제2 스캔 제어 신호를 입력 받을 수 있다. 제2 스캔 제어 신호는 제2 클럭 신호, 제2 클럭 바 신호 등을 포함할 수 있다.
제2 스캔 구동 회로(GDC2)는 제r 표시 영역(DAr)의 일부 영역에 배치될 수 있다. 예를 들어, 제2 스캔 구동 회로(GDC2)는 제r 표시 영역(DAr)의 일 측 가장자리, 예를 들어 도 22와 같이 우측 가장자리에 배치될 수 있으나, 이에 한정되지 않는다. 제2 스캔 구동 회로(GDC2)는 제r 표시 영역(DAr)의 좌측 가장자리 또는 제r 표시 영역(DAr)의 중앙에 배치될 수 있다.
제3 스캔 구동 회로(GDC3)는 제r+1 소스 구동 회로(SDCr+1)로부터 제3 스캔 제어 신호를 입력 받을 수 있다. 제3 스캔 제어 신호는 제3 클럭 신호, 제3 클럭 바 신호 등을 포함할 수 있다.
제3 스캔 구동 회로(GDC3)는 제r+1 표시 영역(DAr+1)의 일부 영역에 배치될 수 있다. 예를 들어, 제3 스캔 구동 회로(GDC3)는 제r+1 표시 영역(DAr+1)의 일 측 가장자리, 예를 들어 도 22와 같이 좌측 가장자리에 배치될 수 있으나, 이에 한정되지 않는다. 제3 스캔 구동 회로(GDC3)는 제r+1 표시 영역(DAr+1)의 좌측 가장자리 또는 제r+1 표시 영역(DAr+1)의 중앙에 배치될 수 있다.
제4 스캔 구동 회로(GDC4)는 제r+2 소스 구동 회로(SDCr+2)로부터 제4 스캔 제어 신호를 입력 받을 수 있다. 제4 스캔 제어 신호는 제4 클럭 신호, 제4 클럭 바 신호 등을 포함할 수 있다.
제4 스캔 구동 회로(GDC4)는 제r+2 표시 영역(DAr+2)의 일부 영역에 배치될 수 있다. 예를 들어, 제4 스캔 구동 회로(GDC4)는 제r+2 표시 영역(DAr+2)의 일 측 가장자리, 예를 들어 도 22와 같이 좌측 가장자리에 배치될 수 있으나, 이에 한정되지 않는다. 제4 스캔 구동 회로(GDC4)는 제r+2 표시 영역(DAr+2)의 좌측 가장자리 또는 제r+2 표시 영역(DAr+2)의 중앙에 배치될 수 있다.
한편, 제1 스캔 구동 회로(GDC1)의 제4s-3 스테이지(STA1, STA5, STA9, STA13, …, STAm-7, STAm-3, STAm+1), 제2 스캔 구동 회로(GDC2)의 제4s-2 스테이지(STA2, STA6, STA10, STA14, …, STAm-6, STAm-2), 제3 스캔 구동 회로(GDC3)의 제4s-1 스테이지(STA3, STA7, STA11, STA15, …, STAm-5, STAm-1), 및 제4 스캔 구동 회로(GDC4)의 제4s 스테이지(STA4, STA8, STA12, STA16, …, STAm-4, STAm)는 도 6a 및 도 6b를 결부하여 설명한 바와 실질적으로 동일할 수 있으므로, 이들에 대한 설명은 생략한다.
도 22와 같이, 제1 스캔 구동 회로(GDC1)가 제r-1 표시 영역(DAr)에 배치되는 경우, 제1 스캔 구동 회로(GDC1)에 연결된 스캔 배선들은 제r-1 표시 영역(DAr-1)으로부터 제1 표시 영역(DA1)으로 연장되고, 제r-1 표시 영역(DAr-1)으로부터 제n 표시 영역(DAn)으로 연장된다. 또한, 제2 스캔 구동 회로(GDC2)가 제r 표시 영역(DAr)에 배치되는 경우, 제2 스캔 구동 회로(GDC2)에 연결된 스캔 배선들은 제r 표시 영역(DAr)으로부터 제1 표시 영역(DA1)으로 연장되고, 제r 표시 영역(DAr)으로부터 제n 표시 영역(DAn)으로 연장된다. 또한, 제3 스캔 구동 회로(GDC3)가 제r+1 표시 영역(DAr+1)에 배치되는 경우, 제3 스캔 구동 회로(GDC3)에 연결된 스캔 배선들은 제r+1 표시 영역(DAr+1)으로부터 제1 표시 영역(DA1)으로 연장되고, 제r+1 표시 영역(DAr+1)으로부터 제n 표시 영역(DAn)으로 연장된다. 또한, 제4 스캔 구동 회로(GDC4)가 제r+2 표시 영역(DAr+2)에 배치되는 경우, 제4 스캔 구동 회로(GDC4)에 연결된 스캔 배선들은 제r+2 표시 영역(DAr+2)으로부터 제1 표시 영역(DA1)으로 연장되고, 제r+2 표시 영역(DAr+2)으로부터 제n 표시 영역(DAn)으로 연장된다.
이 경우, 제1 스캔 구동 회로(GDC1)로부터 스캔 배선의 좌측 끝 단까지의 거리, 제1 스캔 구동 회로(GDC1)로부터 스캔 배선의 우측 끝 단까지의 거리, 제2 스캔 구동 회로(GDC2)로부터 스캔 배선의 좌측 끝 단까지의 거리, 제2 스캔 구동 회로(GDC2)로부터 스캔 배선의 우측 끝단 까지의 거리, 제3 스캔 구동 회로(GDC3)로부터 스캔 배선의 좌측 끝 단까지의 거리, 제3 스캔 구동 회로(GDC3)로부터 스캔 배선의 우측 끝 단까지의 거리, 제4 스캔 구동 회로(GDC4)로부터 스캔 배선의 좌측 끝 단까지의 거리, 및 제4 스캔 구동 회로(GDC4)로부터 스캔 배선의 우측 끝단 까지의 거리 간의 차이가 최소화될 수 있다. 그러므로, 제1 스캔 구동 회로(GDC1)의 스캔 신호의 RC 지연, 제2 스캔 구동 회로(GDC2)의 스캔 신호의 RC 지연, 및 제3 스캔 구동 회로(GDC3)의 스캔 신호의 RC 지연, 및 제4 스캔 구동 회로(GDC4)의 스캔 신호의 RC 지연 간의 차이를 최소화할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
TD: 타일형 표시 장치 11: 제1 표시 장치
12: 제2 표시 장치 13: 제3 표시 장치
14: 제4 표시 장치 SM: 이음부

Claims (20)

  1. 스캔 배선들, 데이터 배선들, 및 상기 스캔 배선들과 상기 데이터 배선들에 연결되는 화소들을 갖는 복수의 표시 영역들을 포함하는 표시 패널;
    상기 복수의 표시 영역들의 제1 표시 영역의 데이터 배선들에 연결되는 제1 소스 구동 회로;
    상기 복수의 표시 영역들의 제2 표시 영역의 데이터 배선들에 연결되는 제2 소스 구동 회로;
    상기 제1 소스 구동 회로로부터 제1 클럭 신호를 입력 받고, 상기 제1 클럭 신호에 따라 상기 스캔 배선들 중에서 제1 그룹의 스캔 배선들에 제1 스캔 신호들을 출력하는 제1 스캔 구동 회로; 및
    상기 제2 소스 구동 회로로부터 제2 클럭 신호를 입력 받고, 상기 제2 클럭 신호에 따라 상기 스캔 배선들 중에서 제2 그룹의 스캔 배선들에 제2 스캔 신호들을 출력하는 제2 스캔 구동 회로를 구비하는 표시 장치.
  2. 제1 항에 있어서,
    제1 스캔 구동 회로는 상기 표시 패널의 일 측에 인접하게 배치되고, 제2 스캔 구동 회로는 상기 표시 패널의 타 측에 인접하게 배치되는 표시 장치.
  3. 제1 항에 있어서,
    상기 제1 스캔 구동 회로와 상기 제2 스캔 구동 회로는 상기 표시 패널의 중앙에 배치되는 표시 장치.
  4. 제1 항에 있어서,
    상기 제1 그룹의 스캔 배선들은 기수 스캔 배선들이고, 상기 제2 그룹의 스캔 배선들은 우수 스캔 배선들인 표시 장치.
  5. 제1 항에 있어서,
    상기 제1 스캔 구동 회로는 상기 제1 그룹의 스캔 배선들에 연결되는 제1 그룹의 스테이지들을 포함하며,
    상기 제1 그룹의 스테이지들의 클럭 단자들은 상기 제1 클럭 신호가 인가되는 제1 클럭 배선에 공통적으로 연결되고,
    상기 제1 그룹의 스테이지들의 클럭 바 단자들은 상기 제1 클럭 신호와 다른 위상을 갖는 제1 클럭 바 신호가 인가되는 제1 클럭 바 배선에 공통적으로 연결되는 표시 장치.
  6. 제1 항에 있어서,
    상기 제2 스캔 구동 회로는 상기 제2 그룹의 스캔 배선들에 연결되는 제2 그룹의 스테이지들을 포함하며,
    상기 제2 그룹의 스테이지들의 클럭 단자들은 상기 제2 클럭 신호가 인가되는 제2 클럭 배선에 공통적으로 연결되고,
    상기 제2 그룹의 스테이지들의 클럭 바 단자들은 상기 제1 클럭 신호와 다른 위상을 갖는 제2 클럭 바 신호가 인가되는 제2 클럭 바 배선에 공통적으로 연결되는 표시 장치.
  7. 제1 항에 있어서,
    상기 제1 스캔 구동 회로는 상기 제1 그룹의 스캔 배선들에 연결되는 제1 그룹의 스테이지들을 포함하며,
    상기 제1 그룹의 스테이지들 각각은,
    제1 노드의 전압에 따라 클럭 단자로 인가되는 상기 제1 클럭 신호를 제1 그룹의 스캔 배선들 중 어느 하나로 출력하는 제1 스캔 트랜지스터; 및
    상기 제1 스캔 트랜지스터의 게이트 전극과 소스 전극 사이에 배치되는 제1 스캔 커패시터를 포함하는 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 스캔 트랜지스터는 상기 화소들 중에서 제1 방향으로 이웃하는 화소들 사이에 배치되고,
    상기 제1 스캔 커패시터는 상기 화소들 중에서 상기 제1 방향으로 이웃하는 또 다른 화소들 사이에 배치되는 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 스캔 트랜지스터와 상기 제1 스캔 커패시터는 상기 제1 방향과 교차하는 제2 방향으로 배치되는 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 방향은 상기 제1 그룹의 스캔 배선들의 연장 방향이고, 상기 제2 방향은 상기 데이터 배선들의 연장 방향인 표시 장치.
  11. 제1 항에 있어서,
    상기 복수의 표시 영역들의 제3 표시 영역의 데이터 배선들에 연결되는 제3 소스 구동 회로;
    상기 복수의 표시 영역들의 제4 표시 영역의 데이터 배선들에 연결되는 제4 소스 구동 회로;
    상기 제3 소스 구동 회로로부터 제3 클럭 신호를 입력 받고, 상기 제3 클럭 신호에 따라 상기 스캔 배선들 중에서 제3 그룹의 스캔 배선들에 제3 스캔 신호들을 출력하는 제3 스캔 구동 회로; 및
    상기 제4 소스 구동 회로로부터 제4 클럭 신호를 입력 받고, 상기 제4 클럭 신호에 따라 상기 스캔 배선들 중에서 제4 그룹의 스캔 배선들에 제4 스캔 신호들을 출력하는 제4 스캔 구동 회로를 더 구비하는 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 스캔 구동 회로와 상기 제2 스캔 구동 회로는 상기 표시 패널의 일 측에 배치되고, 제3 스캔 구동 회로와 상기 제4 스캔 구동 회로는 상기 표시 패널의 타 측에 배치되는 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 스캔 구동 회로는 상기 제2 스캔 구동 회로보다 상기 표시 패널의 일 측에 인접하게 배치되고,
    상기 제4 스캔 구동 회로는 상기 제3 스캔 구동 회로보다 상기 표시 패널의 타 측에 인접하게 배치되는 표시 장치.
  14. 제11 항에 있어서,
    상기 제1 그룹의 스캔 배선들은 제4s-3(s은 양의 정수) 스캔 배선들이고, 상기 제2 그룹의 스캔 배선들은 제4s-2 스캔 배선들이며, 상기 제3 그룹의 스캔 배선들은 제4s-1 스캔 배선들이며, 상기 제4 그룹의 스캔 배선들은 제4s 스캔 배선들인 표시 장치.
  15. 제11 항에 있어서,
    상기 제3 스캔 구동 회로는 상기 제3 그룹의 스캔 배선들에 연결되는 제3 그룹의 스테이지들을 포함하며,
    상기 제3 그룹의 스테이지들의 클럭 단자들은 상기 제3 클럭 신호가 인가되는 제3 클럭 배선에 공통적으로 연결되고,
    상기 제3 그룹의 스테이지들의 클럭 바 단자들은 상기 제3 클럭 신호와 다른 위상을 갖는 제3 클럭 바 신호가 인가되는 제3 클럭 바 배선에 공통적으로 연결되는 표시 장치.
  16. 제11 항에 있어서,
    상기 제4 스캔 구동 회로는 상기 제4 그룹의 스캔 배선들에 연결되는 제4 그룹의 스테이지들을 포함하며,
    상기 제4 그룹의 스테이지들의 클럭 단자들은 상기 제4 클럭 신호가 인가되는 제4 클럭 배선에 공통적으로 연결되고,
    상기 제4 그룹의 스테이지들의 클럭 바 단자들은 상기 제4 클럭 신호와 다른 위상을 갖는 제4 클럭 바 신호가 인가되는 제4 클럭 바 배선에 공통적으로 연결되는 표시 장치.
  17. 제11 항에 있어서,
    상기 제1 클럭 신호, 상기 제2 클럭 신호, 상기 제3 클럭 신호, 및 상기 제4 클럭 신호는 순차적으로 위상이 지연되는 표시 장치.
  18. 복수의 표시 장치들과 상기 복수의 표시 장치들 사이에 배치되는 이음부를 구비하고,
    상기 복수의 표시 장치들 각각은,
    스캔 배선들, 데이터 배선들, 및 상기 스캔 배선들과 상기 데이터 배선들에 연결되는 화소들을 갖는 복수의 표시 영역들을 포함하는 표시 패널;
    상기 표시 영역들 중에서 제1 표시 영역에 배치되는 제1 스캔 구동 회로; 및
    상기 표시 영역들 중에서 제2 표시 영역에 배치되는 제2 스캔 구동 회로를 포함하고,
    상기 제1 스캔 구동 회로의 제1 스테이지와 상기 제2 스캔 구동 회로의 제2 스테이지는 동일한 행에 배치되는 타일형 표시 장치.
  19. 제18 항에 있어서,
    상기 제1 표시 영역은 상기 표시 패널의 일 측에 배치되고, 상기 제2 표시 영역은 상기 표시 패널의 타 측에 배치되는 타일형 표시 장치.
  20. 제18 항에 있어서,
    상기 제1 표시 영역과 상기 제2 표시 영역은 상기 표시 패널의 중앙에 배치되는 타일형 표시 장치.
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