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KR20220078778A - 발광 표시 장치 - Google Patents

발광 표시 장치 Download PDF

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Publication number
KR20220078778A
KR20220078778A KR1020200167590A KR20200167590A KR20220078778A KR 20220078778 A KR20220078778 A KR 20220078778A KR 1020200167590 A KR1020200167590 A KR 1020200167590A KR 20200167590 A KR20200167590 A KR 20200167590A KR 20220078778 A KR20220078778 A KR 20220078778A
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KR
South Korea
Prior art keywords
voltage line
driving transistor
anode
driving
electrically connected
Prior art date
Application number
KR1020200167590A
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English (en)
Inventor
라유미
박경호
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020200167590A priority Critical patent/KR20220078778A/ko
Priority to US17/402,481 priority patent/US11508318B2/en
Priority to CN202111351701.6A priority patent/CN114597237A/zh
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Abstract

실시예들에 따르면, 발광 표시 장치는 제1 구동 트랜지스터; 상기 제1 구동 트랜지스터와 전기적으로 연결되어 있는 제1 애노드; 제1 구동 트랜지스터의 게이트 전극과 전기적으로 연결되어 있는 제1 커패시터; 상기 제1 구동 트랜지스터에 인접하여 위치하는 제2 구동 트랜지스터; 상기 제2 구동 트랜지스터와 전기적으로 연결되어 있는 제2 애노드; 상기 제2 구동 트랜지스터의 게이트 전극과 전기적으로 연결되어 있는 제2 커패시터; 및 상기 제1 구동 트랜지스터의 상기 게이트 전극과 상기 제1 커패시터를 전기적으로 연결시키는 제1 연결 부재를 포함하며, 평면 상 상기 제1 연결 부재와 상기 제2 애노드 사이에 구동 전압선 또는 공통 전압선이 위치할 수 있다.

Description

발광 표시 장치{LIGHT EMITTING DISPLAY DEVICE}
본 개시는 발광 표시 장치에 관한 것으로서, 보다 구체적으로 인접하는 화소간의 간섭을 줄이는 발광 표시 장치에 관한 것이다.
표시 장치는 화면을 표시하는 장치로서, 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Diode, OLED) 등이 있다. 이러한 표시 장치는 휴대 전화, 네비게이션, 디지털 사진기, 전자 북, 휴대용 게임기, 또는 각종 단말기 등과 같이 다양한 전자 기기들에 사용되고 있다.
유기 발광 표시 장치는 자발광(self-luminance) 특성을 가지며, 액정 표시 장치와 달리 별도의 광원을 필요로 하지 않으므로 두께와 무게를 줄일 수 있다. 또한, 유기 발광 표시 장치는 낮은 소비 전력, 높은 휘도 및 빠른 응답 속도 등의 고품위 특성을 가진다.
실시예들은 화소간의 간섭을 줄여 표시 품질이 향상된 발광 표시 장치를 제공하기 위한 것이다.
실시예에 따른 발광 표시 장치는 제1 구동 트랜지스터; 상기 제1 구동 트랜지스터와 전기적으로 연결되어 있는 제1 애노드; 제1 구동 트랜지스터의 게이트 전극과 전기적으로 연결되어 있는 제1 커패시터; 상기 제1 구동 트랜지스터에 인접하여 위치하는 제2 구동 트랜지스터; 상기 제2 구동 트랜지스터와 전기적으로 연결되어 있는 제2 애노드; 상기 제2 구동 트랜지스터의 게이트 전극과 전기적으로 연결되어 있는 제2 커패시터; 상기 제1 구동 트랜지스터 및 상기 제2 구동 트랜지스터에 구동 전압을 인가하는 구동 전압선; 및 상기 제1 구동 트랜지스터의 상기 게이트 전극과 상기 제1 커패시터를 전기적으로 연결시키는 제1 연결 부재를 포함하며, 평면 상 상기 제1 연결 부재와 상기 제2 애노드 사이에 상기 구동 전압선이 위치한다.
상기 제1 연결 부재, 상기 제1 애노드, 및 상기 구동 전압선은 평면 상 중첩하지 않을 수 있다.
상기 제1 커패시터 및 상기 제2 커패시터는 기판 상에 위치하는 제1 도전층에 형성된 하부 유지 전극, 상기 하부 유지 전극 위에 위치하는 제1 절연층; 및 상기 제1 절연층 위에 위치하는 반도체층에 형성된 확장부를 포함할 수 있다.
상기 제1 구동 트랜지스터 및 상기 제2 구동 트랜지스터는 상기 반도체층에 위치하는 제1 반도체; 상기 반도체층 위에 위치하는 제2 절연층; 상기 제2 절연층 위에 위치하는 제2 도전층에 형성된 게이트 전극을 포함할 수 있다.
상기 제2 도전층 위에는 제3 절연층이 위치하고, 상기 제3 절연층위에는 제3 도전층이 위치하며, 상기 제1 연결 부재, 상기 제1 애노드, 및 상기 구동 전압선은 상기 제3 도전층에 형성될 수 있다.
상기 구동 전압선은 제1 방향으로 연장되어 있는 제2 구동 전압선이며, 상기 제2 구동 전압선에 전기적으로 연결되어 있으며, 상기 제1 방향에 수직하는 제2 방향으로 연장되어 있는 제1 구동 전압선을 더 포함할 수 있다.
상기 제2 구동 전압선과 상기 제1 구동 전압선을 연결하며, 제3 도전층에 위치하는 연결부를 더 포함하며, 상기 연결부는 상기 구동 트랜지스터의 반도체와도 연결되고, 상기 연결부는 상기 제2 구동 전압선과 일체로 형성될 수 있다.
상기 제1 구동 전압선은 상기 제1 도전층에 형성되며, 상기 제1 구동 전압선과 전기적으로 연결되며, 상기 제1 구동 전압선을 따라 길게 형성되어 있는 제1 보조 구동 전압선을 더 포함할 수 있다.
상기 제1 구동 트랜지스터의 상기 게이트 전극에 데이터 전압을 전달하는 제1 입력 트랜지스터; 및 상기 제1 애노드에 초기화 전압을 전달하는 제1 초기화 트랜지스터를 더 포함하며, 상기 제1 애노드는 상기 하부 유지 전극 및 상기 제1 초기화 트랜지스터와 전기적으로 연결될 수 있다.
상기 제2 구동 트랜지스터에 인접하여 위치하는 제3 구동 트랜지스터; 상기 제3 구동 트랜지스터와 전기적으로 연결되어 있는 제3 애노드; 상기 제3 구동 트랜지스터의 게이트 전극과 전기적으로 연결되어 있는 제3 커패시터; 상기 제1 애노드, 상기 제2 애노드, 및 상기 제3 애노드와 함께 발광 다이오드를 형성하는 캐소드; 상기 캐소드에 공통 전압을 전달하는 공통 전압선; 상기 제2 구동 트랜지스터의 상기 게이트 전극과 상기 제2 커패시터를 전기적으로 연결시키는 제2 연결 부재를 포함하며, 평면 상 상기 제2 연결 부재와 상기 제3 애노드 사이에 상기 공통 전압선이 위치할 수 있다.
상기 제2 연결 부재, 상기 제3 애노드, 및 상기 공통 전압선은 평면 상 중첩하지 않을 수 있다.
실시예에 따른 발광 표시 장치는 제1 구동 트랜지스터; 상기 제1 구동 트랜지스터와 전기적으로 연결되어 있는 제1 애노드; 제1 구동 트랜지스터의 게이트 전극과 전기적으로 연결되어 있는 제1 커패시터; 상기 제1 구동 트랜지스터에 인접하여 위치하는 제2 구동 트랜지스터; 상기 제2 구동 트랜지스터와 전기적으로 연결되어 있는 제2 애노드; 상기 제2 구동 트랜지스터의 게이트 전극과 전기적으로 연결되어 있는 제2 커패시터; 상기 제1 애노드 및 상기 제2 애노드와 함께 발광 다이오드를 형성하는 캐소드; 상기 캐소드에 공통 전압을 전달하는 공통 전압선; 및 상기 제1 구동 트랜지스터의 상기 게이트 전극과 상기 제1 커패시터를 전기적으로 연결시키는 제1 연결 부재를 포함하며, 평면 상 상기 제1 연결 부재와 상기 제2 애노드 사이에 상기 공통 전압선이 위치한다.
상기 제1 연결 부재, 상기 제1 애노드, 및 상기 공통 전압선은 평면 상 중첩하지 않을 수 있다.
상기 제1 커패시터 및 상기 제2 커패시터는 기판 상에 위치하는 제1 도전층에 형성된 하부 유지 전극, 상기 하부 유지 전극 위에 위치하는 제1 절연층; 및 상기 제1 절연층 위에 위치하는 반도체층에 형성된 확장부를 포함할 수 있다.
상기 제1 구동 트랜지스터 및 상기 제2 구동 트랜지스터는 상기 반도체층에 위치하는 제1 반도체; 상기 반도체층 위에 위치하는 제2 절연층; 상기 제2 절연층 위에 위치하는 제2 도전층에 형성된 게이트 전극을 포함할 수 있다.
상기 제2 도전층 위에는 제3 절연층이 위치하고, 상기 제3 절연층위에는 제3 도전층이 위치하며, 상기 제1 연결 부재, 상기 제1 애노드, 및 상기 공통 전압선은 상기 제3 도전층에 형성될 수 있다.
상기 공통 전압선은 제1 방향으로 연장되어 있는 제2 공통 전압선이며, 상기 제2 공통 전압선에 전기적으로 연결되어 있으며, 상기 제1 방향에 수직하는 제2 방향으로 연장되어 있는 제1 공통 전압선을 더 포함할 수 있다.
상기 제1 공통 전압선은 상기 제1 도전층에 형성되며, 상기 제1 공통 전압선과 전기적으로 연결되며, 상기 제1 공통 전압선을 따라 길게 형성되어 있는 제1 보조 공통 전압선을 더 포함할 수 있다.
상기 제2 공통 전압선은 상기 제2 방향으로 연장되어 있는 연결부를 더 포함하며, 상기 연결부의 끝단은 확장되어 있는 확장부가 위치하며, 상기 확장부를 통하여 상기 캐소드와 전기적으로 연결될 수 있다.
상기 제1 구동 트랜지스터의 상기 게이트 전극에 데이터 전압을 전달하는 제1 입력 트랜지스터; 및 상기 제1 애노드에 초기화 전압을 전달하는 제1 초기화 트랜지스터를 더 포함하며, 상기 제1 애노드는 상기 하부 유지 전극 및 상기 제1 초기화 트랜지스터와 전기적으로 연결될 수 있다.
실시예들에 따르면, 하나의 화소의 애노드와 인접하는 화소의 구동 트랜지스터의 게이트 전극에 직접 연결되어 있는 연결부의 사이에 일정한 전압이 인가되는 전압 배선을 위치시켜 인접하는 두 화소의 애노드와 구동 트랜지스터의 게이트 전극이 서로 간섭하지 않도록 한다. 그 결과 구동 트랜지스터의 게이트 전극의 전압이 타겟 전압까지 충전되고 변동되지 않을 수 있어 발광 다이오드가 타겟 휘도를 표시할 수 있다.
도 1은 일 실시예에 의한 발광 표시 장치의 화소의 회로도이다.
도 2는 일 실시예에 의한 발광 표시 장치의 일부를 도시한 평면도이다.
도 3은 도 2의 III-III선을 따라 나타낸 일 실시예에 의한 발광 표시 장치의 단면도이다.
도 4 내지 도 13은 일 실시예에 의한 발광 표시 장치의 제조 순서에 따라 순차적으로 도시한 평면도 및 단면도이다.
도 14는 일 실시예에 의한 발광 표시 장치를 전체적으로 도시한 단면도이다.
도 15 및 도 16은 또 다른 실시예에 의한 발광 표시 장치의 일부를 도시한 평면도이다.
도 17은 비교예에 의한 발광 표시 장치 중 화소의 일 부분을 확대 도시한 평면도이다.
도 18은 또 다른 실시예에 의한 발광 표시 장치의 화소의 회로도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
명세서 전체에서, "연결된다"라고 할 때, 이는 둘 이상의 구성요소가 직접적으로 연결되는 경우만을 의미하는 것이 아니고, 둘 이상의 구성요소가 다른 구성요소를 통하여 간접적으로 연결되는 경우, 물리적으로 연결되는 경우나 전기적으로 연결되는 경우, 뿐만 아니라, 위치나 기능에 따라 상이한 명칭들로 지칭되었으나 실질적으로 일체인 각 부분이 서로 연결되는 것을 포함할 수 있다.
이하에서는 도면을 통하여 발광 표시 장치의 실시예를 중심으로 구체적으로 살펴본다.
도 1은 일 실시예에 의한 발광 표시 장치의 화소의 회로도이다.
일 실시예에 의한 발광 표시 장치는 복수의 화소를 포함하며, 도 1은 복수의 화소들 중 인접한 3개의 화소를 함께 도시하고 있다.
도 1에 도시된 바와 같이, 복수의 화소는 제1 화소(PXa), 제2 화소(PXb) 및 제3 화소(PXc)를 포함할 수 있다. 제1 화소(PXa), 제2 화소(PXb) 및 제3 화소(PXc) 각각은 복수의 트랜지스터(T1, T2, T3), 유지 커패시터(Cst), 및 발광 소자인 발광 다이오드(light emitting diode)(EDa, EDb, EDc)를 포함한다. 또한, 실시예에 따라서는 발광 다이오드(EDa, EDb, EDc)의 양단에 연결되어 있는 커패시터(Cleda, Cledb, Cledc; 이하 발광부 커패시터라고 함)를 더 포함할 수 있다.
복수의 트랜지스터(T1, T2, T3)는 하나의 구동 트랜지스터(T1; 제1 트랜지스터라고도 함)와 두 개의 스위칭 트랜지스터(T2, T3)로 형성되며, 두 개의 스위칭 트랜지스터는 입력 트랜지스터(T2; 제2 트랜지스터라고도 함)와 초기화 트랜지스터(T3; 제3 트랜지스터라고도 함)로 구분된다. 각 트랜지스터(T1, T2, T3)는 게이트 전극, 제1 전극 및 제2 전극을 각각 포함하며, 반도체층을 포함하여 게이트 전극의 전압에 따라서 반도체층으로 전류가 흐르거나 차단된다. 여기서, 제1 전극과 제2 전극은 각 트랜지스터(T1, T2, T3)에 인가되는 전압에 따라서 두 전극 중 하나가 소스 전극이고 다른 하나가 드레인 전극일 수 있다.
구동 트랜지스터(T1)의 게이트 전극은 유지 커패시터(Cst)의 일단과 연결되어 있으며, 입력 트랜지스터(T2)의 제2 전극(출력측 전극)과도 연결되어 있다. 또한, 구동 트랜지스터(T1)의 제1 전극은 구동 전압(ELVDD)을 전달하는 구동 전압선(172)과 연결되어 있고, 구동 트랜지스터(T1)의 제2 전극은 발광 다이오드(EDa, EDb, EDc)의 애노드 및 유지 커패시터(Cst)의 타단과 연결되어 있다. 구동 트랜지스터(T1)는 입력 트랜지스터(T2)의 스위칭 동작에 따라 데이터 전압(DVa, DVb, DVc)을 게이트 전극으로 전달받으며, 게이트 전극의 전압에 따라 발광 다이오드(EDa, EDb, EDc)에 구동 전류를 공급할 수 있다. 이 때, 유지 커패시터(Cst)는 구동 트랜지스터(T1)의 게이트 전극의 전압을 저장하고 유지한다.
입력 트랜지스터(T2)의 게이트 전극은 제1 스캔 신호(SC)를 전달하는 제1 스캔선(151)과 연결되어 있다. 입력 트랜지스터(T2)의 제1 전극은 데이터 전압(DVa, DVb, DVc)을 전달할 수 있는 데이터선과 연결되어 있고, 입력 트랜지스터(T2)의 제2 전극은 유지 커패시터(Cst)의 일단 및 구동 트랜지스터(T1)의 게이트 전극과 연결되어 있다. 복수의 데이터선(171a, 171b, 171c)은 서로 다른 데이터 전압(DVa, DVb, DVc)을 각각 전달하며, 각 화소(PXa, PXb, PXc)의 입력 트랜지스터(T2)는 서로 다른 데이터선에 연결되어 있다. 그러므로, 각 화소(PXa, PXb, PXc)의 입력 트랜지스터(T2)의 게이트 전극은 동일한 제1 스캔선(151)에 연결되어 동일한 타이밍의 제1 스캔 신호(SC)를 입력받을 수 있다. 동일한 타이밍의 제1 스캔 신호(SC)에 의하여 각 화소(PXa, PXb, PXc)의 입력 트랜지스터(T2)는 동시에 턴 온되어 데이터 전압(DVa, DVb, DVc)을 각 화소(PXa, PXb, PXc)의 구동 트랜지스터(T1)의 게이트 전극 및 유지 커패시터(Cst)의 일단으로 전달할 수 있다.
초기화 트랜지스터(T3)의 게이트 전극은 제1 스캔 신호(SC)를 전달하는 제1 스캔선(151)과 연결되어 있다. 초기화 트랜지스터(T3)의 제1 전극은 유지 커패시터(Cst)의 타단, 구동 트랜지스터(T1)의 제2 전극, 및 발광 다이오드(EDa, EDb, EDc)의 애노드와 연결되어 있고, 초기화 트랜지스터(T3)의 제2 전극은 초기화 전압(VINT)을 전달하는 초기화 전압선(173)과 연결되어 있다. 여기서, 초기화 전압선(173)은 초기화 전압(VINT)을 인가하기 전에 발광 다이오드(EDa, EDb, EDc)의 애노드의 전압을 감지하는 동작을 수행하여 감지 배선(SL)으로의 역할도 수행할 수 있다. 감지 동작을 통하여 애노드의 전압이 타겟 전압으로 유지되고 있는지 확인할 수 있다. 감지 동작과 초기화 전압(VINT)을 전달하는 초기화 동작은 시간적으로 구분되어 진행될 수 있으며, 감지 동작이 수행된 후 초기화 동작이 수행된다.
초기화 트랜지스터(T3)는 제1 스캔 신호(SC)에 따라 입력 트랜지스터(T2)와 함께 턴 온되며, 감지 동작을 수행한 후 종국적으로 초기화 전압(VINT)을 발광 다이오드(EDa, EDb, EDc)의 애노드 및 유지 커패시터(Cst)의 타단에 전달하여 발광 다이오드(EDa, EDb, EDc)의 애노드의 전압을 초기화시킨다. 실시예에 따라서는 감지 동작을 생략하거나 복수의 프레임마다 감지 동작을 수행할 수도 있다.
유지 커패시터(Cst)의 일단은 구동 트랜지스터(T1)의 게이트 전극 및 입력 트랜지스터(T2)의 제2 전극과 연결되어 있고, 타단은 초기화 트랜지스터(T3)의 제1 전극 및 발광 다이오드(EDa, EDb, EDc)의 애노드와 연결되어 있다. 도 1에서는 유지 커패시터(Cst)의 일단 및 타단에 도면 부호를 도시하고 있으며, 이는 도 2에서 어느 부분이 유지 커패시터(Cst)에 대응하는지 명확하게 나타내기 위하여 도시한 것이다. 간략하게 살펴보면, 유지 커패시터(Cst)의 일단은 구동 트랜지스터(T1)의 게이트 전극(155)과 이와 연결된 반도체층의 확장부(134)이며, 유지 커패시터(Cst)의 타단은 하부 유지 전극(125)에 위치한다. 유지 커패시터(Cst)의 주된 부분은 반도체층의 확장부(134), 하부 유지 전극(125), 및 이들 사이의 절연막에 형성될 수 있다.
발광 다이오드(EDa, EDb, EDc)의 캐소드는 공통 전압(ELVSS)을 전달하는 공통 전압선(174)과 연결되어 있다. 발광 다이오드(EDa, EDb, EDc)는 구동 트랜지스터(T1)의 출력 전류에 따라 빛을 방출하여 계조를 표시한다.
또한, 발광 다이오드(EDa, EDb, EDc)의 양단에는 발광부 커패시터(Cleda, Cledb, Cledc)가 형성되어 있어 발광 다이오드(EDa, EDb, EDc)의 양단 전압이 일정하게 유지될 수 있도록 하여 발광 다이오드(EDa, EDb, EDc)가 일정한 휘도를 표시할 수 있도록 한다.
이하에서는 도 1과 같은 회로를 가지는 화소의 동작에 대하여 간단하게 살펴본다.
도 1에서는 각 트랜지스터(T1, T2, T3)가 N형 트랜지스터인 실시예이며, 하이 레벨의 전압이 게이트 전극으로 인가되면 턴 온되는 특징을 가진다. 하지만, 실시예에 따라서는 각 트랜지스터(T1, T2, T3)가 P형 트랜지스터 일 수 있다.
발광 구간이 종료하면서 한 프레임이 시작된다. 그 후, 하이 레벨의 제1 스캔 신호(SC)가 공급되어 입력 트랜지스터(T2) 및 초기화 트랜지스터(T3)가 턴 온된다.
입력 트랜지스터(T2)가 턴 온 되면서 기입 동작이 수행된다. 즉, 턴온된 입력 트랜지스터(T2)를 통해 데이터선으로부터의 데이터 전압(DVa, DVb, DVc)이 구동 트랜지스터(T1)의 게이트 전극 및 유지 커패시터(Cst)의 일단으로 입력되고 저장된다.
한편, 초기화 트랜지스터(T3)가 턴 온 되면서 감지 동작 및 초기화 동작이 수행될 수 있다. 먼저 감지 동작을 통하여 발광 다이오드(EDa, EDb, EDc)의 애노드의 타단의 전압이 타겟 전압값을 가지고 있는지 초기화 전압선(173)을 통하여 감지한다. 그 후, 초기화 전압선(173)에 초기화 전압(VINT)을 전달하여 유지 커패시터(Cst)의 타단, 구동 트랜지스터(T1)의 제2 전극 및 발광 다이오드(EDa, EDb, EDc)의 애노드의 전압이 초기화 전압(VINT)으로 변경되도록 하여 초기화를 수행한다.
유지 커패시터(Cst)의 양단에는 각각 데이터 전압(DVa, DVb, DVc)과 초기화 전압(VINT)이 인가된다. 초기화 트랜지스터(T3)가 턴 온되어 있는 상태에서는 구동 트랜지스터(T1)에서 출력 전류가 생성되더라도 초기화 트랜지스터(T3) 및 초기화 전압선(173)을 통하여 외부로 출력될 수 있어 발광 다이오드(EDa, EDb, EDc)로 입력되지 않을 수 있다. 또한, 실시예에 따라서는 하이 레벨의 제1 스캔 신호(SC)가 공급되는 기입 구간 동안 구동 전압(ELVDD)을 로우 레벨의 전압으로 인가하거나, 공통 전압(ELVSS)을 하이 레벨의 전압으로 인가하여 발광 다이오드(EDa, EDb, EDc)에 전류가 흐르지 않도록 할 수 있다.
그 후, 제1 스캔 신호(SC)가 로우 레벨로 변경되면, 정상적인 하이 레벨의 구동 전압(ELVDD) 및 로우 레벨의 공통 전압(ELVSS)이 화소로 인가되고 있으므로, 유지 커패시터(Cst)에 저장된 구동 트랜지스터(T1)의 게이트 전압에 의하여 구동 트랜지스터(T1)가 출력 전류를 생성하고 출력 전류가 발광 다이오드(EDa, EDb, EDc)로 흘러 발광하는 발광 구간이 진행된다.
이하에서는 도 2 및 도 3을 통하여 일 실시예에 의한 발광 표시 장치의 화소 구조를 구체적으로 살펴본다.
도 2는 일 실시예에 의한 발광 표시 장치의 일부를 도시한 평면도이고, 도 3은 도 2의 III-III선을 따라 나타낸 일 실시예에 의한 발광 표시 장치의 단면도이다.
하나의 화소는 발광 다이오드(EDa, EDb, EDc)와 화소 회로부를 포함할 수 있으며, 화소 회로부는 도 1의 복수의 트랜지스터(T1, T2, T3) 및 유지 커패시터(Cst)를 포함할 수 있다. 또한, 도 1의 실시예에 따른 화소는 발광부 커패시터(Cleda, Cledb, Cledc)도 포함한다. 이러한 화소 중 도 2 및 도 3에서는 복수의 트랜지스터(T1, T2, T3) 및 유지 커패시터(Cst)를 포함하는 화소 회로부와 발광 다이오드(EDa, EDb, EDc) 중 애노드까지만 도시하였다.
먼저, 도 3을 참고하여 발광 표시 장치의 적층 구조를 개략적으로 살펴본다.
일 실시예에 의한 발광 표시 장치는 기판(110)을 포함할 수 있다. 기판(110)은 유리, 플라스틱 등의 절연 물질을 포함할 수 있고, 유연성(flexibility)을 가질 수 있다.
기판(110)의 위에는 제1 도전층, 제1 절연층(120), 반도체층, 제2 절연층(140), 제2 도전층, 제3 절연층(160), 제3 도전층, 및 제4 절연층(350)이 순차적으로 형성되어 있다. 여기서, 제1 절연층(120) 및 제2 절연층(140)은 무기 절연 물질을 포함하는 무기 절연층일 수 있으며, 제3 절연층(160), 및 제4 절연층(350)은 유기 절연 물질을 포함하는 유기 절연층일 수 있다. 실시예에 따라서 각 절연층은 복수의 층으로 형성될 수 있으며, 실시예에 따라서는 제1 절연층(120) 및 제2 절연층(140)은 유기 절연층이거나, 제3 절연층(160)이 무기 절연층일 수도 있다. 여기서 무기 절연 물질로는 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiON) 등을 포함할 수 있으며, 유기 절연 물질로는 폴리이미드, 아크릴계 폴리머, 실록산계 폴리머 등을 포함할 수 있다. 또한, 제1 도전층, 제2 도전층 및 제3 도전층은 구리(Cu), 알루미늄(Al), 마그네슘(Mg), 은(Ag), 금(Au), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 크롬(Cr), 탄탈륨(Ta), 이들의 합금 등 금속 중 적어도 하나를 포함할 수 있다. 제1 도전층, 제2 도전층 및 제3 도전층 각각은 단일층 또는 다중층으로 이루어질 수 있다. 예를 들어, 티타늄을 포함하는 하부층과 구리를 포함하는 상부층을 포함하는 다중층 구조를 가질 수 있다. 실시예에 따라서는 투명 도전 물질을 포함할 수도 있다. 한편, 반도체층은 비정질 규소, 다결정 규소, 또는 산화물 반도체 등의 반도체 물질을 포함할 수 있다. 본 실시예에서는 산화물 반도체를 포함하는 반도체층을 중심으로 설명한다.
제1 스캔선(151)은 제2 도전층에 제1 방향(이하 가로 방향이라고도 함)으로 연장되어 있는 구조를 가지며, 3개의 화소행마다 하나씩 형성되어 있다. 제1 스캔선(151)은 오프닝을 통하여 제3 도전층에 위치하는 연결부(156e)와 전기적으로 연결되는 구조를 가지며, 연결부(156e)는 오프닝을 통하여 게이트 전극(156)과 전기적으로 연결되어 있다. 제1 스캔선(151)은 전기적으로 연결된 게이트 전극(156)을 통하여, 하나의 제1 스캔선(151)으로 3개의 화소행에 포함되는 입력 트랜지스터(T2) 및 초기화 트랜지스터(T3)를 제어한다.
데이터선(171a, 171b, 171c)은 제1 도전층에 제1 방향(가로 방향)에 수직하는 제2 방향(이하 세로 방향이라고도 함)으로 연장되어 있으며, 하나의 화소 열에 3개의 데이터선(171a, 171b, 171c)이 형성되어 있다. 제1 화소(PXa)와 전기적으로 연결되는 제1 데이터선(171a)은 제3 도전층에 위치하는 연결부(194) 및 오프닝을 통하여 제2 반도체(132)와 전기적으로 연결되어 있다. 한편, 제2 화소(PXb) 및 제3 화소(PXc)와 각각 전기적으로 연결되는 제2 데이터선(171b) 및 제3 데이터선(171c)은 추가 연결부(Et2b, Et2c)를 더 포함하여 제2 반도체(132)와 전기적으로 연결된다. 즉, 데이터선(171b, 171c)은 제3 도전층에 위치하는 연결부(194) 및 오프닝을 통하여 추가 연결부(Et2b, Et2c)와 각각 연결되고, 추가 연결부(Et2b, Et2c)는 연결부(195) 및 오프닝을 통하여 각각 제2 반도체(132)와 전기적으로 연결되어 있다.
이와 같은 구조를 통하여 하나의 열에 위치하는 인접하는 3개의 화소(PXa, PXb, PXc)에는 하나의 제1 스캔선(151)과만 연결되더라도 서로 다른 데이터선(171a, 171b, 171c)을 통하여 서로 다른 데이터 전압(DVa, DVb, DVc)을 인가받을 수 있다. 그 결과 각 화소(PXa, PXb, PXc)에 속하는 각 발광 다이오드(EDa, EDb, EDc)가 서로 다른 휘도를 표시할 수 있다.
구동 전압(ELVDD)을 전달하는 구동 전압선(172)은 제1 구동 전압선(172v), 제1 보조 구동 전압선(172v-1), 및 제2 구동 전압선(172h)을 포함한다. 제1 구동 전압선(172v)은 제1 도전층에 위치하며 제2 방향(세로 방향)으로 연장되어 있다. 제1 보조 구동 전압선(172v-1)은 제2 도전층에 위치하며 복수개가 제2 방향으로 길게 형성되어 있다. 제1 보조 구동 전압선(172v-1)은 오프닝 및 연결부(197)를 통하여 제1 구동 전압선(172v)과 전기적으로 연결되어 구동 전압(ELVDD)이 이중층(제1 구동 전압선(172v) 및 제1 보조 구동 전압선(172v-1))을 통하여 전달된다. 한편, 제2 구동 전압선(172h)은 제3 도전층에 위치하며 제1 방향(가로 방향)으로 연장되어 있다. 제2 구동 전압선(172h)은 오프닝을 통하여 제1 구동 전압선(172v)과 전기적으로 연결되어 구동 전압(ELVDD)이 가로 방향으로도 전달되도록 한다. 본 실시예에서는 제2 구동 전압선(172h)과 제1 구동 전압선(172v)을 연결하는 오프닝 및 연결부(193)는 제3 화소(PXc)에서 제1 구동 전압선(172v)과 제1 반도체(131)를 연결하는 오프닝 및 연결부(193)와 동일하다. 이상과 같은 구동 전압선(172)의 구조에 의하면, 배선의 저항이 낮아지는 효과가 있어, 발광 표시 장치 전체적으로 구동 전압(ELVDD)의 전압 레벨이 낮아지지 않는다. 한편, 실시예에 따라서는 제1 보조 구동 전압선(172v-1)이 생략될 수도 있다.
초기화 전압(VINT)을 전달하는 초기화 전압선(173)은 제1 도전층에 위치하며 제2 방향(세로 방향)으로 연장되어 있다. 본 실시예에 따른 초기화 전압선(173)은 추가적으로 제1 보조 초기화 전압선(173-1)을 더 포함한다. 제1 보조 초기화 전압선(173-1)은 제2 도전층에 위치하며, 복수개가 제2 방향으로 길게 형성되어 있다. 제1 보조 초기화 전압선(173-1)은 오프닝 및 연결부(199)를 통하여 초기화 전압선(173)과 전기적으로 연결되어 초기화 전압(VINT)이 이중층(초기화 전압선(173) 및 제1 보조 초기화 전압선(173-1))을 통하여 전달되어 배선의 저항이 낮아지는 효과가 있다. 한편, 제1 보조 초기화 전압선(173-1)은 제1 방향으로 연장되어 있는 연결부(173-1e)를 포함하며, 연결부(173-1e)를 통하여 제3 트랜지스터(T3)의 제3 반도체(133)와 전기적으로 연결된다.
발광 다이오드(EDa, EDb, EDc)의 캐소드에 공통 전압(ELVSS)을 전달하는 공통 전압선(174)은 제1 공통 전압선(174v), 제1 보조 공통 전압선(174v-1), 및 제2 공통 전압선(174h)을 포함한다. 제1 공통 전압선(174v)은 제1 도전층에 위치하며 제2 방향(세로 방향)으로 연장되어 있다. 제1 보조 공통 전압선(174v-1)은 제2 도전층에 위치하며 복수개가 제2 방향으로 길게 형성되어 있다. 제1 보조 공통 전압선(174v-1)은 오프닝 및 연결부(198)를 통하여 제1 공통 전압선(174v)과 전기적으로 연결되어 공통 전압(ELVSS)이 이중층(제1 공통 전압선(174v) 및 제1 보조 공통 전압선(174v-1))을 통하여 전달된다. 한편, 제2 공통 전압선(174h)은 제3 도전층에 위치하며 제1 방향(가로 방향)으로 연장되어 있다. 제2 공통 전압선(174h)은 제2 방향으로 연장되어 있는 연결부(174he)를 더 포함한다. 제2 공통 전압선(174h)의 연결부(174he)는 제2 방향으로 연장된 후 확장되어 있는 확장부를 더 포함한다. 확장부는 제4 절연층(350)에 형성되는 오프닝(352)에 의하여 캐소드와 전기적으로 연결되는 부분이다. 제2 공통 전압선(174h)은 오프닝을 통하여 제1 공통 전압선(174v)과 전기적으로 연결되어 공통 전압(ELVSS)이 가로 방향으로도 전달되도록 한다. 본 실시예에서는 제2 공통 전압선(174h)과 제1 공통 전압선(174v)을 연결하는 오프닝은 연결부(174he)에 위치하며, 또한, 제1 보조 공통 전압선(174v-1)와도 전기적으로 연결시키는 구조를 가진다. 이상과 같은 공통 전압선(174)의 구조에 의하면, 배선의 저항이 낮아지는 효과가 있어, 발광 표시 장치 전체적으로 공통 전압(ELVSS)의 전압 레벨이 낮아지지 않는다. 한편, 실시예에 따라서는 제1 보조 공통 전압선(174v-1)이 생략될 수도 있다.
복수의 트랜지스터(T1, T2, T3)는 동일한 적층 구조를 가지며, 제2 도전층에 위치하는 게이트 전극과 반도체층에 위치하는 채널, 채널의 양측에 위치하는 제1 영역 및 제2 영역을 포함한다. 여기서, 반도체층에 위치하는 제1 영역 및 제2 영역은 도 1의 제1 전극 및 제2 전극에 대응할 수 있다.
구체적으로 각 트랜지스터에 대하여 살펴보면 아래와 같다.
구동 트랜지스터(T1)는 제1 절연층(120)위에 위치하는 제1 반도체(131)에 채널, 제1 영역, 제2 영역을 가지며, 제1 영역 및 제2 영역은 도핑되어 도체와 동일 또는 유사한 도전 특성을 가진다. 제1 반도체(131)의 제1 영역은 오프닝 및 연결부(193)를 통하여 제1 구동 전압선(172v)과 전기적으로 연결되어 구동 전압(ELVDD)을 인가받는다. 제1 반도체(131)의 제2 영역은 제3 반도체(133)의 제1 영역과 직접 연결되어 있다. 또한, 제1 반도체(131)의 제2 영역은 오프닝을 통하여 제3 도전층에 위치하는 애노드(191a, 191b, 191c), 및 제1 도전층에 위치하는 하부 유지 전극(125)과 전기적으로 연결되어 있다. 제1 반도체(131)는 제2 절연층(140)에 의하여 덮여 있으며, 제2 절연층(140)의 위에는 게이트 전극(155)이 형성되어 있다. 평면도상 게이트 전극(155)과 중첩하는 제1 반도체(131)에는 채널이 형성되며 채널은 게이트 전극(155)에 의하여 가려져 도핑되지 않는다. 게이트 전극(155)은 오프닝(o) 및 제1 연결 부재 (192a, 192b, 192c)를 통하여 제2 반도체(132)의 확장부(134)와 전기적으로 연결되어 있다. 여기서, 제1 연결 부재 (192a, 192b, 192c)는 제3 도전층에 위치한다.
입력 트랜지스터(T2)는 제1 절연층(120)위에 위치하는 제2 반도체(132)에 채널, 제1 영역, 제2 영역을 가지며, 제1 영역 및 제2 영역은 도핑되어 도체와 동일 또는 유사한 도전 특성을 가진다. 제2 반도체(132)의 제1 영역은 오프닝, 연결부(194, 195), 및 추가 연결부(Et2b, Et2c)를 통하여 데이터선(171a, 171b, 171c)과 전기적으로 연결되어 데이터 전압(DVa, DVb, DVc)을 인가 받는다. 제2 반도체(132)의 제2 영역은 면적이 확장되어 있는 확장부(134)와 직접 연결되어 있으며, 확장부(134)를 통하여 구동 트랜지스터(T1)의 게이트 전극(155)과 전기적으로 연결되어 있다. 제2 반도체(132)는 제2 절연층(140)에 의하여 덮여 있으며, 제2 절연층(140)의 위에는 게이트 전극(156)이 형성되어 있다. 평면도상 게이트 전극(156)과 중첩하는 제2 반도체(132)에는 채널이 형성되며 채널은 게이트 전극(156)에 의하여 가려져 도핑되지 않는다. 게이트 전극(156)은 연장되어 초기화 트랜지스터(T3)의 게이트 전극과 직접 연결되며, 오프닝 및 연결부(156e)를 통하여 제1 스캔선(151)과 연결되어 있다. 또한, 게이트 전극(156)은 연장되어 인접하는 화소의 입력 트랜지스터(T2)의 게이트 전극 및 초기화 트랜지스터(T3)의 게이트 전극과도 직접 연결되어 있다.
초기화 트랜지스터(T3)는 제1 절연층(120)위에 위치하는 제3 반도체(133)에 채널, 제1 영역, 제2 영역을 가지며, 제1 영역 및 제2 영역은 도핑되어 도체와 동일 또는 유사한 도전 특성을 가진다. 제3 반도체(133)의 제1 영역은 오프닝을 통하여 제3 도전층에 위치하는 애노드(191a, 191b, 191c), 및 제1 도전층에 위치하는 하부 유지 전극(125)과 전기적으로 연결되어 있다. 또한, 제3 반도체(133)의 제1 영역은 연장되어 제1 반도체(131)의 제2 영역과 직접 연결되어 있다. 제3 반도체(133)의 제2 영역은 오프닝 및 연결부(196)를 통하여 제1 보조 초기화 전압선(173-1)의 연결부(173-1e)와 연결되어 초기화 전압(VINT)을 인가 받는다. 제3 반도체(133)는 제2 절연층(140)에 의하여 덮여 있으며, 제2 절연층(140)의 위에는 게이트 전극(156)이 형성되어 있다. 평면도상 게이트 전극(156)과 중첩하는 제3 반도체(133)에는 채널이 형성되며 채널은 게이트 전극(156)에 의하여 가려져 도핑되지 않는다. 게이트 전극(156)은 연장되어 입력 트랜지스터(T2)의 게이트 전극과 직접 연결되며, 오프닝 및 연결부(156e)를 통하여 제1 스캔선(151)과 연결되어 있다. 또한, 게이트 전극(156)은 연장되어 인접하는 화소의 입력 트랜지스터(T2)의 게이트 전극 및 초기화 트랜지스터(T3)의 게이트 전극과도 직접 연결되어 있다.
유지 커패시터(Cst)는 제1 도전층에 위치하는 하부 유지 전극(125), 그 위에 위치하는 제1 절연층(120) 및 반도체층에 위치하는 제2 반도체(132)의 확장부(134)로 이루어진다. 여기서, 제2 반도체(132)의 확장부(134)는 도핑되어 도체와 동일 유사한 도전 특성을 가진다. 하부 유지 전극(125)은 오프닝을 통하여 제3 도전층에 위치하는 애노드(191a, 191b, 191c), 제1 반도체(131)의 제2 영역, 및 제3 반도체(133)의 제1 영역과 전기적으로 연결되어 있다. 한편, 제2 반도체(132)의 확장부(134)는 오프닝을 통하여 구동 트랜지스터(T1)의 게이트 전극(155)과 전기적으로 연결되어 있으며, 입력 트랜지스터(T2)의 제2 영역과 직접 연결되어 있다. 평면도 상 하부 유지 전극(125)과 확장부(134)가 중첩하는 영역에서 유지 커패시터(Cst)가 형성되며, 추가적으로 구동 트랜지스터(T1)의 게이트 전극(155)과 하부 유지 전극(125)이 평면상으로 중첩하는 영역에서도 추가 유지 커패시터(Cst)가 형성될 수 있다.
애노드(191a, 191b, 191c)는 제3 절연층(160)위에 위치하는 제3 도전층에 형성되어 있다. 여기서 제3 절연층(160)은 유기 절연막일 수 있지만, 일정 두께 이상을 가지도록 두껍게 형성된 무기 절연막을 사용할 수도 있다. 애노드(191a, 191b, 191c)는 구동 트랜지스터(T1) 및 초기화 트랜지스터(T3)와 연결되기 위하여 돌출되어 있는 연결부를 가진다. 애노드(191a, 191b, 191c)의 크기는 발광층의 효율에 따라서 다양할 수 있으며, 모양 및 배치도 도 2와 달리 다양할 수 있다.
애노드(191a, 191b, 191c)의 위에 위치하는 제4 절연층(350)은 각 애노드(191a, 191b, 191c)를 노출시키는 오프닝(351a, 351b, 351c)을 가진다. 오프닝(351a, 351b, 351c)으로 노출된 애노드(191a, 191b, 191c)위에는 발광층(도시하지 않음)이 위치한다. 실시예에 따라서 발광층은 오프닝(351a, 351b, 351c) 내에만 형성될 수도 있지만, 본 실시예에서의 발광층(도 14의 370 참고)은 노출된 애노드(191a, 191b, 191c) 및 제4 절연층(350)의 위에도 형성되어 있다. 캐소드(도시하지 않음)는 발광층 및 제4 절연층(350)의 위에 형성되어 있다.
도 2 및 도 3에서 반도체층, 복수의 도전층을 연결하는 연결부(제1 연결 부재 (192a, 192b, 192c)포함)는 제3 도전층에 형성되어 있다. 또한, 제3 도전층에는 애노드(191a, 191b, 191c)도 형성되어 있어 인접하는 화소의 애노드(191a, 191b, 191c)와 연결부(제1 연결 부재 (192a, 192b, 192c)포함)가 근접하게 위치하면서 서로 간섭이 발생될 우려가 있다. 특히, 연결부 중 제1 연결 부재 (192a, 192b, 192c)는 구동 트랜지스터(T1)를 제어하는 게이트 전극(155)과 연결되어 있어 인접하는 화소의 애노드(191a, 191b, 191c)와 간섭하는 경우 구동 트랜지스터(T1)가 타겟 출력 전류를 생성하지 못하는 문제가 발생할 수 있다. (도 17 참고)
하지만, 본 실시예에서는 이러한 문제가 발생되지 않는다. 즉, 도 2 및 도 3에서는 제3 도전층에 구동 전압(ELVDD)을 전달하는 제2 구동 전압선(172h) 및 공통 전압(ELVSS)을 전달하는 제2 공통 전압선(174h)도 형성되어 있으며, 인접하는 화소의 애노드(191a, 191b, 191c)와 제1 연결 부재 (192a, 192b, 192c)의 사이에 제1 방향으로 형성되어 있다. 그러므로, 인접하는 화소의 애노드(191a, 191b, 191c)와 제1 연결 부재 (192a, 192b, 192c)는 서로 간섭되지 않는다.
즉, 도 2 및 도 3에 의하면, 제2 구동 전압선(172h)은 제2 애노드(191b)와 제3 화소(PXc)의 제1 연결부재(192c)의 사이에 위치한다. 제2 구동 전압선(172h), 제2 애노드(191b), 및 제1 연결부재(192c)가 모두 제3 도전층에 위치하고 있지만, 구동 전압(ELVDD)이 일정하게 인가되는 제2 구동 전압선(172h)으로 인하여 제2 애노드(191b)와 제1 연결부재(192c)는 서로 간섭하지 않는다.
또한, 도 2 및 도 3에 의하면, 제2 공통 전압선(174h)은 제1 애노드(191a)와 제2 화소(PXb)의 제1 연결부재(192b)의 사이에 위치한다. 제2 공통 전압선(174h), 제1 애노드(191a), 및 제1 연결부재(192b)가 모두 제3 도전층에 위치하고 있지만, 공통 전압(ELVSS)이 일정하게 인가되는 제2 공통 전압선(174h)으로 인하여 제1 애노드(191a)와 제1 연결부재(192b)는 서로 간섭하지 않는다.
도 2 및 도 3에 의하면 제2 공통 전압선(174h)이 제1 화소(PXa)와 제2 화소(PXb)의 사이, 즉, 1 애노드(191a)와 제2 화소(PXb)의 제1 연결부재(192b)의 사이에 위치하지만, 실시예에 따라서는 제2 공통 전압선(174h)대신 제2 구동 전압선(172h)이 위치할 수도 있다.
또한, 도 2 및 도 3에 의하면 제2 구동 전압선(172h)이 제2 화소(PXb)와 제3 화소(PXc)의 사이, 즉, 제2 애노드(191b)와 제3 화소(PXc)의 제1 연결부재(192c)의 사이에 위치하지만, 실시예에 따라서는 제2 구동 전압선(172h)대신 제2 공통 전압선(174h)이 위치할 수도 있다.
도 3을 참고하면, 본 실시예에서 형성되는 오프닝은 하나의 오프닝을 통하여 두 도전층을 노출시키고, 하나의 연결부로 전기적으로 연결하는 구조를 가진다. 이 때, 두 도전층 중 적어도 하나의 도전층은 측면이 노출되어 연결부와 도전층의 측면이 직접 접촉하는 구조를 가질 수 있다. 즉, 제2 반도체(132)의 확장부(134) 및 게이트 전극(155)은 오프닝(o)에 의하여 노출되어 있으며, 게이트 전극(155)은 측면이 노출되어 있다. 노출된 확장부(134)의 상부면 및 게이트 전극(155)의 측면(실시예에 따라서는 상부면도 포함할 수 있음)에 제1 연결 부재 (192b, 192c)가 형성되어 서로 전기적으로 연결되어 있는 구조를 가질 수 있다. 이러한 연결 구조를 사이드 컨택 연결 방식이라고도 할 수 있다. 이러한 사이드 컨택 연결 방식은 형성하는 오프닝 수를 줄일 수 있어 연결을 위하여 차지하는 면적이 감소되는 장점을 가진다. 본 실시예에서는 도 3에서 도시하고 있는 부분 외에 다양한 오프닝 및 연결부에서 사이드 컨택 연결 방식이 사용되고 있다.
이하에서는 도 4 내지 도 13을 통하여 도 2 및 도 3의 실시예에 따른 발광 표시 장치를 제조 공정에 따라 순차적으로 설명한다.
도 4 내지 도 13은 일 실시예에 의한 발광 표시 장치의 제조 순서에 따라 순차적으로 도시한 평면도 및 단면도이다.
도 4 및 도 5를 참고하면, 기판(110) 위에는 제1 도전층으로 데이터선(171a, 171b, 171c), 제1 구동 전압선(172v), 초기화 전압선(173), 제1 공통 전압선(174v), 및 하부 유지 전극(125)이 형성되어 있다. 제1 도전층을 형성하기 위하여 제1 마스크를 사용할 수 있다.
데이터선(171a, 171b, 171c), 제1 구동 전압선(172v), 초기화 전압선(173), 제1 공통 전압선(174v)이 제2 방향(세로 방향)으로 연장되어 있다. 하부 유지 전극(125)은 섬형 구조를 가지며 복수개 형성되어 있으며, 하나의 화소(PXa, PXb, PXc)에 하나씩 형성되어 있다. 하부 유지 전극(125)의 우측에는 데이터선(171a, 171b, 171c), 초기화 전압선(173) 및 제1 공통 전압선(174v)이 위치하며, 하부 유지 전극(125)의 좌측에는 제1 구동 전압선(172v), 및 제1 공통 전압선(174v)이 위치한다. 제1 데이터선(171a), 제2 데이터선(171b) 및 제3 데이터선(171c)은 제1 방향(가로 방향)으로 인접하여 위치하며 서로 전기적으로 절연되어 있다. 제1 공통 전압선(174v)은 화소(PXa, PXb, PXc)의 양측에 배치되어 있다.
도 6 및 도 7을 참고하면, 제1 도전층의 위에는 제1 절연층(120)이 위치하고, 제1 절연층(120)의 위에는 반도체층이 형성되어 있다. 반도체층은 제1 반도체(131), 제2 반도체(132), 제3 반도체(133), 및 확장부(134)를 포함한다. 제1 반도체(131) 및 제3 반도체(133)는 일체로 형성되어 있으며, 제2 반도체(132) 및 확장부(134)도 일체로 형성되어 있다. 반도체층을 형성하기 위하여 제2 마스크를 사용할 수 있다.
도 8 및 도 9를 참고하면, 반도체층의 위에는 제2 절연층(140)이 위치하고, 제2 절연층(140)의 위에는 제2 도전층이 형성되어 있다. 제2 도전층은 제1 스캔선(151), 게이트 전극(155, 156), 제1 보조 구동 전압선(172v-1), 제1 보조 초기화 전압선(173-1), 제1 보조 공통 전압선(174v-1), 및 추가 연결부(Et2b, Et2c)를 포함한다. 제2 도전층을 형성하기 위하여 제3 마스크를 사용할 수 있다.
제1 스캔선(151)은 제1 방향(가로 방향)으로 연장되어 있으며, 인접하는 제1 스캔선(151)의 사이에 게이트 전극(155, 156), 제1 보조 구동 전압선(172v-1), 제1 보조 초기화 전압선(173-1), 제1 보조 공통 전압선(174v-1), 및 추가 연결부(Et2b, Et2c)가 형성되어 있다.
게이트 전극(155, 156)은 구동 트랜지스터(T1)의 게이트 전극(155)과 입력 트랜지스터(T2) 및 초기화 트랜지스터(T3)의 게이트 전극(156)을 포함한다. 구동 트랜지스터(T1)의 게이트 전극(155)은 제1 반도체(131)와 교차하는 구조를 가지며, 입력 트랜지스터(T2) 및 초기화 트랜지스터(T3)의 게이트 전극(156)은 제2 반도체(132) 및 제3 반도체(133)와 각각 교차하는 구조를 가진다.
제1 보조 구동 전압선(172v-1), 제1 보조 초기화 전압선(173-1), 및 제1 보조 공통 전압선(174v-1)은 제2 방향(세로 방향)으로 길게 형성되고, 각각 제1 도전층에 위치하는 제1 구동 전압선(172v), 초기화 전압선(173), 및 제1 공통 전압선(174v)과 전기적으로 연결되어 있다. 이 중 제1 보조 초기화 전압선(173-1)은 제1 방향(가로 방향)으로 연장되어 있는 연결부(173-1e)를 포함한다.
추가 연결부(Et2b, Et2c)는 제2 데이터선(171b)과 제3 데이터선(171c)이 제2 반도체(132)와 연결되도록 하는 역할을 한다. 3개의 데이터선(171a, 171b, 171c) 중 제2 반도체(132)와 인접하는 하나의 데이터선(171a)은 추가 연결부 없이 연결되지만, 나머지 두 개의 데이터선(171b, 171c)은 추가 연결부(Et2b, Et2c)를 이용하여 연결되는 구조를 가진다.
도 9를 참고하면, 화살표가 도시되어 있으며, 이는 도핑 공정을 도시하고 있다. 즉, 제2 도전층을 형성한 후 도핑 공정을 수행하여, 제2 도전층에 의해 가려진 반도체층은 도핑되지 않고, 제2 도전층에 의해 덮여 있지 않은 반도체층의 부분은 도핑되어 도전체와 동일하거나 이에 준하는 도전 특성을 가질 수 있다. 즉, 제1 반도체(131)는 게이트 전극(155)과 중첩하는 부분을 제외하고 도핑되고, 제2 반도체(132) 및 제3 반도체(133)는 게이트 전극(156)과 중첩하는 부분을 제외하고 도핑된다. 반도체층 중 확장부(134)는 전체적으로 도핑되어 도전체와 동일하거나 이에 준하는 도전 특성을 가지게 된다.
도 10 및 도 11을 참고하면, 제2 도전층의 위에는 제3 절연층(160)이 위치하고, 제3 절연층(160)에는 오프닝(o)이 형성되어 하부의 제1 도전층, 반도체층, 및 제2 도전층이 노출된다. 이 때, 오프닝(o)은 제1 도전층, 반도체층, 또는 제2 도전층의 상부면을 노출시킬 수 있으며, 일부 노출된 제1 도전층, 반도체층, 또는 제2 도전층은 측면도 노출시킬 수 있다. 제3 절연층(160)에 오프닝(o)을 형성하기 위하여 제4 마스크를 사용할 수 있다.
도 12 및 도 13을 참고하면, 제3 절연층(160) 위에 제3 도전층이 형성된다. 제3 도전층은 애노드(191a, 191b, 191c), 제2 구동 전압선(172h), 제2 공통 전압선(174h), 제1 연결 부재 (192a, 192b, 192c), 및 다양한 연결부(156e, 193, 194, 195, 196, 197, 198, 199)를 포함한다. 제3 도전층을 형성하기 위하여 제5 마스크를 사용할 수 있다.
애노드(191a, 191b, 191c)는 섬형으로 형성되어 있으며, 구동 트랜지스터(T1) 및 초기화 트랜지스터(T3)와 연결되기 위하여 돌출되어 있는 연결부를 포함하며, 모양 및 크기는 다양할 수 있다.
제2 구동 전압선(172h)은 제1 방향(가로 방향)으로 연장되어 있으며, 연결부(193)와 일체로 형성되어 제1 구동 전압선(172v) 및 제1 반도체(131)와 전기적으로 연결되어 있다.
제2 공통 전압선(174h)은 제1 방향(가로 방향)으로 연장되어 있으며, 제2 방향으로 연장된 연결부(174he)를 포함한다. 연결부(174he) 확장되어 있는 확장부를 더 포함하며, 확장부를 통하여 캐소드와 전기적으로 연결된다.
제1 연결 부재 (192a, 192b, 192c)는 게이트 전극(155)과 제2 반도체(132)의 확장부(134)를 전기적으로 연결시킨다.
연결부(156e)는 게이트 전극(156)과 제1 스캔선(151)을 전기적으로 연결시킨다. 연결부(193)는 제1 구동 전압선(172v)과 제1 반도체(131)와 전기적으로 연결시키며, 일부 연결부193)은 제2 구동 전압선(172h)과 일체를 이룰 수 있다. 연결부(194, 195)는 데이터선(171a, 171b, 171c)과 제2 반도체(132)를 연결하는 것으로, 추가 연결부(Et2b, Et2c)를 사용하여 연결할 수도 있다. 연결부(196)는 제1 보조 초기화 전압선(173-1)의 연결부(173-1e)와 제3 반도체(133)를 전기적으로 연결시킨다. 연결부(197)는 제1 보조 구동 전압선(172v-1) 및 제1 구동 전압선(172v)을 전기적으로 연결시키며, 연결부(198)는 제1 보조 공통 전압선(174v-1) 및 제1 공통 전압선(174v)을 전기적으로 연결시키며, 연결부(199)는 제1 보조 초기화 전압선(173-1) 및 초기화 전압선(173)을 전기적으로 연결시킨다.
다시, 도 2 및 도 3을 참고하면, 제3 도전층의 위에는 제4 절연층(350)이 형성된다. 제4 절연층(350)은 대부분의 제3 도전층을 덮지만, 애노드(191a, 191b, 191c) 및 연결부(174he)의 확장부를 각각 노출시키는 오프닝(351a, 351b, 351c) 및 오프닝(352)이 형성되어 있다. 제4 절연층(350)에 오프닝(351a, 351b, 351c, 352)을 형성하기 위하여 제6 마스크를 사용할 수 있다.
오프닝(352)은 제2 공통 전압선(174h)에서 연장된 연결부(174he)의 일 부분인 확장부를 노출시켜 캐소드와 전기적으로 연결되도록 하여 캐소드에 공통 전압(ELVSS)이 인가될 수 있도록 한다.
오프닝(351a, 351b, 351c)으로 노출된 애노드(191a, 191b, 191c) 및 제4 절연층(350)의 위에는 발광층 및 캐소드가 형성되고, 애노드(191a, 191b, 191c), 발광층 및 캐소드는 발광 다이오드(EDa, EDb, EDc)를 구성한다. 발광층 및 캐소드는 전체적으로 형성되어 마스크를 사용하지 않을 수 있다.
발광 다이오드(EDa, EDb, EDc)의 상부에는 봉지층, 색변환층 또는 컬러 필터를 포함할 수 있는데, 이러한 구조에 대하여 도 14를 통하여 살펴본다.
도 14는 일 실시예에 의한 발광 표시 장치를 전체적으로 도시한 단면도이다.
도 14에서는 앞서 설명한 일실시예에 의한 발광 표시 장치의 구성 중 화소 회로부는 생략하였으며, 발광 다이오드(EDa, EDb, EDc)를 구성하는 애노드(191a, 191b, 191c)부터 개괄적으로 도시하고 있다.
도 14에 도시된 바와 같이, 기판(110) 위에는 각 화소(PXa, PXb, PXc)마다 애노드(191a, 191b, 191c)가 형성되어 있다. 기판(110)과 애노드(191a, 191b, 191c) 사이에 위치하는 복수의 트랜지스터 및 절연층 등의 화소 회로부 구조는 생략하으며, 예를 들면, 이들은 도 1 내지 도 3에 도시된 바와 같이 배치될 수 있다.
애노드(191a, 191b, 191c) 위에는 제4 절연층(350)이 위치하며, 제4 절연층(350)은 애노드(191a, 191b, 191c)의 일 부분을 노출시키는 오프닝(351)을 포함한다.
애노드(191a, 191b, 191c) 및 제4 절연층(350) 위에는 발광층(370)이 위치할 수 있으며, 본 실시예에서는 전영역에 걸쳐 발광층(370)이 위치한다. 이 때, 발광층(370)은 청색 광일 수 있는 제1 색 광을 방출하는 발광층일 수 있다. 실시예에 따라서는 발광층(370)이 각 화소의 오프닝(351)을 중심으로 서로 분리되어 형성될 수도 있으며, 이 때에는 각 화소의 발광층은 서로 다른 색의 광을 방출할 수도 있다. 발광층(370) 위에는 전체적으로 캐소드(270)가 위치할 수 있다.
캐소드(270) 위에는 복수의 절연층(381, 382, 383)을 포함하는 봉지층(380)이 위치할 수 있다. 절연층(381)과 절연층(383)은 무기 절연 물질을 포함할 수 있고, 절연층(381)과 절연층(383) 사이에 위치하는 절연층(382)은 유기 절연 물질을 포함할 수 있다.
봉지층(380) 위에는 충진제를 포함하는 충진층(390)이 위치할 수 있다. 충진층(390) 위에는 절연 물질을 포함하는 덮개층(400), 그리고 복수의 색변환층(430a, 430b) 및 투과층(430c)이 위치할 수 있다.
투과층(430c)은 입사되는 광을 통과시킬 수 있다. 즉, 투과층(430c)은 청색 광일 수 있는 제1 색 광을 투과시킬 수 있다. 투과층(430c)은 제1 색 광을 투과시키는 폴리머 물질을 포함할 수 있다. 투과층(430c)이 위치하는 영역은 청색을 방출하는 발광 영역에 해당할 수 있고, 투과층(430c)은 별도의 반도체 나노 결정을 포함하지 않고 입사된 제1 색 광을 그대로 통과시킬 수 있다.
색변환층(430a, 430b)은 서로 다른 반도체 나노 결정을 포함할 수 있다. 예를 들어, 색변환층(430a)으로 입사되는 제1 색 광은 색변환층(430b)이 포함하는 반도체 나노 결정에 의해 제2 색 광으로 변환되어 방출될 수 있다. 색변환층(430b)으로 입사되는 제1 색 광은 색변환층(430b)이 포함하는 반도체 나노 결정에 의해 제3 색 광으로 변환되어 방출될 수 있다.
반도체 나노 결정은 입사되는 제1 색 광을 제2 색 광 또는 제3 색 광으로 변환하는 형광체 및 양자점(quantum dot) 물질 중 적어도 어느 하나를 포함할 수 있다.
양자점의 코어는 II-VI족 화합물, III-V족 화합물, IV-VI족 화합물, IV족 원소, IV족 화합물 및 이들의 조합에서 선택될 수 있다.
II-VI족 화합물은 CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnO, HgS, HgSe, HgTe, MgSe, MgS 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; AgInS, CuInS, CdSeS, CdSeTe, CdSTe, ZnSeS, ZnSeTe, ZnSTe, HgSeS, HgSeTe, HgSTe, CdZnS, CdZnSe, CdZnTe, CdHgS, CdHgSe, CdHgTe, HgZnS, HgZnSe, HgZnTe, MgZnSe, MgZnS 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 HgZnTeS, CdZnSeS, CdZnSeTe, CdZnSTe, CdHgSeS, CdHgSeTe, CdHgSTe, HgZnSeS, HgZnSeTe, HgZnSTe 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다.
III-V족 화합물은 GaN, GaP, GaAs, GaSb, AlN, AlP, AlAs, AlSb, InN, InP, InAs, InSb 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; GaNP, GaNAs, GaNSb, GaPAs, GaPSb, AlNP, AlNAs, AlNSb, AlPAs, AlPSb, InGaP, InNP, InNAs, InNSb, InPAs, InPSb, GaAlNP 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 GaAlNAs, GaAlNSb, GaAlPAs, GaAlPSb, GaInNP, GaInNAs, GaInNSb, GaInPAs, GaInPSb, InAlNP, InAlNAs, InAlNSb, InAlPAs, InAlPSb 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다.
IV-VI족 화합물은 SnS, SnSe, SnTe, PbS, PbSe, PbTe 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; SnSeS, SnSeTe, SnSTe, PbSeS, PbSeTe, PbSTe, SnPbS, SnPbSe, SnPbTe 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 SnPbSSe, SnPbSeTe, SnPbSTe 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다. IV족 원소로는 Si, Ge 및 이들의 혼합물로 이루어진 군에서 선택될 수 있다. IV족 화합물로는 SiC, SiGe 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물일 수 있다.
이때, 이원소 화합물, 삼원소 화합물 또는 사원소 화합물은 균일한 농도로 입자 내에 존재하거나, 농도 분포가 부분적으로 다른 상태로 나누어져 동일 입자 내에 존재하는 것일 수 있다. 또한 하나의 양자점이 다른 양자점을 둘러싸는 코어/쉘 구조를 가질 수도 있다. 코어와 쉘의 계면은 쉘에 존재하는 원소의 농도가 중심으로 갈수록 낮아지는 농도 구배(gradient)를 가질 수 있다.
몇몇 실시예에서, 양자점은 전술한 나노 결정을 포함하는 코어 및 상기 코어를 둘러싸는 쉘을 포함하는 코어-쉘 구조를 가질 수 있다. 상기 양자점의 쉘은 상기 코어의 화학적 변성을 방지하여 반도체 특성을 유지하기 위한 보호층 역할 및/또는 양자점에 전기 영동 특성을 부여하기 위한 차징층(charging layer)의 역할을 수행할 수 있다. 상기 쉘은 단층 또는 다중층일 수 있다. 코어와 쉘의 계면은 쉘에 존재하는 원소의 농도가 중심으로 갈수록 낮아지는 농도 구배(gradient)를 가질 수 있다. 상기 양자점의 쉘의 예로는 금속 또는 비금속의 산화물, 반도체 화합물 또는 이들의 조합 등을 들 수 있다.
예를 들어, 상기 금속 또는 비금속의 산화물은 SiO2, Al2O3, TiO2, ZnO, MnO, Mn2O3, Mn3O4, CuO, FeO, Fe2O3, Fe3O4, CoO, Co3O4, NiO 등의 이원소 화합물, 또는 MgAl2O4, CoFe2O4, NiFe2O4, CoMn2O4등의 삼원소 화합물을 예시할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
또, 상기 반도체 화합물은 CdS, CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnSeS, ZnTeS, GaAs, GaP, GaSb, HgS, HgSe, HgTe, InAs, InP, InGaP, InSb, AlAs, AlP, AlSb등을 예시할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
양자점은 약 45nm 이하, 바람직하게는 약 40nm 이하, 더욱 바람직하게는 약 30nm 이하의 발광 파장 스펙트럼의 반치폭(full width of half maximum, FWHM)을 가질 수 있으며, 이 범위에서 색순도나 색재현성을 향상시킬 수 있다. 또한 이러한 양자점을 통해 발광되는 광은 전 방향으로 방출되는바, 광 시야각이 향상될 수 있다.
또한, 양자점의 형태는 당 분야에서 일반적으로 사용하는 형태의 것으로 특별히 한정하지 않지만, 보다 구체적으로 구형, 피라미드형, 다중 가지형(multi-arm), 또는 입방체(cubic)의 나노 입자, 나노 튜브, 나노와이어, 나노 섬유, 나노 판상 입자 등의 형태의 것을 사용할 수 있다.
양자점은 입자 크기에 따라 방출하는 광의 색상을 조절 할 수 있으며, 이에 따라 양자점은 청색, 적색, 녹색 등 다양한 발광 색상을 가질 수 있다.
복수의 색변환층(430a, 430b) 및 투과층(430c) 위에는 절연층(440)이 위치하고 그 위에 복수의 컬러 필터(450a, 450b, 450c) 및 차광 부재(460)가 위치할 수 있다.
컬러 필터(450a)는 제2 색 광을 나타낼 수 있고, 컬러 필터(450b)는 제3 색 광을 나타낼 수 있고, 컬러 필터(450c)는 제1 색 광을 나타낼 수 있다.
차광 부재(460)는 이웃한 컬러 필터(450a, 450b, 450c) 사이에 위치할 수 있다.
복수의 컬러 필터(450a, 450b, 450c) 및 차광 부재(460) 위에는 기판(210)이 위치할 수 있다. 즉, 기판(110)과 기판(210) 사이에 복수의 색변환층(430a, 430b) 및 복수의 컬러 필터(450a, 450b, 450c)가 위치할 수 있다.
본 발명의 다른 실시예에 따르면, 복수의 색변환층(430a, 430b) 및 투과층(430c)을 포함하는 대신 발광층(370)이 양자점을 포함할 수도 있다.
기판(110, 210)은 동일한 물질로 형성될 수 있다. 기판(110)에서는 봉지층(380)까지 형성하고, 기판(210)에는 컬러 필터(450a, 450b, 450c), 차광 부재(460), 절연층(440), 색변환층(430a, 430b), 투과층(430c), 및 덮개층(400)까지 형성할 수 있다. 그 후 충진층(390)을 이용하여 상하의 기판 구조물을 부착시켜 형성할 수 있다. 이 때, 충진층(390)의 외측 또는 내측에는 실런트를 더 포함하여 상하의 구조물이 부착되도록 할 수 있다.
도 2의 실시예에서는 3개의 화소(PXa, PXb, PXc)의 사이에 제3 도전층으로 제2 공통 전압선(174h) 및 제2 구동 전압선(172h)을 형성하여 인접하는 화소간의 간섭을 줄이는 실시예가 도시되어 있다.
하지만, 실시예에 따라서는 제2 공통 전압선(174h) 및 제2 구동 전압선(172h) 중 하나의 전압선만 제3 도전층에 형성할 수도 있다.
이에 대하여 도 15 및 도 16을 통하여 살펴본다.
도 15 및 도 16은 또 다른 실시예에 의한 발광 표시 장치의 일부를 도시한 평면도이다.
먼저, 도 15를 살펴보면, 제3 도전층에 제2 공통 전압선(174h)만이 위치하며, 제2 구동 전압선(172h)은 생략된 구조를 도시하고 있다. 다만, 제2 구동 전압선(172h)에 대응하여 제2 도전층에 제2-1 구동 전압선(172h-1)을 포함하고 있다.
도 15의 실시예에 의하면, 구동 전압(ELVDD)을 전달하는 구동 전압선(172)은 제1 구동 전압선(172v), 제1 보조 구동 전압선(172v-1), 및 제2-1 구동 전압선(172h-1)을 포함한다. 제1 구동 전압선(172v)은 제1 도전층에 위치하며 제2 방향(세로 방향)으로 연장되어 있다. 제1 보조 구동 전압선(172v-1)은 제2 도전층에 위치하며 복수개가 제2 방향으로 길게 형성되어 있다. 또한, 제2-1 구동 전압선(172h-1)도 제2 도전층에 위치하며 제1 방향(가로 방향)으로 연장되어 있다. 제1 구동 전압선(172v), 제1 보조 구동 전압선(172v-1), 및 제2-1 구동 전압선(172h-1)은 연결부(197) 및 오프닝을 통하여 전기적으로 연결되어 있다. 그 결과, 구동 전압(ELVDD)이 이중층(제1 구동 전압선(172v) 및 제1 보조 구동 전압선(172v-1))을 통하여 전달될 뿐만 아니라, 제2-1 구동 전압선(172h-1)에 의하여 가로 방향으로도 전달되어 발광 표시 장치 전체적으로 구동 전압(ELVDD)의 전압 레벨이 일정하도록 한다.
도 15의 실시예에서는, 제3 도전층에 제2 공통 전압선(174h)이 형성되어 있다. 제2 공통 전압선(174h)이 제1 화소(PXa)와 제2 화소(PXb)의 사이, 즉, 제1 애노드(191a)와 제2 화소(PXb)의 제1 연결부재(192b)의 사이에 위치하고 있으므로, 제1 애노드(191a)와 제2 화소(PXb)의 제1 연결부재(192b)의 간섭을 줄일 수 있다. 다만, 도 15의 실시예에서는 도 2의 실시예와 비교할 때, 제2 애노드(191b)와 제3 화소(PXc)의 제1 연결부재(192c)간의 간섭을 줄일 수 없다. 하지만, 실제 발광 표시 장치를 제조할 때, 제2 애노드(191b)와 제3 화소(PXc)의 제1 연결부재(192c)간의 수평 거리가 충분히 확보될 수 있는 경우에는 도 15와 같이 제3 도전층에 제2 공통 전압선(174h)만을 형성하는 실시예를 적용할수 있다.
한편, 도 16을 살펴보면, 제3 도전층에 제2 구동 전압선(172h)만이 위치하며, 제2 공통 전압선(174h)은 생략된 구조를 도시하고 있다. 다만, 제2 공통 전압선(174h)에 대응하여 제2 도전층에 제2-1 공통 전압선(174h-1)을 포함하고 있다.
도 16의 실시예에 의하면, 공통 전압(ELVSS)을 전달하는 공통 전압선(174)은 제1 공통 전압선(174v), 제1 보조 공통 전압선(174v-1), 및 제2-1 공통 전압선(174h-1)을 포함한다. 제1 공통 전압선(174v)은 제1 도전층에 위치하며 제2 방향(세로 방향)으로 연장되어 있다. 제1 보조 공통 전압선(174v-1)은 제2 도전층에 위치하며 복수개가 제2 방향으로 길게 형성되어 있다. 또한, 제2-1 공통 전압선(174h-1)도 제2 도전층에 위치하며 제1 방향(가로 방향)으로 연장되어 있다. 제1 공통 전압선(174v), 제1 보조 공통 전압선(174v-1), 및 제2-1 공통 전압선(174h-1)은 연결부(198), 추가 연결부(174he-1) 및 오프닝을 통하여 전기적으로 연결되어 있다. 여기서 연결부(198) 및 추가 연결부(174he-1)는 제3 도전층에 형성되어 있으며, 추가 연결부(174he-1)는 확장부를 더 포함한다. 공통 전압(ELVSS)은 이중층(제1 공통 전압선(174v) 및 제1 보조 공통 전압선(174v-1))을 통하여 전달될 뿐만 아니라 제2-1 공통 전압선(174h-1)에 의하여 가로 방향으로도 전달되어 발광 표시 장치 전체적으로 구동 전압(ELVDD)의 전압 레벨이 일정하도록 한다. 또한, 추가 연결부(174he-1)의 확장부를 통하여 캐소드로 공통 전압(ELVSS)을 전달할 수 있다.
도 16의 실시예에서는, 제3 도전층에 제2 구동 전압선(172h)이 형성되어 있다. 제2 구동 전압선(172h)이 제2 화소(PXb)와 제3 화소(PXc)의 사이, 즉, 제2 애노드(191b)와 제3 화소(PXc)의 제1 연결부재(192c)의 사이에 위치하고 있으므로, 제2 애노드(191b)와 제3 화소(PXc)의 제1 연결부재(192c)의 간섭을 줄일 수 있다. 다만, 도 16의 실시예에서는 도 2의 실시예와 비교할 때, 제1 애노드(191a)와 제2 화소(PXb)의 제1 연결부재(192b)간의 간섭을 줄일 수 없다. 하지만, 실제 발광 표시 장치를 형성할 때, 제1 애노드(191a)와 제2 화소(PXb)의 제1 연결부재(192b)간의 수평 거리가 충분히 확보될 수 있는 경우에는 도 16과 같이 제3 도전층에 제2 구동 전압선(172h)만을 형성하는 실시예를 적용할수 있다.
이하에서는 도 17을 이용하여 제3 도전층에 제2 구동 전압선(172h) 및 제2 공통 전압선(174h)을 형성하지 않는 비교예를 통하여 본 실시예와 비교하여 살펴본다.
도 17은 비교예에 의한 발광 표시 장치 중 화소의 일 부분을 확대 도시한 평면도이다.
도 17에서는 인접하는 화소의 애노드(191)와 본 화소의 제1 연결부재(192)의 사이에 제3 도전층으로 아무것도 형성하지 않는 실시예이다. 이와 같은 비교예에서는 인접하는 화소의 애노드(191)와 본 화소의 제1 연결부재(192)가 동일하게 제3 도전층으로 형성되어 있어 도 17의 gap만큼의 수평 간격만 떨어져 있다. 그 결과 인접하는 화소의 애노드(191)의 전압 레벨 변화는 본 화소의 제1 연결 부재(192)에 영향을 주며, 반대로도 영향을 주게 된다. 모든 화소는 서로 다른 전압 레벨로 구동 트랜지스터(T1)의 게이트 전극(155) 및 반도체층의 확장부(134)에 충전되면서 화상을 표시한다. 하지만, 인접하는 화소의 애노드(191)의 전압 레벨의 변화와 간섭이 발생하는 경우에는 본 화소의 구동 트랜지스터(T1)의 게이트 전극(155) 및 반도체층의 확장부(134)에 타겟 전압까지 충전되지 않는 문제가 발생한다. 이 경우 본 화소의 발광 다이오드는 타겟 휘도를 표시하지 못하게 된다.
하지만, 본 발명의 실시예와 같이 인접하는 화소의 애노드(191)와 본 화소의 제1 연결부재(192)의 사이에 제3 도전층으로 전압선(도 2, 도 15, 도 16의 실시예에서는 제2 공통 전압선(174h) 또는 제2 구동 전압선(172h))을 형성하면, 인접하는 화소의 애노드(191)와 본 화소의 제1 연결부재(192)사이의 간섭은 급격하게 감소한다. 그 결과 각 화소의 구동 트랜지스터(T1)의 게이트 전극(155) 및 반도체층의 확장부(134)의 전압은 타겟 전압이 충전되게 되고, 각 화소의 발광 다이오드는 타겟 휘도를 표시하게 되어 표시 품질이 향상된다.
이하에서는 도 18을 통하여 본 발명의 또 다른 실시예를 살펴본다.
도 18은 또 다른 실시예에 의한 발광 표시 장치의 화소의 회로도이다.
도 18은 도 1과 비교할 때, 초기화 트랜지스터(T3)의 게이트 전극이 입력 트랜지스터(T2)의 게이트 전극과 다른 스캔 신호를 전달받는 실시예이다.
도 18에서 도 1과 차이가 있는 부분을 중심으로 살펴보면 아래와 같다.
각 화소(PXa, PXb, PXc)의 초기화 트랜지스터(T3)의 게이트 전극은 제2 스캔 신호(SS)를 전달하는 제2 스캔선(151-1)과 연결되어 있다. 초기화 트랜지스터(T3)의 제1 전극은 유지 커패시터(Cst)의 타단, 구동 트랜지스터(T1)의 제2 전극 및 발광 다이오드(EDa, EDb, EDc)의 애노드와 연결되어 있고, 초기화 트랜지스터(T3)의 제2 전극은 초기화 전압(VINT)을 전달하는 초기화 전압선과 연결되어 있다. 초기화 트랜지스터(T3)는 제2 스캔 신호(SS)에 따라 턴 온되어 초기화 전압(VINT)을 발광 다이오드(EDa, EDb, EDc)의 애노드 및 유지 커패시터(Cst)의 타단에 전달하여 발광 다이오드(EDa, EDb, EDc)의 애노드의 전압을 초기화시킨다. 또한, 실시예에 따라서는 초기화 전압(VINT)을 발광 다이오드(EDa, EDb, EDc)의 애노드로 전달하기 전에, 발광 다이오드(EDa, EDb, EDc)의 애노드의 전압을 감지하여 전 프레임의 타겟 전압을 유지하고 있는지 감지할 수 있다.
도 18의 실시예에서는 초기화 트랜지스터(T3)와 입력 트랜지스터(T2)의 턴 온 구간이 구분될 수 있어, 입력 트랜지스터(T2)가 수행하는 기입 동작과 초기화 트랜지스터(T3)가 수행하는 감지 동작 및/또는 초기화 동작이 서로 다른 타이밍에 수행될 수도 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
PXa, PXb, PXc: 화소 T1, T2, T3: 트랜지스터
Cst: 유지 커패시터 EDa, EDb, EDc: 발광 다이오드
Cleda, Cledb, Cledc: 발광부 커패시터 110, 210: 기판
120: 제1 절연층 140: 제2 절연층
160: 제3 절연층 350: 제4 절연층(350)
125: 하부 유지 전극 131, 132, 133: 반도체
134: 확장부 151: 제1 스캔선
151-1: 제2 스캔선 155, 156: 게이트 전극
171a, 171b, 171c: 데이터선 173, 173-1: 초기화 전압선
174he-1: 추가 연결부 270: 캐소드
370: 발광층 380: 봉지층
390: 충진층 400: 덮개층
430a, 430b: 색변환층 430c: 투과층
450a, 450b, 450c: 컬러 필터 460: 차광 부재
172, 172h, 172h-1, 172v, 172v-1: 구동 전압선
174, 174h, 174h-1, 174v, 174v-1: 공통 전압선
191, 191a, 191b, 191c: 애노드
192, 192a, 192b, 192c: 제1 연결 부재
o, 351a, 351b, 351c, 352: 오프닝
156e, 193, 194, 195, 196, 197, 198, 199, 173-1e, 174he: 연결부
381, 382, 383, 440: 절연층

Claims (20)

  1. 제1 구동 트랜지스터;
    상기 제1 구동 트랜지스터와 전기적으로 연결되어 있는 제1 애노드;
    제1 구동 트랜지스터의 게이트 전극과 전기적으로 연결되어 있는 제1 커패시터;
    상기 제1 구동 트랜지스터에 인접하여 위치하는 제2 구동 트랜지스터;
    상기 제2 구동 트랜지스터와 전기적으로 연결되어 있는 제2 애노드;
    상기 제2 구동 트랜지스터의 게이트 전극과 전기적으로 연결되어 있는 제2 커패시터;
    상기 제1 구동 트랜지스터 및 상기 제2 구동 트랜지스터에 구동 전압을 인가하는 구동 전압선; 및
    상기 제1 구동 트랜지스터의 상기 게이트 전극과 상기 제1 커패시터를 전기적으로 연결시키는 제1 연결 부재를 포함하며,
    평면 상 상기 제1 연결 부재와 상기 제2 애노드 사이에 상기 구동 전압선이 위치하는 발광 표시 장치.
  2. 제1항에서,
    상기 제1 연결 부재, 상기 제1 애노드, 및 상기 구동 전압선은 평면 상 중첩하지 않는 발광 표시 장치.
  3. 제2항에서,
    상기 제1 커패시터 및 상기 제2 커패시터는
    기판 상에 위치하는 제1 도전층에 형성된 하부 유지 전극,
    상기 하부 유지 전극 위에 위치하는 제1 절연층; 및
    상기 제1 절연층 위에 위치하는 반도체층에 형성된 확장부를 포함하는 발광 표시 장치.
  4. 제3항에서,
    상기 제1 구동 트랜지스터 및 상기 제2 구동 트랜지스터는
    상기 반도체층에 위치하는 제1 반도체;
    상기 반도체층 위에 위치하는 제2 절연층; 및
    상기 제2 절연층 위에 위치하는 제2 도전층에 형성된 게이트 전극을 포함하는 발광 표시 장치.
  5. 제4항에서,
    상기 제2 도전층 위에는 제3 절연층이 위치하고,
    상기 제3 절연층위에는 제3 도전층이 위치하며,
    상기 제1 연결 부재, 상기 제1 애노드, 및 상기 구동 전압선은 상기 제3 도전층에 형성되어 있는 발광 표시 장치.
  6. 제5항에서,
    상기 구동 전압선은 제1 방향으로 연장되어 있는 제2 구동 전압선이며,
    상기 제2 구동 전압선에 전기적으로 연결되어 있으며, 상기 제1 방향에 수직하는 제2 방향으로 연장되어 있는 제1 구동 전압선을 더 포함하는 발광 표시 장치.
  7. 제6항에서,
    상기 제2 구동 전압선과 상기 제1 구동 전압선을 연결하며, 제3 도전층에 위치하는 연결부를 더 포함하며,
    상기 연결부는 상기 구동 트랜지스터의 반도체와도 연결되고,
    상기 연결부는 상기 제2 구동 전압선과 일체로 형성되어 있는 발광 표시 장치.
  8. 제6항에서,
    상기 제1 구동 전압선은 상기 제1 도전층에 형성되며,
    상기 제1 구동 전압선과 전기적으로 연결되며, 상기 제1 구동 전압선을 따라 길게 형성되어 있는 제1 보조 구동 전압선을 더 포함하는 발광 표시 장치.
  9. 제6항에서,
    상기 제1 구동 트랜지스터의 상기 게이트 전극에 데이터 전압을 전달하는 제1 입력 트랜지스터; 및
    상기 제1 애노드에 초기화 전압을 전달하는 제1 초기화 트랜지스터를 더 포함하며,
    상기 제1 애노드는 상기 하부 유지 전극 및 상기 제1 초기화 트랜지스터와 전기적으로 연결되어 있는 발광 표시 장치.
  10. 제2항에서,
    상기 제2 구동 트랜지스터에 인접하여 위치하는 제3 구동 트랜지스터;
    상기 제3 구동 트랜지스터와 전기적으로 연결되어 있는 제3 애노드;
    상기 제3 구동 트랜지스터의 게이트 전극과 전기적으로 연결되어 있는 제3 커패시터;
    상기 제1 애노드, 상기 제2 애노드, 및 상기 제3 애노드와 함께 발광 다이오드를 형성하는 캐소드;
    상기 캐소드에 공통 전압을 전달하는 공통 전압선; 및
    상기 제2 구동 트랜지스터의 상기 게이트 전극과 상기 제2 커패시터를 전기적으로 연결시키는 제2 연결 부재를 포함하며,
    평면 상 상기 제2 연결 부재와 상기 제3 애노드 사이에 상기 공통 전압선이 위치하는 발광 표시 장치.
  11. 제10항에서,
    상기 제2 연결 부재, 상기 제3 애노드, 및 상기 공통 전압선은 평면 상 중첩하지 않는 발광 표시 장치.
  12. 제1 구동 트랜지스터;
    상기 제1 구동 트랜지스터와 전기적으로 연결되어 있는 제1 애노드;
    제1 구동 트랜지스터의 게이트 전극과 전기적으로 연결되어 있는 제1 커패시터;
    상기 제1 구동 트랜지스터에 인접하여 위치하는 제2 구동 트랜지스터;
    상기 제2 구동 트랜지스터와 전기적으로 연결되어 있는 제2 애노드;
    상기 제2 구동 트랜지스터의 게이트 전극과 전기적으로 연결되어 있는 제2 커패시터;
    상기 제1 애노드 및 상기 제2 애노드와 함께 발광 다이오드를 형성하는 캐소드;
    상기 캐소드에 공통 전압을 전달하는 공통 전압선; 및
    상기 제1 구동 트랜지스터의 상기 게이트 전극과 상기 제1 커패시터를 전기적으로 연결시키는 제1 연결 부재를 포함하며,
    평면 상 상기 제1 연결 부재와 상기 제2 애노드 사이에 상기 공통 전압선이 위치하는 발광 표시 장치.
  13. 제12항에서,
    상기 제1 연결 부재, 상기 제1 애노드, 및 상기 공통 전압선은 평면 상 중첩하지 않는 발광 표시 장치.
  14. 제13항에서,
    상기 제1 커패시터 및 상기 제2 커패시터는
    기판 상에 위치하는 제1 도전층에 형성된 하부 유지 전극,
    상기 하부 유지 전극 위에 위치하는 제1 절연층; 및
    상기 제1 절연층 위에 위치하는 반도체층에 형성된 확장부를 포함하는 발광 표시 장치.
  15. 제14항에서,
    상기 제1 구동 트랜지스터 및 상기 제2 구동 트랜지스터는
    상기 반도체층에 위치하는 제1 반도체;
    상기 반도체층 위에 위치하는 제2 절연층; 및
    상기 제2 절연층 위에 위치하는 제2 도전층에 형성된 게이트 전극을 포함하는 발광 표시 장치.
  16. 제15항에서,
    상기 제2 도전층 위에는 제3 절연층이 위치하고,
    상기 제3 절연층위에는 제3 도전층이 위치하며,
    상기 제1 연결 부재, 상기 제1 애노드, 및 상기 공통 전압선은 상기 제3 도전층에 형성되어 있는 발광 표시 장치.
  17. 제16항에서,
    상기 공통 전압선은 제1 방향으로 연장되어 있는 제2 공통 전압선이며,
    상기 제2 공통 전압선에 전기적으로 연결되어 있으며, 상기 제1 방향에 수직하는 제2 방향으로 연장되어 있는 제1 공통 전압선을 더 포함하는 발광 표시 장치.
  18. 제17항에서,
    상기 제1 공통 전압선은 상기 제1 도전층에 형성되며,
    상기 제1 공통 전압선과 전기적으로 연결되며, 상기 제1 공통 전압선을 따라 길게 형성되어 있는 제1 보조 공통 전압선을 더 포함하는 발광 표시 장치.
  19. 제17항에서,
    상기 제2 공통 전압선은 상기 제2 방향으로 연장되어 있는 연결부를 더 포함하며, 상기 연결부의 끝단은 확장되어 있는 확장부가 위치하며,
    상기 확장부를 통하여 상기 캐소드와 전기적으로 연결되는 발광 표시 장치.
  20. 제17항에서,
    상기 제1 구동 트랜지스터의 상기 게이트 전극에 데이터 전압을 전달하는 제1 입력 트랜지스터; 및
    상기 제1 애노드에 초기화 전압을 전달하는 제1 초기화 트랜지스터를 더 포함하며,
    상기 제1 애노드는 상기 하부 유지 전극 및 상기 제1 초기화 트랜지스터와 전기적으로 연결되어 있는 발광 표시 장치.
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